TWI681465B - 積體電路封裝及其形成方法 - Google Patents

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Abstract

提供一種形成積體電路（IC）封裝的方法。在一些實施例中，形成一種包括切割道、第一積體電路晶粒、第二積體電路晶粒、及保護層的半導體工件。切割道將第一積體電路晶粒與第二積體電路晶粒分離，且保護層覆蓋所述第一積體電路晶粒及所述第二積體電路晶粒。第一積體電路晶粒包括電路及電性耦合至所述電路的接墊結構。接墊結構包括第一接墊、第二接墊、及橋接件。橋接件位於切割道內且將第一接墊連接至第二接墊。將保護層圖案化成暴露出第一接墊但不暴露出第二接墊，並經由所述第一接墊對電路執行測試。沿切割道切分半導體工件，以將第一積體電路晶粒及第二積體電路晶粒單體化，並移除橋接件。

Description

積體電路封裝及其形成方法
本發明實施例是有關於積體電路封裝及其形成方法。
在積體電路(integrated circuit，IC)的成批製造期間，將多個積體電路晶粒形成在半導體基底上。接著對積體電路晶粒進行分離及封裝。一種封裝積體電路晶粒的製程為晶片規模封裝(chip-scale packaging，CSP)製程。晶片規模封裝製程可為例如將單一積體電路晶粒封裝於介於所述積體電路晶粒的晶粒面積的約1.0倍至1.2倍之間的可直接表面安裝的封裝中(direct surface mountable package)的封裝製程。
本發明實施例的形成積體電路封裝的方法包括：形成半導體工件，所述半導體工件包括切割道區、第一積體電路晶粒、及第二積體電路晶粒，其中所述切割道區將所述第一積體電路晶粒與所述第二積體電路晶粒分離並鄰近所述第一積體電路晶粒及 所述第二積體電路晶粒，其中所述第一積體電路晶粒包括電路及電性耦合至所述電路的接墊結構，其中所述接墊結構包括第一接墊、第二接墊、及橋接件，且其中所述橋接件位於所述切割道區內且自所述第一接墊延伸至所述第二接墊以將所述第一接墊連接至所述第二接墊；以及沿所述切割道區切分所述半導體工件，以將所述第一積體電路晶粒及所述第二積體電路晶粒單體化，其中所述切分移除所述橋接件以將所述第一接墊與所述第二接墊分離。
本發明實施例的積體電路封裝包括：積體電路晶粒，包括電路、第一接墊、第二接墊、及保護層，其中所述保護層覆蓋所述第二接墊且界定上覆在所述第一接墊上的開口，其中所述第一接墊是電性浮置的且具有被損壞的頂表面，其中所述第二接墊電性耦合至所述電路且具有實質上不具有損壞的頂表面，且其中所述第一接墊、所述第二接墊、及所述保護層局部地界定所述積體電路晶粒的共用側壁；以及外部連接件，自所述積體電路晶粒的底部沿所述共用側壁延伸至與所述第二接墊接觸的側向接觸點。
本發明實施例的形成積體電路封裝的方法包括：形成包括切割道區、第一積體電路晶粒、及第二積體電路晶粒的半導體工件，其中所述切割道區將所述第一積體電路晶粒與所述第二積體電路晶粒分離並鄰近所述第一積體電路晶粒及所述第二積體電路晶粒，且其中所述第一積體電路晶粒包括電路；在所述第一積 體電路晶粒上形成U形接墊結構，其中所述U形接墊結構包括第一接墊、第二接墊、及橋接件，其中所述橋接件位於所述切割道區內且自所述第一接墊延伸至所述第二接墊以連接所述第一接墊與所述第二接墊，且其中所述第一接墊經由所述橋接件及所述第二接墊電性耦合至所述電路；形成覆蓋所述半導體工件及所述U形接墊結構的保護層；向所述保護層執行蝕刻，以形成電路探測開口，所述電路探測開口暴露出所述第一接墊但不暴露出所述第二接墊；利用所述第一接墊經由所述電路探測開口對所述電路執行第一輪電路探測測試；形成上覆在所述電路及所述保護層上的彩色濾光片的陣列；形成上覆在所述彩色濾光片的陣列上的微透鏡的陣列；利用所述第一接墊經由所述電路探測開口對所述電路執行第二輪電路探測測試；沿所述切割道區切分所述半導體工件，以將所述第一積體電路晶粒及所述第二積體電路晶粒單體化，其中所述切分移除所述橋接件以將所述第一接墊與所述第二接墊分離，且其中在所述切分完成時所述第一接墊是電性浮置的；以及形成沿所述第一積體電路晶粒的側壁自與所述第二接墊的側壁接觸的側向接觸點至所述第一積體電路晶粒的底側延伸的外部連接件。
100A、200A、300A、400A、100B、100C、200B、200C、300B、300C、400B、400C、600、700、800、900、1000A、1000B、1100、1200A、1200B、1300、1400、1500、1600、1700、1800、1900、2000A、2000B、2100、2200、2300、2400、2500、2600、2800A、2800B、2800C‧‧‧圖
102、102a‧‧‧半導體工件
104a‧‧‧第一積體電路晶粒
104b‧‧‧第二積體電路晶粒
106‧‧‧切割道區
108‧‧‧電路
108p‧‧‧畫素感測器陣列
108s‧‧‧支援電路系統
110‧‧‧接墊結構
110b‧‧‧橋接件
110f‧‧‧第一接墊
110s‧‧‧第二接墊
112‧‧‧半導體基底
112b‧‧‧背側
112f‧‧‧前側
114、114a‧‧‧內連線結構
116‧‧‧畫素感測器
118‧‧‧支援裝置
120‧‧‧層間介電層
120a‧‧‧下部層間介電層
120b‧‧‧上部層間介電層
122‧‧‧保護層
124v‧‧‧通孔
124v1‧‧‧第一通孔
124v2‧‧‧第二通孔
124w‧‧‧配線
124w1‧‧‧第一配線
124w2‧‧‧第二配線
202‧‧‧電路探測開口
302、306‧‧‧陣列
304‧‧‧彩色濾光片
308‧‧‧微透鏡
310‧‧‧損壞
402‧‧‧外部連接件
404‧‧‧黏著層
406‧‧‧下部絕緣板
408‧‧‧阻障元件
410‧‧‧導電凸塊
500、2700‧‧‧流程圖
502、504、506、508、510、512、512a、512b、2702、2704、2706、2708、2708a、2708b、2708c、2708d、2708e、2708f、2708g、2708h‧‧‧步驟
802‧‧‧特徵開口
902‧‧‧第一導電層
1402‧‧‧阻擋層
1404‧‧‧上部黏著層
1502‧‧‧上部絕緣板
1506‧‧‧空腔
1702‧‧‧切割道開口
1802‧‧‧阻障層
2002‧‧‧凹口
2102‧‧‧第二導電層
2302‧‧‧下部保護層
2402‧‧‧阻障開口
2502‧‧‧球柵陣列封裝
A、B‧‧‧線
BX、BX1、BX2‧‧‧方框
De‧‧‧深度
Dp‧‧‧接墊-接墊距離
Hp‧‧‧接墊高度
Ti、Ts‧‧‧厚度
Wb‧‧‧橋接件寬度
Wo‧‧‧交疊接墊寬度
Wp‧‧‧有效接墊寬度
Ws‧‧‧切割道寬度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比 例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1C到圖4A至圖4C示出使用受保護晶片規模封裝(protected chip-scale packaging，CSP)接墊結構形成積體電路(IC)封裝的方法的一些實施例的一系列圖。
圖5示出圖1A至圖1C到圖4A至圖4C所示方法的一些實施例的流程圖。
圖6至圖9、圖10A、圖10B、圖11、圖12A、圖12B、圖13至圖19、圖20A、圖20B、及圖21至圖26示出圖1A至圖1C到圖4A至圖4C所示方法的一些更詳細實施例的一系列圖。
圖27示出圖6至圖9、圖10A、圖10B、圖11、圖12A、圖12B、圖13至圖19、圖20A、圖20B、及圖21至圖26所示方法的一些實施例的流程圖。
圖28A至圖28C示出根據圖27所示方法形成的積體電路封裝的一些實施例的圖。
本揭露內容提供用於實作此揭露內容的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本發明。當然，該些僅為實例而非旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦 可包括其中第一特徵與第二特徵之間可形成有額外特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。此外，本發明可在各種實例中重覆使用參考編號及/或字母。此種重覆使用是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在...之下(beneath)」、「在...下面(below)」、「下方的(lower)」、「在...之上(above)」、「上方的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示定向外亦囊括裝置在使用或操作中的不同定向。設備亦可具有其他定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
諸多電子裝置包括互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)。根據形成互補金屬氧化物半導體影像感測器封裝的方法，在半導體基底上形成多個積體電路(IC)晶粒。每一積體電路晶粒包括影像感測電路及多個接墊。所述接墊沿積體電路晶粒的周邊側向延伸且被保護層覆蓋。此外，所述接墊電性耦合至影像感測電路。在形成積體電路晶粒之後，在保護層中形成開口以暴露出所述接墊，且利用所述接墊對影像感測電路執行第一輪電路探測(circuit probe，CP)測試。假定第一輪電路探測測試是正性的(positive)，則於積體電路晶粒中的每一者 上形成並堆疊彩色濾光片陣列及微透鏡陣列。此外，利用所述接墊執行第二輪電路探測測試。假定第二輪電路探測測試是正性的，則執行晶片規模封裝(CSP)製程。對半導體基底進行切割以將積體電路晶粒單體化並暴露出所述接墊的側壁。此外，形成沿積體電路晶粒的側壁自與所述接墊的側壁的直接接觸點至所述積體電路晶粒的底側延伸的外部連接件(external link)。
所述方法帶來的挑戰是接墊在接受第一輪電路探測測試時易受腐蝕及其他損壞影響。舉例而言，在後續加工(例如，第一輪電路探測測試或所述形成彩色濾光片陣列)期間形成的氯離子及其他污染物可能腐蝕接墊。損壞接墊可能負面地影響互補金屬氧化物半導體影像感測器的功能性及效能。舉例而言，所述損壞可能使接墊的接觸電阻(contact resistance)增大以致於影像感測電路可能通不過第二輪電路探測測試。此外，損壞接墊可能負面地影響互補金屬氧化物半導體影像感測器的可靠性。舉例而言，外部連接件可能因接墊所受到的損壞而不良地結合至所述接墊，由此隨時間造成分層(delamination)。氯離子或其他污染物自接墊向外部連接件中擴散並損壞所述外部連接件可能會加劇此種狀況。
綜上所述，本申請案的各種實施例提供一種使用受保護晶片規模封裝接墊結構形成積體電路封裝(例如，互補金屬氧化物半導體影像感測器封裝)的方法。在一些實施例中，形成包括切割道區、第一積體電路晶粒、第二積體電路晶粒、及保護層的 半導體工件。切割道區將第一積體電路晶粒與第二積體電路晶粒分離並鄰近所述第一積體電路晶粒及所述第二積體電路晶粒，且保護層覆蓋所述第一積體電路晶粒及所述第二積體電路晶粒。第一積體電路晶粒包括電路及電性耦合至所述電路的接墊結構。接墊結構包括第一接墊、第二接墊、及橋接件。橋接件位於切割道區內且自第一接墊延伸至第二接墊以將所述第一接墊連接到所述第二接墊。將保護層圖案化成暴露出第一接墊但不暴露出第二接墊，並經由所述第一接墊對電路執行測試(例如，電路探測測試)。沿切割道區切分半導體工件以將第一積體電路晶粒及第二積體電路晶粒單體化，並在保護層覆蓋第二接墊時移除橋接件。
一旦保護層被圖案化成暴露出第一接墊，則在後續加工期間第一接墊會受到腐蝕及其他損壞。然而，由於在後續加工期間第二接墊保持被保護層覆蓋，因此第二接墊不具有或實質上不具有腐蝕及其他損壞。此外，由於所述切分移除橋接件，因此第二接墊獨立於第一接墊且不受第一接墊所受到的損壞影響。因此，可使用第二接墊來封裝第一積體電路晶粒而無需慮及腐蝕及其他損壞。舉例而言，可形成沿第一積體電路晶粒的側壁自與第二接墊的側向接觸點至所述第一積體電路晶粒的底側延伸的外部連接件。此轉而會提高經封裝的第一積體電路晶粒的功能性及可靠性。舉例而言，第二接墊與外部連接件之間的接觸電阻可為低的。作為另一實例，第二接墊與外部連接件之間的結合效能可為高的。
參照圖1A至圖1C到圖4A至圖4C，提供使用受保護晶片規模封裝接墊結構形成積體電路封裝的方法的一些實施例的一系列圖100A至圖100C到圖400A至圖400C。帶有後綴「A」的圖是所述方法的各種階段處的佈局圖100A、佈局圖200A、佈局圖300A、佈局圖400A。帶有後綴「B」的圖是沿帶有後綴「A」的圖中的線A-A’截取的剖視圖100B、剖視圖200B、剖視圖300B、剖視圖400B。帶有後綴「C」的圖是沿帶有後綴「A」的圖中的線B-B’截取的剖視圖100C、剖視圖200C、剖視圖300C、剖視圖400C。
如圖1A的佈局圖100A所示，形成包括第一積體電路晶粒104a及第二積體電路晶粒104b的半導體工件102。在一些實施例中，半導體工件102包括附加積體電路晶粒(圖中未示出)。第一積體電路晶粒104a與第二積體電路晶粒104b被半導體工件102的切割道區106包圍且藉由半導體工件102的切割道區106在側向上彼此間隔開。切割道區106是半導體工件102的使晶粒鋸(die saw)在後續加工期間行進以將第一積體電路晶粒104a及第二積體電路晶粒104b單體化的區。
第一積體電路晶粒104a及第二積體電路晶粒104b各自包括電路108及多個接墊結構110。為易於說明，僅將接墊結構110中的一些接墊結構標記為110。電路108位於積體電路晶粒(例如，第一積體電路晶粒104a或第二積體電路晶粒104b)的中心且可為例如影像感測電路或一些其他電路。在一些實施例中，電路108包括畫素感測器陣列108p及支援電路系統108s。應注意，電 路108中的每一者的剖面(hashing)在畫素感測器陣列108p與支援電路系統108s之間有所不同，以使得更易於區分該些區。畫素感測器陣列108p可例如位於電路108的中心，且支援電路系統108s可例如位於電路108的周邊處。此外，支援電路系統108s支援畫素感測器陣列108p的操作且可包括例如影像訊號處理器(image signal processor，ISP)、讀取/寫入電路系統、及其他支援電路系統。接墊結構110沿積體電路晶粒的邊界側向環繞電路108，且局部地位於切割道區106內。此外，接墊結構110可為或以另外一種方式包括例如銅、鋁、鋁合金、一些其他導電材料、或前述者的任意組合。
接墊結構110中的每一者包括第一接墊110f、第二接墊110s、及橋接件110b。為易於說明，僅對於一些接墊結構110的第一接墊110f標記為110f，僅對於一些接墊結構110的第二接墊110s標記為110s，且僅對於一些接墊結構110的橋接件110b標記為110b。此外，接墊結構110中的每一者的剖面在第一接墊110f、第二接墊110s、及橋接件110b之間有所不同，以使得更易於在所述接墊結構的該些區之間進行區分。儘管如此，應理解，第一接墊110f、第二接墊110s、及橋接件110b可例如為連續的(例如，由共用沈積物或共同材料形成)。如將在下文中變得明晰，第一接墊110f亦可被稱為電路探測接墊，且第二接墊110s亦可被稱為封裝接墊。第一接墊110f及第二接墊110s沿積體電路晶粒(例如，第一積體電路晶粒104a或第二積體電路晶粒104b)的邊界側向間 隔開，且橋接件110b沿所述邊界自第一接墊110f至第二接墊110s延伸以電性耦合第一接墊110f與第二接墊110s。此外，儘管第一接墊110f及第二接墊110s至少局部地位於切割道區106之外，然而橋接件110b完全地位於切割道區106內。在一些實施例中，接墊結構110中的每一者具有U形佈局或一些其他佈局。
如圖1B的剖視圖100B所示，半導體工件102包括半導體基底112及內連線結構114。半導體基底112及內連線結構114容置電路108且至少局部地界定電路108。舉例而言，半導體基底112可至少局部地界定電路108的半導體裝置，且內連線結構114可對電路108的各半導體裝置進行內連。半導體裝置可包括例如電晶體、光電二極體、及其他半導體裝置。
在一些其中電路108包括畫素感測器陣列108p的實施例中，電路108包括多個畫素感測器116，所述多個畫素感測器116排列成列及行以界定畫素感測器陣列108p。為易於說明，僅將畫素感測器116中的一些畫素感測器標記為116。畫素感測器116可為例如主動畫素感測器(active pixel sensor，APS)或一些其他類型的畫素感測器。此外，在一些其中電路108包括支援電路系統108s的實施例中，電路108包括多個支援裝置118以至少局部地界定支援電路系統108s。支援裝置118可為(或包括)例如金屬氧化物半導體(metal-oxide-semiconductor，MOS)場效電晶體(MOS field-effect transistor，MOSFET)、絕緣閘極場效電晶體(insulated-gate field-effect transistor，IGFET)、一些其他類型 的電晶體、一些其他類型的半導體裝置、或前述者的任意組合。
半導體基底112位於內連線結構114之下且可為例如塊狀矽基底(bulk silicon substrate)、絕緣層上矽(silicon-on-insulator，SOI)基底、或一些其他類型的半導體基底。內連線結構114包括層間介電(interlayer dielectric，ILD)層120及覆蓋層間介電層120的保護層122。層間介電層120可為(或包括)例如二氧化矽、低介電常數介電質(low k dielectric)、一些其他介電質、或前述者的任意組合。本文中所使用的低介電常數介電質是介電常數k小於約3.9、3.0、2.0、或1.0的介電質。保護層122可為(或包括)例如二氧化矽、氮化矽、一些其他介電質、或前述者的任意組合。內連線結構114更包括多個導體特徵。
導電特徵及接墊結構110堆疊於層間介電層120及保護層122內。導電特徵界定對電路108的各裝置(例如，畫素感測器116及/或支援裝置118)進行內連的導電路徑，且更將接墊結構110電性耦合至電路108。在一些實施例中，導電特徵直接電性耦合至接墊結構110的第二接墊110s，且藉由接墊結構110的第二接墊110s及橋接件110b(參見圖1A)間接電性耦合至接墊結構110的第一接墊110f(參見圖1A)。導電特徵包括配線124w及通孔124v。為易於說明，僅將配線124w中的一些配線標記為124w，且僅將通孔124v中的一些通孔標記為124v。配線124w及/或通孔124v為(或包括)銅、鋁、鋁銅、鎢、一些其他導電材料、或前述者的任意組合。
如圖1C的剖視圖100C所示，接墊結構110的第一接墊110f及第二接墊110s被保護層122覆蓋。接墊結構110可例如代表圖1A及圖1B中的每一其他接墊結構。由於保護層122覆蓋第一接墊110f及第二接墊110s，因此第一接墊110f及第二接墊110s被保護免受半導體工件102的周圍環境影響，所述周圍環境可能腐蝕或以另外一種方式損壞第一接墊110f及第二接墊110s。
如圖2A至圖2C的圖200A至圖200C所示，在保護層122(參見圖2B及圖2C)中形成電路探測開口202(參見圖2A或圖2C)以暴露出接墊結構110的第一接墊110f而不暴露出接墊結構110的第二接墊110s。為易於說明，僅將電路探測開口202中的一些電路探測開口標記為202。在一些實施例中，電路探測開口202對於第一接墊110f中的每一者包括一電路探測開口，及/或電路探測開口202與切割道區106交疊。此外，在一些實施例中，電路探測開口202是藉由微影(photolithography)及蝕刻製程形成。
在一些實施例中，在形成電路探測開口202之後，利用接墊結構110的第一接墊110f對電路108執行第一輪電路探測測試。依據第一輪電路探測測試的結果，半導體工件102被報廢或重做、或者進行至下文所述的後續加工。此外，在一些實施例中，在第一輪電路探測測試期間第一接墊110f因暴露至半導體工件102的周圍環境而腐蝕或以另外一種方式變得損壞。舉例而言，第一接墊110f可因此種暴露而氧化。儘管第一接墊110f腐蝕或以另 外一種方式變得損壞，然而由於在第一輪電路探測測試期間第二接墊110s保持被保護層122覆蓋，因此接墊結構110的第二接墊110s保持不損壞且不具有腐蝕。
如圖3A至圖3C的圖300A至圖300C所示，在一些實施例中，形成堆疊於保護層122上且上覆在畫素感測器陣列108p中的每一者上的彩色濾光片304的陣列302(參見圖3B)及微透鏡308的陣列306(參見圖3B)。為易於說明，僅將彩色濾光片304中的一些彩色濾光片標記為304，且僅將微透鏡308中的一些微透鏡標記為308。此外，為易於說明，僅對於畫素感測器陣列108p中的一者而將彩色濾光片304的陣列302標記為302，且僅對於畫素感測器陣列108p中的一者而將微透鏡308的陣列306標記為306。
此外，在一些實施例中，在形成彩色濾光片304的陣列302及微透鏡308的陣列306之後，利用接墊結構110的第一接墊110f對電路108執行第二輪電路探測測試。依據第二輪電路探測測試的結果，半導體工件102被報廢或重做、或者進行至下文所述的後續加工。
亦如圖3A至圖3C的圖300A至圖300C所示，損壞310(參見圖3A及圖3C)經由電路探測開口202形成於接墊結構110的第一接墊110f上。損壞310可包括例如腐蝕及其他損壞。在一些實施例中，損壞310是在第一輪電路探測測試期間、第二輪電路探測測試期間、在形成彩色濾光片304的陣列302(參見圖3B) 及微透鏡308的陣列306(參見圖3B)的同時、或存在前述者的任意組合時形成。舉例而言，形成彩色濾光片304的陣列302及微透鏡308的陣列306的製程可使用造成損壞310的氯氣。由於接墊結構110的第二接墊110s不被用於電路探測測試的電路探測開口202暴露出且保持被保護層122覆蓋，因此第二接墊110s保持不損壞且不具有腐蝕。
如圖4A至圖4C的圖400A至圖400C所示，執行晶片規模封裝製程以封裝第一積體電路晶粒104a及第二積體電路晶粒104b(參見圖3A至圖3C)。為易於說明，僅示出第一積體電路晶粒104a。晶片規模封裝製程包括藉由沿切割道區106(參見圖3A至圖3C)切分半導體工件102(參見圖3A至圖3C)來將第一積體電路晶粒104a及第二積體電路晶粒104b單體化。所述單體化移除接墊結構110的橋接件110b(參見圖3A至圖3C)，由此將第一接墊110f與第二接墊110s實體地且電性地分離。所述單體化可例如藉由晶粒鋸或一些其他切分工具來執行。在一些實施例中，在單體化與第二輪電路探測測試之間執行的製程更對第一接墊110f造成腐蝕或損壞。
另外，晶片規模封裝製程包括對於第二接墊110s中的至少一些第二接墊(例如，全部第二接墊)中的每一者，形成沿對應積體電路晶粒(例如，第一積體電路晶粒104a或第二積體電路晶粒104b)的側壁自與所述第二接墊的側壁的側向接觸點至所述對應積體電路晶粒的底側延伸的外部連接件402(參見圖4A及 圖4B)。為易於說明，僅對於第二接墊110s中的一些第二接墊而將外部連接件402標記為402。此外，為易於說明，下文參照不同的一系列圖來闡述使得形成外部連接件402的製程。外部連接件402可為例如鋁銅、鋁、銅、一些其他金屬、或一些其他導電材料。
藉由將第一接墊110f與第二接墊110s分離，第一接墊110f是電性浮置的。此外，在晶片規模封裝製程期間可使用第二接墊110s而無需慮及損壞或其他損壞。第二接墊110s被保護層122覆蓋且因此不具有腐蝕及其他腐蝕。此外，由於第二接墊110s與第一接墊110f分離，因此第二接墊110s不受第一接墊110f上的損壞310影響。因此，與第二接墊110s的接觸電阻為低的，且所述第二接墊與外部連接件402之間的結合強度為高的。因此，會增強第一積體電路晶粒104a及第二積體電路晶粒104b的功能性及可靠性。
在一些實施例中，外部連接件402藉由側向襯覆在半導體基底112與外部連接件402中的每一者之間的黏著層404而與半導體基底112的側壁電性絕緣。黏著層404可為例如介電環氧樹脂(dielectric epoxy)或一些其他介電黏著劑。此外，在一些實施例中，黏著層404將下部絕緣板406固定至半導體基底112的底側，以使得黏著層404垂直地位於下部絕緣板406與半導體基底112之間。下部絕緣板406可為例如透明的，及/或可為例如玻璃或一些其他絕緣材料。在一些實施例中，外部連接件402各自沿下部絕緣板406的側壁延伸，且在側向地沿下部絕緣板406的 底側延伸以垂直地位於所述底側上的阻障元件408與導電凸塊410之間。阻障元件408阻擋導電凸塊410的材料遷移至下部絕緣板406，且可為例如氧化矽、氮化矽、或一些其他介電質。導電凸塊410經由對應的外部連接件電性耦合至第二接墊110s中的一者，且可為例如焊料或一些其他導電材料。
參照圖5，提供圖1A至圖1C到圖4A至圖4C所示方法的一些實施例的流程圖500。
在步驟502處，形成包括第一積體電路晶粒及第二積體電路晶粒的半導體工件。第一積體電路晶粒與第二積體電路晶粒藉由切割道區而分離且可為(或包括)例如互補金屬氧化物半導體影像感測器。第一積體電路晶粒具有藉由導電橋接件來連接的封裝接墊與電路探測接墊。此外，導電橋接件位於切割道區內。參見例如圖1A至圖1C。
在步驟504處，向覆蓋封裝接墊及電路探測接墊的保護層中執行蝕刻以形成暴露出所述電路探測接墊但不暴露出所述封裝接墊的電路探測開口。參見例如圖2A至圖2C。
在步驟506處，利用電路探測接墊經由電路探測開口對第一積體電路晶粒執行第一輪電路探測測試。
在步驟508處，形成覆蓋第一積體電路晶粒的畫素感測器陣列的彩色濾光片及微透鏡。彩色濾光片及微透鏡是在電路探測接墊被電路探測開口暴露出時形成。參見例如圖3A至圖3C。
在步驟510處，利用電路探測接墊經由電路探測開口對 第一積體電路晶粒執行第二輪電路探測測試。
在步驟512處，執行晶片規模封裝製程以封裝第一積體電路晶粒及第二積體電路晶粒。參見例如圖4A至圖4C。晶片規模封裝製程包括在步驟512a處沿切割道區切分半導體工件以將第一積體電路晶粒與第二積體電路晶粒分離並移除連接電路探測接墊與封裝接墊的導電橋接件。此外，晶片規模封裝製程包括在步驟512b處形成沿第一積體電路晶粒的側壁自與封裝接墊的側壁的側向接觸點至所述第一積體電路晶粒的底側延伸的外部連接件。
電路探測接墊在被電路探測開口暴露出之後用於進行電路探測測試，同時封裝接墊保持被保護層覆蓋且因此不具有腐蝕及其他損壞。此外，所述切分將電路探測接墊與封裝接墊分離，使得可在晶片規模封裝製程期間使用封裝接墊而無需慮及腐蝕或其他損壞。因此，可增強第一積體電路晶粒及第二積體電路晶粒的功能性及可靠性，且可增強封裝接墊與外部連接件之間的結合效能。
儘管本文中將圖5的流程圖500說明及闡述為一系列動作或事件，然而應知，所說明的此類動作或事件的次序不應被解釋為具有限制意義。舉例而言，一些動作可以不同次序及/或與除本文所說明及/或所述的動作或事件外的其他動作或事件同時發生。此外，可能並非需要所有所說明動作來實作本文中說明的一或多個態樣或實施例，且可以一或多個單獨動作及/或階段實施本文所繪示的動作中的一或多者。
參照圖6至圖9、圖10A、圖10B、圖11、圖12A、圖12B、圖13至圖19、圖20A、圖20B、及圖21至圖26，提供使用受保護晶片規模封裝接墊結構形成積體電路封裝的方法的一些更詳細實施例的一系列圖600至圖900、圖1000A、圖1000B、圖1100、圖1200A、圖1200B、圖1300至圖1900、圖2000A、圖2000B、圖2100至圖2600。
如由圖6所示剖視圖600所示，提供包括第一積體電路晶粒104a及第二積體電路晶粒104b的半導體工件102a。第一積體電路晶粒104a與第二積體電路晶粒104b藉由切割道區106在側向上彼此間隔開，且各自包括電路108。在一些實施例中，電路108包括畫素感測器陣列108p及支援電路系統108s。畫素感測器陣列108p可例如包括排列成列及行的多個畫素感測器116。為易於說明，僅將畫素感測器116中的一些畫素感測器標記為116。支援電路系統108s支援畫素感測器陣列108p的操作且可包括例如多個支援裝置118。
半導體工件102a更包括半導體基底112及內連線結構114a。半導體基底112及內連線結構114a容置電路108且至少局部地界定電路108。舉例而言，半導體基底112可至少局部地界定電路108的各裝置(例如，畫素感測器116及/或支援裝置118)，且內連線結構114a可對電路108的各所述裝置進行內連。內連線結構114a上覆在半導體基底112上，且包括下部層間介電層120a及多個導電特徵。下部層間介電層120a可為(或包括)例如二氧 化矽、低介電常數介電質、一些其他介電質、或前述者的任意組合。導電特徵堆疊於下部層間介電層120a內且界定用於對電路108的各裝置進行內連的導電路徑。導電特徵包括第一配線124w1及第一通孔124v1。為易於說明，僅將第一配線124w1中的一些第一配線標記為124w1，且僅將第一通孔124v1中的一些第一通孔標記為124v1。
亦如圖7的剖視圖700所示，形成覆蓋下部層間介電層120a的上部層間介電層120b。此外，將上部層間介電層120b形成為具有為平的或實質上平的頂表面。上部層間介電層120b可為(或包括)例如二氧化矽、低介電常數介電質、一些其他介電質、或前述者的任意組合。在一些實施例中，形成上部層間介電層120b的製程包括：在下部層間介電層120a上沈積上部層間介電層120b；以及隨後向上部層間介電層120b的頂部中執行平坦化以使上部層間介電層120b的頂表面平坦。所述沈積可例如藉由化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、濺鍍(sputtering)、或一些其他沈積製程來執行。所述平坦化可例如藉由化學機械研磨(chemical mechanical polish，CMP)或一些其他平坦化製程來執行。
如圖8的剖視圖800所示，將上部層間介電層120b圖案化來以界定多個特徵開口802。多個特徵開口802具有正在製造的附加導電特徵(例如，接墊結構、通孔、及配線)的佈局。為易於說明，僅將特徵開口802中的一些特徵開口標記為802。此 外，特徵開口802沿上部層間介電層120b的底表面暴露出導電特徵。在一些實施例中，所述圖案化是藉由一或多個微影/蝕刻製程來執行。舉例而言，可利用微影在上部層間介電層120b上形成第一光阻罩幕(圖中未示出)，且可藉由所述第一光阻罩幕的置位來向上部層間介電層120b中執行第一蝕刻。第一蝕刻可在上部層間介電層120b中延伸至較上部層間介電層120b的厚度Ti小的深度De以局部地形成特徵開口802。此後，可剝除第一光阻罩幕且可利用微影在上部層間介電層120b上形成第二光阻罩幕(圖中未示出)。此外，可藉由第二光阻罩幕的置位來向上部層間介電層120b中執行第二蝕刻，且此後可剝除所述第二光阻罩幕。第二蝕刻延伸至上部層間介電層120b中、穿過局部形成的特徵開口802以使特徵開口802擴展且使導電特徵沿上部層間介電層120b的底表面暴露出。
如圖9的剖視圖900所示，形成覆蓋上部層間介電層120b且填充特徵開口802(參見圖8)的第一導電層902。第一導電層902可為例如鋁銅、銅、鋁、一些其他金屬、一些其他導電材料、或前述者的任意組合。此外，第一導電層902可藉由例如化學氣相沈積、物理氣相沈積、濺鍍、無電鍍覆(electroless plating)、電鍍(electroplating)、一些其他沈積或鍍覆製程、或前述者的任意組合來形成。
如圖10A及圖10B的圖1000A、圖1000B所示，向第一導電層902(參見圖9)中執行平坦化直至與上部層間介電層 120b的頂表面大約齊平。圖10A提供沿圖10B中的線A的剖視圖1000A，且圖10B提供位於圖10A中的方框BX內的俯視圖1000B。此外，儘管未結合圖10A及圖10B進行闡述，然而圖1A可例如代表圖10A及圖10B中的結構的更廣泛佈局。所述平坦化在特徵開口802(參見圖8)內形成多個附加導電特徵，且可例如藉由化學機械研磨或一些其他平坦化製程來執行。
附加導電特徵包括第二配線124w2、接墊結構110、及第二通孔124v2。為易於說明，僅將第二配線124w2中的一些第二配線標記為124w2。接墊結構110藉由下伏導電特徵電性耦合至電路108，所述下伏導電特徵可包括例如第一通孔124v1及/或第二通孔124v2中的至少一者、及/或第一配線124w1及/或第二配線124w2中的至少一者。如見於圖10B中，接墊結構110中的每一者包括第一接墊110f、第二接墊110s、及橋接件110b。為易於說明，第一接墊110f、第二接墊110s、及橋接件110b的剖面有所不同，以使得更易於在接墊結構110的該些區之間進行區分。儘管如此，應理解，在接墊結構110中的每一者內第一接墊110f、第二接墊110s、及橋接件110b是連續的(例如，由共同材料形成)。
接墊結構110中的每一者的第一接墊110f及第二接墊110s沿對應積體電路晶粒(例如，第一積體電路晶粒104a或第二積體電路晶粒104b)的邊界側向間隔開，且所述接墊結構的橋接件110b自第一接墊110f延伸至第二接墊110s以電性耦合第一接墊110f與第二接墊110s。此外，儘管第一接墊110f及第二接墊 110s至少局部地位於切割道區106之外，然而橋接件110b完全地位於切割道區106內。如此一來，在第一積體電路晶粒104a及第二積體電路晶粒104b的單體化(例如，切分或切割)期間，儘管第一接墊110f及第二接墊110s僅被局部地移除，然而橋接件110b被完全地移除。
在一些實施例中，接墊結構110的橋接件110b各自具有介於約5微米至10微米、約5微米至20微米、約10微米至20微米、或約10微米至30微米之間的橋接件寬度Wb。舉例而言，橋接件寬度Wb可為約20微米。在一些實施例中，切割道區106具有介於約100微米至140微米、約110微米至130微米、或約75微米至150微米之間的切割道寬度Ws。舉例而言，切割道寬度Ws可為約120微米。此外，在一些實施例中，接墊結構110各自以介於約10微米至30微米、約15微米至25微米、或約5微米至50微米之間的交疊接墊寬度Wo與切割道區106交疊。舉例而言，交疊接墊寬度Wo可為約20微米，及/或可相同於或大於橋接件寬度Wb。在一些實施例中，接墊結構110的第一接墊110f及第二接墊110s各自具有介於約50微米至100微米、約80微米至100微米、約85微米至95微米、或約75微米至125微米的有效接墊寬度Wp，及/或具有介於約40微米至80微米、50微米至70微米、或約50微米至120微米之間的接墊高度Hp。舉例而言，有效接墊寬度Wp可為約90微米或120微米，且接墊高度Hp可為約60微米，反之亦然。有效接墊寬度Wp是第一接墊或第二接墊的總寬度 減去交疊接墊寬度Wo。在一些實施例中，第一積體電路晶粒104a及第二積體電路晶粒104b各自的相鄰接墊結構之間的接墊-接墊距離Dp為約250微米至350微米、約290微米至310微米、或約275微米至325微米。接墊-接墊距離Dp可為例如切割道寬度Ws加兩倍的有效接墊寬度Wp。
應注意，儘管圖7至圖9、圖10A、圖10B、及圖11示出形成第二配線124w2、接墊結構110、及第二通孔124v2的雙鑲嵌式製程(dual-damascene-like process)，然而可作為另一選擇採用另一種雙鑲嵌式製程或單鑲嵌式製程(single-damascene-like process)。雙鑲嵌式製程及單鑲嵌式製程分別為不限於銅的雙鑲嵌製程及單鑲嵌製程。
如圖11的剖視圖1100所示，形成覆蓋上部層間介電層120b、第二配線124w2、接墊結構110、及第二通孔124v2的上部保護層122。此外，將上部保護層122形成為具有為平的或實質上平的頂表面。上部保護層122可為例如二氧化矽、氮化矽、一些其他介電質、或前述者的任意組合。在一些實施例中，形成上部保護層122的製程包括：在上部層間介電層120b上沈積上部保護層122；以及隨後向上部保護層122中執行平坦化以使上部保護層122的頂表面平坦。所述沈積可例如藉由化學氣相沈積、物理氣相沈積、濺鍍、或一些其他沈積製程來執行。所述平坦化可例如藉由化學機械研磨或一些其他平坦化製程來執行。
如圖12A及圖12B的圖1200A、圖1200B所示(最佳 見於圖12B中)，將上部保護層122圖案化以形成上覆在接墊結構110的第一接墊110f(參見圖12B)上且暴露出接墊結構110的第一接墊110f的電路探測開口202。圖12A提供沿圖12B中的線A的剖視圖1200A，且圖12B提供位於圖12A中的方框BX內的俯視圖1200B。此外，儘管未結合圖12A及圖12B進行闡述，然而圖2A可例如代表圖12A及圖12B中的結構的更廣泛佈局。在一些實施例中，所述圖案化是藉由微影/蝕刻製程來執行。舉例而言，可在上部保護層122上形成光阻罩幕(圖中未示出)，且可藉由所述光阻罩幕的置位來向上部保護層122中執行蝕刻。光阻罩幕可例如具有電路探測開口202的佈局且可例如利用微影來形成。所述蝕刻延伸穿過上部保護層122且終止於接墊結構110的第一接墊110f上。
在一些實施例中，在形成電路探測開口202之後，利用接墊結構110的第一接墊110f對電路108執行第一輪電路探測測試。依據第一輪電路探測測試的結果，半導體工件102a被報廢或重做、或者進行至下文所述的後續加工。此外，在一些實施例中，在第一輪電路探測測試期間第一接墊110f因暴露至半導體工件102a的周圍環境而腐蝕或以另外一種方式變得損壞。舉例而言，第一接墊110f可因此種暴露而氧化。
如圖13的剖視圖1300所示，在一些實施例中，形成堆疊於上部保護層122上且上覆在畫素感測器陣列108p中的每一者上的彩色濾光片304的陣列302及微透鏡308的陣列306。為易於 說明，僅將彩色濾光片304中的一些彩色濾光片標記為304，且僅將微透鏡308中的一些微透鏡標記為308。此外，為易於說明，僅對於畫素感測器陣列108p中的一者而將彩色濾光片304的陣列302標記為302，且僅對於畫素感測器陣列108p中的一者而將微透鏡308的陣列306標記為306。
此外，在一些實施例中，在形成彩色濾光片304的陣列302及微透鏡308的陣列306之後，利用接墊結構110的第一接墊110f對電路108執行第二輪電路探測測試(參見圖12B)。依據第二輪電路探測測試的結果，半導體工件102a被報廢或重做、或者進行至下文所述的後續加工。在一些實施例中，在形成彩色濾光片304的陣列302及微透鏡308的陣列306的同時及/或在第二輪電路探測測試期間，第一接墊110f因暴露至半導體工件102a的周圍環境而腐蝕或以另外一種方式變得損壞。舉例而言，在形成彩色濾光片304及微透鏡308的同時使用的氯離子可能損壞第一接墊110f。
如圖14的剖視圖1400所示，在上部保護層122上形成上覆在切割道區106上的阻擋層(dam layer)1402。阻擋層1402是介電質且可為例如光阻或一些其他介電材料。此外，阻擋層1402可例如具有環形佈局(在剖視圖1400中不可見)，所述環形佈局具有分別包圍第一積體電路晶粒104a與第二積體電路晶粒104b的一對環形區段。在一些實施例中，形成阻擋層1402的製程包括沈積阻擋層1402及隨後將所述阻擋層圖案化。所述沈積可例如藉 由旋轉塗佈(spin coating)或一些其他沈積製程來執行，及/或所述圖案化可例如利用微影來執行。
亦如圖14的剖視圖1400所示，形成上覆在阻擋層1402上的上部黏著層1404。上部黏著層1404可為例如環氧樹脂或一些其他黏著劑。此外，上部黏著層1404可例如具有與阻擋層1402相同或實質上相同的佈局。在一些實施例中，上部黏著層1404是藉由印刷製程(printing process)或一些其他沈積製程來形成。
如圖15的剖視圖1500所示，藉由阻擋層1402及上部黏著層1404將上部絕緣板1502結合至上部保護層122。上部黏著層1404藉由阻擋層1402將上部絕緣板1502黏著至上部保護層122。上部絕緣板1502為透明的且可為例如玻璃或一些其他絕緣材料。儘管在剖視圖1500中不可見，然而在一些實施例中，所述結合密封(例如，氣密性密封)上覆在電路108中的每一者上的空腔1506。
如圖16的剖視圖1600所示，將半導體基底112薄化以減小半導體基底112的厚度Ts。在一些實施例中，半導體基底112是藉由化學機械研磨、一些其他平坦化製程、或一些其他薄化製程來薄化。
如圖17的剖視圖1700所示，將半導體基底112圖案化以在切割道區106中界定切割道開口1702。切割道開口1702暴露出下部層間介電層120a且可例如局限於切割道區106內。在一些實施例中，所述圖案化是藉由微影/蝕刻製程來執行。舉例而言， 可在半導體基底112上形成光阻罩幕(圖中未示出)，且此後可藉由所述光阻罩幕來向半導體基底112塗覆蝕刻劑。光阻罩幕可藉由例如在半導體基底112上沈積光阻層並以切割道開口1702的佈局將所述光阻層圖案化來形成。所述沈積可例如藉由旋轉塗佈或一些其他沈積製程來執行，及/或所述圖案化可例如藉由微影來執行。此後，可剝除光阻罩幕。相對於下部層間介電層120a，所述蝕刻劑可對於半導體基底112具有高的蝕刻速率，使得下部層間介電層120a充當蝕刻終止層(etch stop)。
如圖18的剖視圖1800所示，在半導體基底112上形成進一步填充切割道開口1702(參見圖17)的下部黏著層404。下部黏著層404可例如為環氧樹脂或一些其他黏著劑。在一些實施例中，下部黏著層404是藉由印刷製程或一些其他沈積製程來形成。
亦如圖18的剖視圖1800所示，藉由下部黏著層404將下部絕緣板406結合至半導體基底112。下部絕緣板406可例如為透明的，及/或可例如為玻璃或一些其他絕緣材料。
亦如圖18的剖視圖1800所示，在下部絕緣板406上形成阻障層1802，使得下部絕緣板406將阻障層1802與下部黏著層404垂直地間隔開。阻障層1802可為例如二氧化矽、氮化矽、或一些其他介電質，及/或可例如藉由化學氣相沈積、物理氣相沈積、或一些其他沈積製程來形成。
如圖19的剖視圖1900所示，將阻障層1802(參見圖 18)圖案化以在下部絕緣板406上形成分別位於電路108下方的一對阻障元件408。如見於下文，阻障元件408對應於下文形成的導電凸塊(或球)。在一些實施例中，所述圖案化是藉由微影/蝕刻製程來執行。舉例而言，可在阻障層1802上形成光阻罩幕(圖中未示出)，且此後可藉由所述光阻罩幕來向阻障層1802塗覆蝕刻劑。光阻罩幕可例如藉由在阻障層1802上沈積光阻層並以阻障元件408的佈局將所述光阻層圖案化來形成。所述沈積可例如藉由旋轉塗佈或一些其他沈積製程來執行，及/或所述圖案化可例如藉由微影來執行。此後，可剝除光阻罩幕。相對於下部絕緣板406，所述蝕刻劑可對於阻障層1802具有高的蝕刻速率，使得下部絕緣板406充當蝕刻終止層。
如圖20A及圖20B的圖2000A、圖2000B所示，沿切割道區106切分下部黏著層404、下部絕緣板406、半導體工件102a、上部層間介電層122b、上部保護層122、接墊結構110、阻擋層1402、及上部黏著層1404以界定與切割道區106交疊的凹口2002。圖20A提供沿圖20B中的線A的剖視圖2000A，且圖20B提供在圖20A中的方框BX內截取的俯視圖2000B。此外，儘管未結合圖20A及圖20B進行闡述，然而圖4A可例如代表在所述切分完成時第一積體電路晶粒104a及第二積體電路晶粒104b中的每一者的更廣泛佈局。所述切分將第一積體電路晶粒104a及第二積體電路晶粒104b單體化/單體化且可例如藉由晶粒鋸或一些其他切分工具來執行。此外，所述切分移除接墊結構110的橋接 件110b(參見圖10B)以將第一接墊110f與第二接墊110s實體地且電性地分離。
藉由將第一接墊110f與第二接墊110s分離，第一接墊110f是電性浮置的。此外，由於第二接墊110s與第一接墊110f分離，因此第二接墊110s不受第一接墊110f上的損壞影響。此種損壞可能在前面的製程期間經由電路探測開口202出現。再者，由於在前面的製程期間第二接墊110s保持被上部保護層122覆蓋，因此第二接墊110s不具有腐蝕及其他損壞。
如圖21的剖視圖2100所示，形成襯覆阻障元件408及凹口2002並進一步側向接觸接墊結構110的側壁的第二導電層2102。第二導電層2102可為或包括例如鋁銅、銅、鋁、一些其他金屬、或一些其他導電材料。第二導電層2102可例如共形地形成，及/或可例如藉由化學氣相沈積、物理氣相沈積、無電鍍覆、電鍍、或一些其他沈積或鍍覆製程來形成。
如圖22的剖視圖2200所示，將第二導電層2102(參見圖21)圖案化以界定外部連接件402。外部連接件402沿凹口2002的側壁及接墊結構110的側壁自阻障元件408中與第一積體電路晶粒104a對應的一者至阻障元件408中與第二積體電路晶粒104b對應的另一者延伸。在一些實施例中，所述圖案化是藉由微影/蝕刻製程來執行。舉例而言，可在第二導電層2102上形成光阻罩幕(圖中未示出)，且此後可藉由所述光阻罩幕來向第二導電層2102塗覆蝕刻劑。光阻罩幕可例如藉由在第二導電層2102上沈積光阻 層並以外部連接件402的佈局將所述光阻層圖案化來形成。所述沈積可例如藉由旋轉塗佈或一些其他沈積製程來執行，及/或所述圖案化可例如藉由微影來執行。此後，可剝除光阻罩幕。
如圖23的剖視圖2300所示，形成襯覆外部連接件402上的凹口2002並進一步襯覆下部絕緣板406及阻障元件408的下部保護層2302。下部保護層2302可為或以另外一種方式包括例如氮化矽、氧化矽、或一些其他介電質。下部保護層2302可例如藉由化學氣相沈積、物理氣相沈積、或一些其他沈積製程來形成。
如圖24的剖視圖2400所示，將下部保護層2302圖案化以界定分別暴露出外部連接件402的位於阻障元件408上的一些部分的阻障開口2402。在一些實施例中，所述圖案化是藉由微影/蝕刻製程來執行。舉例而言，可在下部保護層2302上形成光阻罩幕(圖中未示出)，且此後可藉由所述光阻罩幕來向下部保護層2302塗覆蝕刻劑。光阻罩幕可例如藉由在下部保護層2302上沈積光阻層並以阻障開口2402的佈局將所述光阻層圖案化來形成。所述沈積可例如藉由旋轉塗佈或一些其他沈積製程來執行，及/或所述圖案化可例如藉由微影來執行。此後，可剝除光阻罩幕。
如圖25的剖視圖2500所示，在阻障開口2402(參見圖24)內、在外部連接件402上形成導電凸塊410，以界定位於電路108中的每一者之下的球柵陣列封裝(ball grid array，BGA)2502。導電凸塊410可為例如焊料或一些其他導電材料，及/或可藉由例如在阻障開口2402中沈積焊料並隨後執行回流製程(reflow process)以將所沈積焊料改造成導電凸塊410來形成。導電凸塊410電性耦合至外部連接件402，並藉由外部連接件402進一步電性耦合至接墊結構110。再者，導電凸塊410藉由接墊結構110電性耦合至電路108。
如圖26的剖視圖2600所示，沿切割道區106切分上部絕緣板1502、外部連接件402、及下部保護層2302。所述切分將上部絕緣板1502分離成分別用於第一積體電路晶粒104a及第二積體電路晶粒104b的一對板區段。相似地，所述切分將外部連接件402分離成分別用於第一積體電路晶粒104a及第二積體電路晶粒104b的一對外部連接件區段，且將下部保護層2302分離成分別用於第一積體電路晶粒104a及第二積體電路晶粒104b的一對下部保護區段。所述切分可例如藉由晶粒鋸或一些其他切分工具來執行。
參照圖27，提供圖6至圖9、圖10A、圖10B、圖11、圖12A、圖12B、圖13至圖19、圖20A、圖20B、及圖21至圖26所示方法的一些實施例的流程圖2700。
在步驟2702處，形成包括第一積體電路晶粒及第二積體電路晶粒的半導體工件。第一積體電路晶粒與第二積體電路晶粒藉由切割道區而分離。第一積體電路晶粒具有藉由導電橋接件來連接的封裝接墊與電路探測接墊。參見例如圖6至圖9、圖10A、圖10B、及圖11。
在步驟2704處，向覆蓋封裝接墊及電路探測接墊的保 護層中執行蝕刻以形成暴露出所述電路探測接墊但不暴露出所述封裝接墊的電路探測開口。參見例如圖12A及圖12B。在一些實施例中，此後經由電路探測開口對第一積體電路晶粒執行第一輪電路探測測試。
在步驟2706處，在蝕刻之後且在一些實施例中在第一輪電路探測測試之後形成覆蓋第一積體電路晶粒的畫素感測器陣列的彩色濾光片及微透鏡。彩色濾光片及微透鏡是在電路探測接墊被電路探測開口暴露出時形成。參見例如圖13。在一些實施例中，此後經由電路探測開口對第一積體電路晶粒執行第二輪電路探測測試。
在步驟2708處，在形成彩色濾光片及微透鏡之後且在一些實施例中在第二輪電路探測測試之後執行晶片規模封裝製程以封裝第一積體電路晶粒及第二積體電路晶粒。參見例如圖14至圖19、圖20A、圖20B、及圖21至圖26。
在步驟2708a處，將第一絕緣板結合至半導體工件的前側。參見例如圖14及圖15。在步驟2708b處，將半導體工件的背側薄化。參見例如圖16。在步驟2708c處，向半導體工件的背側中執行蝕刻以在切割道區中形成切割道開口。參見例如圖17。在步驟2708d處，將第二絕緣板結合至半導體工件的背側。參見例如圖18。在步驟2708e處，沿切割道區切分第二絕緣板及半導體工件以將第一積體電路晶粒與第二積體電路晶粒分離並移除導電橋接件。參見例如圖20A及圖20B。在步驟2708f處，形成沿第 一積體電路晶粒的側壁自與封裝接墊的側壁的側向接觸點至第二絕緣板的底側延伸的外部連接件。參見例如圖21及圖22。在步驟2708g處，在第二絕緣板的底側上形成藉由封裝接墊及外部連接件電性耦合至第一積體電路晶粒的球柵陣列封裝。參見例如圖23至圖25。在步驟2708h處，沿切割道區切分第二絕緣板。參見例如圖26。
電路探測接墊在被電路探測開口暴露出之後用於進行電路探測測試，同時封裝接墊保持被保護層覆蓋且因此不具有腐蝕及其他損壞。此外，所述切分將電路探測接墊與封裝接墊分離，使得可在晶片規模封裝製程期間使用封裝接墊而無需慮及腐蝕及其他損壞。此可增強第一積體電路晶粒及第二積體電路晶粒的功能性及可靠性，且可增強封裝接墊與外部連接件之間的結合效能。
儘管本文中將圖27的流程圖2700說明及闡述為一系列動作或事件，然而應知，所說明的此類動作或事件的次序不應被解釋為具有限制意義。舉例而言，一些動作可以不同次序及/或與除本文所說明及/或所述的動作或事件外的其他動作或事件同時發生。此外，可能並非需要所有所說明動作來實作本文中說明的一或多個態樣或實施例，且可以一或多個單獨動作及/或階段實施本文所繪示的動作中的一或多者。
參照圖28A至圖28C，提供根據圖27所示方法形成的積體電路封裝的一些實施例的圖2800A至圖2800C。圖28A提供沿圖28B及圖28C中的線A的剖視圖2800A。圖28B及圖28C提 供分別位於圖28A中的方框BX1及圖28A中的方框BX2內的俯視圖2800B、俯視圖2800C。如圖所示，藉由下部黏著層404將下部絕緣板406結合至半導體基底112的背側112b。在一些實施例中，下部黏著層404以杯形狀圍繞半導體基底112的背側112b，使得下部黏著層404襯覆半導體基底112的底表面及半導體基底112的側壁。
球柵陣列封裝2502位於下部絕緣板406的與半導體基底112相對的側，且位於下部絕緣板406之下。球柵陣列封裝2502包括多個導電凸塊410，所述多個導電凸塊410各自藉由阻障元件408及外部連接件402與下部絕緣板406垂直地間隔開。為易於說明，僅將導電凸塊410中的一些導電凸塊標記為410。此外，為易於說明，僅對於導電凸塊410中的一些導電凸塊而標記外部連接件402及阻障元件408。外部連接件402垂直地位於阻障元件408與導電凸塊410中的對應一者之間，且將焊料凸塊電性耦合至上覆在半導體基底112上的多個接墊結構110中的至少一者。此外，外部連接件402被下部保護層2302襯覆。
接墊結構110電性耦合至位於半導體基底112的前側112f上的電路108，使得導電凸塊410藉由外部連接件402及接墊結構110電性耦合至電路108。電路108可例如為影像感測電路或一些其他電路。在一些實施例中，電路108包括畫素感測器陣列108p及支援電路系統108s。畫素感測器陣列108p可例如包括排列成列及行的多個畫素感測器116。為易於說明，僅將畫素感測器 116中的一者標記為116。支援電路系統108s支援畫素感測器陣列108p的操作且可包括例如多個支援裝置118。支援裝置118可包括例如影像訊號處理器、讀取/寫入裝置、及其他支援裝置。
半導體基底112及內連線結構114至少局部地界定電路108。內連線結構114上覆在半導體基底112上，且包括下部層間介電層120a、上部層間介電層120b、及上部保護層122。上部層間介電層120b上覆在下部層間介電層120a上，且上部保護層122上覆在上部層間介電層120b上。此外，內連線結構114包括多個導電特徵。導電特徵堆疊於下部層間介電層120a、上部層間介電層120b、及上部保護層122內且界定用於對電路108的各裝置進行內連的導電路徑。導電特徵包括配線124w、通孔124v、及接墊結構110。為易於說明，僅將配線124w中的一些配線標記為124w，且僅將通孔124v中的一些通孔標記為124v。
在一些實施例中，在畫素感測器陣列108p之上直接堆疊彩色濾光片304的陣列302及微透鏡308的陣列306。在一些實施例中，彩色濾光片304向上部保護層122的頂部中凹陷，及/或各微透鏡308分別上覆在各彩色濾光片304上。彩色濾光片304各自使指定範圍的波長(例如，紅色波長)通過，同時阻擋處於所述指定範圍之外的波長。彩色濾光片304可例如界定拜耳彩色濾光片馬賽克(Bayer color filter mosaic)。微透鏡各自使入射輻射分別聚焦於下伏的畫素感測器116中的一者上。
阻擋層1402上覆在上部保護層122上且沿上部保護層 122的周邊側向延伸以側向環繞電路108。在一些實施例中，阻擋層1402具有環形佈局或一些其他閉合路徑佈局。此外，上部絕緣板1502上覆在阻擋層1402上且藉由上部黏著層1404而結合至阻擋層1402。上部絕緣板1502是透明的且覆蓋電路108。在一些實施例中，在上部絕緣板1502與上部保護層122之間密封(例如，氣密性密封)空腔1506。
如圖28B及圖28C的俯視圖2800B、俯視圖2800C所示，接墊結構110中的每一者包括第一接墊110f及第二接墊110s。第一接墊110f因在積體電路封裝的形成期間經由上部保護層122中的電路探測開口202(參見圖28A)受到暴露而具有損壞310。在一些實施例中，電路探測開口202被阻擋層1420(參見圖28A)及/或上部黏著層1404(參見圖28A)填充。再者，由於在積體電路封裝的形成期間接墊結構110的導電橋接件(圖中未示出)被移除，因此第一接墊110f是電性浮置的且獨立於第二接墊110s。第二接墊110s完全地或實質上被上部保護層122(參見圖28A)覆蓋，且因此毫無腐蝕或其他損壞。此外，儘管第一接墊110f是電性浮置的，然而第二接墊110s電性耦合至外部連接件402及通孔124v中的一些通孔。
在本申請案的一些實施例中是有關於一種形成積體電路封裝的方法，所述方法包括：形成半導體工件，所述半導體工件包括切割道區、第一積體電路晶粒、及第二積體電路晶粒，其中所述切割道區將所述第一積體電路晶粒與所述第二積體電路晶 粒分離並鄰近所述第一積體電路晶粒及所述第二積體電路晶粒，其中所述第一積體電路晶粒包括電路及電性耦合至所述電路的接墊結構，其中所述接墊結構包括第一接墊、第二接墊、及橋接件，且其中所述橋接件位於所述切割道區內且自所述第一接墊延伸至所述第二接墊以將所述第一接墊連接至所述第二接墊；以及沿切割道區切分半導體工件，以將第一積體電路晶粒及第二積體電路晶粒單體化，其中所述切分移除橋接件以將第一接墊與第二接墊分離。在一些實施例中，半導體工件包括覆蓋第一接墊及第二接墊的保護層，且其中所述方法更包括：向保護層執行蝕刻，以形成暴露出所述第一接墊但不暴露出所述第二接墊的開口，且其中所述切分是在所述第二接墊被所述保護層完全覆蓋時執行。在一些實施例中，所述方法更包括：利用第一接墊經由所述開口對電路執行電路探測測試。在一些實施例中，第一積體電路晶粒更包括畫素感測器陣列，且其中所述方法更包括：形成上覆在所述畫素感測器陣列上並凹陷至保護層的頂部中的彩色濾光片的陣列；以及形成上覆在所述彩色濾光片的陣列上的微透鏡的陣列。在一些實施例中，所述方法更包括：利用第一接墊經由所述開口對電路執行第一輪電路探測測試，其中所述第一輪電路探測測試是在執行蝕刻與形成彩色濾光片的陣列之間執行；以及利用所述第一接墊經由所述開口對所述電路執行第二輪電路探測測試，其中所述第二輪電路探測測試是在形成微透鏡的陣列與切分半導體工件之間執行。在一些實施例中，所述方法更包括：在執行蝕刻與切 分半導體工件之間在第一接墊上形成腐蝕，其中所述腐蝕是經由所述開口形成於所述第一接墊上，且其中在所述切分所述半導體工件期間，第二接墊實質上不具有腐蝕。在一些實施例中，第一接墊被形成為經由第二接墊及橋接件電性耦合至電路，且其中在切分完成時所述第一接墊是電性浮置的。在一些實施例中，在切分之前，接墊結構具有U形佈局。在一些實施例中，所述方法更包括：在切分之後，形成沿第一積體電路晶粒的側壁自與第二接墊的側壁的側向接觸點至所述第一積體電路晶粒的底側延伸的外部連接件；以及在第一積體電路晶粒的底側上形成焊料凸塊，其中所述焊料凸塊經由所述第二接墊及所述外部連接件電性耦合至電路。
在本申請案的一些實施例中是有關於一種積體電路封裝，所述積體電路封裝包括：積體電路晶粒，包括電路、第一接墊、第二接墊、及保護層，其中所述保護層覆蓋所述第二接墊且界定上覆在所述第一接墊上的開口，其中所述第一接墊是電性浮置的且具有被損壞的頂表面，其中所述第二接墊電性耦合至所述電路且具有實質上不具有損壞的頂表面，且其中所述第一接墊、所述第二接墊、及所述保護層局部地界定所述積體電路晶粒的共用側壁；以及外部連接件，自積體電路晶粒的底部沿共用側壁延伸至與第二接墊接觸的側向接觸點。在一些實施例中，所述積體電路晶粒更包括畫素感測器陣列，其中所述積體電路封裝更包括：彩色濾光片的陣列，上覆在所述畫素感測器陣列上並凹陷至 保護層的頂部中；以及微透鏡的陣列，上覆在彩色濾光片的陣列上。在一些實施例中，所述積體電路封裝更包括：黏著層，上覆在保護層上且局部地界定共用側壁；以及透明板，覆蓋微透鏡及保護層，且更藉由黏著層而黏著至所述保護層。在一些實施例中，所述積體電路封裝更包括：半導體基底；以及內連線結構，上覆在半導體基底上，其中所述內連線結構包括層間介電層、多個配線、及多個通孔，其中所述配線及所述通孔交替地堆疊於所述層間介電層內，其中保護層覆蓋所述層間介電層，其中電路至少局部地由所述半導體基底及所述內連線結構界定，且其中所述層間介電層局部地界定共用側壁。在一些實施例中，外部連接件在共用側壁處側向接觸層間介電層、保護層、及第二接墊。在一些實施例中，所述積體電路封裝更包括：黏著層，以杯形狀圍繞半導體基底的底側，使得所述黏著層襯覆所述半導體基底的側壁，其中所述黏著層局部地界定共用側壁；以及絕緣板，藉由黏著層黏著至半導體基底的底側，其中外部連接件自所述絕緣板的底側延伸至第二接墊。在一些實施例中，所述積體電路封裝更包括：球柵陣列封裝，位於絕緣板的底側上，其中外部連接件自第二接墊延伸至所述球柵陣列封裝且將所述球柵陣列封裝電性耦合至所述第二接墊。
在本申請案的一些實施例中是有關於另一形成積體電路封裝的方法，所述方法包括：形成包括切割道區、第一積體電路晶粒、及第二積體電路晶粒的半導體工件，其中所述切割道區 將所述第一積體電路晶粒與所述第二積體電路晶粒分離並鄰近所述第一積體電路晶粒及所述第二積體電路晶粒，其中所述第一積體電路晶粒包括電路；在第一積體電路晶粒上形成U形接墊結構，其中所述U形接墊結構包括第一接墊、第二接墊、及橋接件，其中所述橋接件位於切割道區內且自所述第一接墊延伸至所述第二接墊以連接所述第一接墊與所述第二接墊，且其中所述第一接墊經由所述橋接件及所述第二接墊電性耦合至電路；形成覆蓋半導體工件及U形接墊結構的保護層；向保護層執行蝕刻，以形成電路探測開口，所述電路探測開口暴露出第一接墊但不暴露出第二接墊；利用第一接墊經由電路探測開口對電路執行第一輪電路探測測試；形成上覆在電路及保護層上的彩色濾光片的陣列；形成上覆在彩色濾光片的陣列上的微透鏡的陣列；利用第一接墊經由電路探測開口對電路執行第二輪電路探測測試；沿切割道區切分半導體工件，以將第一積體電路晶粒及第二積體電路晶粒單體化，其中所述切分移除橋接件以將第一接墊與第二接墊分離，且其中在所述切分完成時所述第一接墊是電性浮置的；以及形成沿第一積體電路晶粒的側壁自與第二接墊的側壁接觸的側向接觸點至所述第一積體電路晶粒的底側延伸的外部連接件。在一些實施例中，所述方法更包括：在執行蝕刻與切分之間在第一接墊上形成腐蝕，其中第二接墊在所述切分時不具有腐蝕。在一些實施例中，形成半導體工件包括：在半導體基底的頂部中形成半導體裝置；以及形成覆蓋半導體裝置及半導體基底的內連線結構，其中 所述內連線結構包括下部層間介電層、多個配線、及多個通孔，其中所述配線及所述通孔交替地堆疊於所述下部層間介電層中，且其中所述半導體裝置及所述內連線結構至少局部地界定電路。在一些實施例中，形成接墊結構包括：形成覆蓋下部層間介電層的上部層間介電層；將上部層間介電層圖案化，以在所述上部層間介電層中以接墊結構的佈局界定特徵開口；形成填充特徵開口並覆蓋上部層間介電層的導電層；以及向導電層執行平坦化直至與上部層間介電層的頂表面大約齊平，以使所述導電層形成接墊結構，其中所述接墊結構經由配線及通孔電性耦合至半導體裝置。
在本申請案的一些實施例中是有關於另一積體電路封裝，所述積體電路封裝包括：半導體基底；半導體裝置，位於半導體基底的頂部中；內連線結構，覆蓋半導體裝置及半導體基底，其中所述內連線結構包括層間介電層、多個通孔、及多個配線，其中所述通孔及所述配線交替地堆疊於所述層間介電層中；第一接墊及第二接墊，位於層間介電層上，其中所述第一接墊是電性浮置的且具有被腐蝕的頂表面，其中所述第二接墊藉由通孔及配線電性耦合至半導體裝置中的至少一者，且其中所述第一接墊、所述第二接墊、及所述層間介電層局部地界定共用側壁；保護層，完全地覆蓋第二接墊且局部地界定共用側壁；以及外部連接件，沿共用側壁自與第二接墊接觸的側向接觸點至半導體基底的底側延伸。在一些實施例中，所述積體電路封裝更包括：球柵陣列封裝，位於半導體基底的底側上，其中所述球柵陣列封裝藉由外部 連接件及第二接墊電性耦合至半導體裝置。在一些實施例中，所述積體電路封裝更包括：黏著層，以杯形狀圍繞半導體基底的底側，使得所述黏著層襯墊所述半導體基底的底表面及所述半導體基底的側壁；以及絕緣板，藉由黏著層黏著至半導體基底的底側，其中所述絕緣板及所述黏著層局部地界定共用側壁，且其中球柵陣列封裝位於所述絕緣板的下方。在一些實施例中，半導體裝置包括界定畫素感測器陣列的多個畫素感測器，其中所述積體電路封裝更包括：多個彩色濾光片，上覆在保護層及畫素感測器陣列上，且其中所述彩色濾光片凹陷至所述保護層的頂部中。在一些實施例中，所述積體電路封裝更包括：黏著層，上覆在保護層上且沿所述保護層的周界側向延伸以包圍彩色濾光片；以及透明板，上覆在保護層及彩色濾光片上，其中所述透明板藉由黏著層黏著至所述保護層。在一些實施例中，透明板、保護層、及黏著層在彩色濾光片的周圍至少局部地界定氣密性密封空腔。在一些實施例中，所述積體電路封裝更包括：第三接墊及第四接墊，位於層間介電層上，其中所述第三接墊是電性浮置的且具有被腐蝕的頂表面，其中所述第四接墊藉由通孔及配線電性耦合至半導體裝置，其中所述第三接墊、所述第四接墊、所述層間介電層、及所述保護層局部地界定第二共用側壁，且其中所述第二共用側壁與所述共用側壁位於內連線結構的相對兩側上。
在本申請案的一些實施例中是有關於又一積體電路封裝，所述積體電路封裝包括：半導體基底；多個半導體裝置，位 於半導體基底的頂部中；下部黏著層，以杯形狀圍繞半導體基底的底側，使得所述下部黏著層襯覆所述半導體基底的底表面及所述半導體基底的側壁；下部絕緣板，藉由下部黏著層黏著至半導體基底的底側；球柵陣列封裝，位於下部絕緣板的底側上；內連線結構，覆蓋半導體裝置及半導體基底，其中所述內連線結構包括層間介電層、多個通孔、及多個配線，其中所述通孔及所述配線交替地堆疊於層間介電層上；保護層，覆蓋內連線結構；第一接墊及第二接墊，二者均在內連線結構與保護層之間上覆在所述內連線結構上，其中所述第一接墊是電性浮置的且具有被腐蝕的頂表面，其中所述第二接墊藉由通孔及配線電性耦合至半導體裝置中的至少一者且具有不具有腐蝕的頂表面，且其中所述第一接墊、所述第二接墊、層間介電層、所述保護層、下部黏著層、及下部絕緣板局部地界定共用側壁；以及外部連接件，沿共用側壁自與第二接墊接觸的側向接觸點至球柵陣列封裝延伸。在一些實施例中，所述積體電路封裝更包括：彩色濾光片陣列，上覆在保護層上並凹陷至保護層的頂部中；微透鏡陣列，上覆在彩色濾光片陣列上；上部黏著層，上覆在保護層上且圍繞彩色濾光片陣列側向延伸，其中所述上部黏著層局部地界定共用側壁；以及上部絕緣板，覆蓋微透鏡及所述保護層，且其中所述上部絕緣板藉由上部黏著層而黏著至保護層。在一些實施例中，上部絕緣層、保護層、及上部絕緣板圍繞微透鏡陣列界定氣密性密封空腔。在一些實施例中，球柵陣列封裝包括多個導電凸塊，其中所述積體電 路封裝更包括：多個阻障元件，位於下部絕緣板的底側上，其中所述阻障元件分別將導電凸塊與所述下部絕緣板間隔開，且其中外部連接件直接位於所述導電凸塊中的一者與所述阻障元件中的一者之間。
在本申請案的一些實施例中是有關於又一形成積體電路封裝的方法，所述方法包括：形成包括切割道區、第一積體電路晶粒、及第二積體電路晶粒的半導體工件，其中所述切割道區將所述第一積體電路晶粒與所述第二積體電路晶粒分離並鄰近所述第一積體電路晶粒及所述第二積體電路晶粒，其中所述第一積體電路晶粒包括電路及電性耦合至所述電路的接墊結構，其中所述接墊結構包括第一接墊、第二接墊、及橋接件，且其中所述橋接件位於所述切割道區內且自所述第一接墊延伸至所述第二接墊以將所述第一接墊連接至所述第二接墊；在切割道區上形成上覆在半導體工件上的上部黏著層；藉由上部黏著層將上部絕緣板結合至半導體工件的頂部；向半導體工件的底部中執行蝕刻，以在切割道區中形成切割道開口；形成下部黏著層，襯覆半導體工件的底部且填充切割道開口；藉由下部黏著層將下部絕緣板結合至半導體工件的底部；沿切割道區切分下部絕緣板、下部黏著層、半導體工件、接墊結構、及上部黏著層、但不切分上部絕緣板以界定將第一積體電路晶粒與第二積體電路晶粒分離的凹口，其中所述切分接墊結構移除橋接件以將第一接墊與第二接墊分離；形成外部連接件，襯覆凹口且自與第二接墊的側壁接觸的側向接觸 點延伸至下部絕緣板的底側；以及沿切割道區切分外部連接件及上部絕緣板。在一些實施例中，第一積體電路晶粒更包括畫素感測器陣列，其中所述方法更包括：形成彩色濾光片的陣列，所述彩色濾光片的陣列上覆在畫素感測器陣列上並凹陷至半導體工件的頂部中；以及形成微透鏡的陣列，所述微透鏡的陣列上覆在彩色濾光片的陣列上，其中上部絕緣板是透明的且覆蓋所述微透鏡的陣列。在一些實施例中，在切分接墊結構之前，所述接墊結構具有U形佈局。在一些實施例中，在切分接墊結構之前，第一接墊電性耦合至電路，其中在所述切分所述接墊結構完成時，所述第一接墊是電性浮置的。在一些實施例中，半導體工件包括保護層，所述保護層覆蓋第一接墊及第二接墊，其中所述方法更包括：向所述保護層執行第二蝕刻以形成暴露出所述第一接墊但不暴露出所述第二接墊的開口，且其中切分接墊結構是在所述第二接墊被保護層覆蓋時執行。在一些實施例中，所述方法更包括：利用第一接墊經由所述開口對電路執行電路探測測試。在一些實施例中，所述方法更包括：在執行第二蝕刻與切分半導體工件之間經由所述開口在第一接墊上形成腐蝕或損壞。在一些實施例中，形成半導體工件包括：在半導體工件的半導體基底中形成半導體裝置；形成覆蓋半導體裝置及半導體基底的內連線結構，其中所述內連線結構包括層間介電層、多個配線、及多個通孔，且其中所述配線及所述通孔交替地堆疊於所述層間介電層中；在內連線結構上形成接墊結構；以及形成覆蓋接墊結構及內連線結構的保護 層，其中所述上部黏著層形成在保護層上。在一些實施例中，所述方法更包括：在下部絕緣板的底側上形成球柵陣列封裝，其中外部連接件將所述球柵陣列封裝電性耦合至第二接墊。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
500‧‧‧流程圖
502、504、506、508、510、512、512a、512b‧‧‧步驟

Claims (10)

  1. 一種形成積體電路封裝的方法，包括：形成半導體工件，所述半導體工件包括切割道區、第一積體電路晶粒、及第二積體電路晶粒，其中所述切割道區將所述第一積體電路晶粒與所述第二積體電路晶粒分離並鄰近所述第一積體電路晶粒及所述第二積體電路晶粒，其中所述第一積體電路晶粒包括電路及電性耦合至所述電路的接墊結構，其中所述接墊結構包括第一接墊、第二接墊、及橋接件，且其中所述橋接件位於所述切割道區內且自所述第一接墊延伸至所述第二接墊以將所述第一接墊連接至所述第二接墊；以及沿所述切割道區切分所述半導體工件，以將所述第一積體電路晶粒及所述第二積體電路晶粒單體化，其中所述切分移除所述橋接件以將所述第一接墊與所述第二接墊分離。
  2. 如申請專利範圍第1項所述的形成積體電路封裝的方法，其中所述半導體工件包括覆蓋所述第一接墊及所述第二接墊的保護層，且其中所述形成積體電路封裝的方法更包括：向所述保護層執行蝕刻，以形成暴露出所述第一接墊但不暴露出所述第二接墊的開口，且其中所述切分是在所述第二接墊被所述保護層完全覆蓋時執行。
  3. 如申請專利範圍第2項所述的形成積體電路封裝的方法，更包括：利用所述第一接墊經由所述開口對所述電路執行電路探測測 試。
  4. 如申請專利範圍第2項所述的方法，其中所述第一積體電路晶粒更包括畫素感測器陣列，且其中所述形成積體電路封裝的方法更包括：形成上覆在所述畫素感測器陣列上並凹陷至所述保護層的頂部中的彩色濾光片的陣列；以及形成上覆在所述彩色濾光片的陣列上的微透鏡的陣列。
  5. 如申請專利範圍第4項所述的形成積體電路封裝的方法，更包括：利用所述第一接墊經由所述開口對所述電路執行第一輪電路探測測試，其中所述第一輪電路探測測試是在所述執行所述蝕刻與所述形成所述彩色濾光片的陣列之間執行；以及利用所述第一接墊經由所述開口對所述電路執行第二輪電路探測測試，其中所述第二輪電路探測測試是在所述形成所述微透鏡的陣列與所述切分所述半導體工件之間執行。
  6. 如申請專利範圍第2項所述的形成積體電路封裝的方法，更包括：在所述執行所述蝕刻與所述切分所述半導體工件之間在所述第一接墊上形成腐蝕，其中所述腐蝕是經由所述開口形成於所述第一接墊上，且其中在所述切分所述半導體工件期間，所述第二接墊實質上不具有腐蝕。
  7. 如申請專利範圍第1項所述的形成積體電路封裝的方 法，其中所述第一接墊被形成為經由所述第二接墊及所述橋接件電性耦合至所述電路，且其中在所述切分完成時所述第一接墊是電性浮置的。
  8. 如申請專利範圍第1項所述的形成積體電路封裝的方法，更包括：在所述切分之後，形成沿所述第一積體電路晶粒的側壁自與所述第二接墊的側壁接觸的側向接觸點至所述第一積體電路晶粒的底側延伸的外部連接件；以及在所述第一積體電路晶粒的所述底側上形成焊料凸塊，其中所述焊料凸塊經由所述第二接墊及所述外部連接件電性耦合至所述電路。
  9. 一種積體電路封裝，包括：積體電路晶粒，包括電路、第一接墊、第二接墊、及保護層，其中所述保護層覆蓋所述第二接墊且界定上覆在所述第一接墊上的開口，其中所述第一接墊是電性浮置的且具有被損壞的頂表面，其中所述第二接墊電性耦合至所述電路且具有實質上不具有損壞的頂表面，且其中所述第一接墊、所述第二接墊、及所述保護層局部地界定所述積體電路晶粒的共用側壁；以及外部連接件，自所述積體電路晶粒的底部沿所述共用側壁延伸至與所述第二接墊接觸的側向接觸點。
  10. 一種形成積體電路封裝的方法，包括：形成包括切割道區、第一積體電路晶粒、及第二積體電路晶 粒的半導體工件，其中所述切割道區將所述第一積體電路晶粒與所述第二積體電路晶粒分離並鄰近所述第一積體電路晶粒及所述第二積體電路晶粒，且其中所述第一積體電路晶粒包括電路；在所述第一積體電路晶粒上形成U形接墊結構，其中所述U形接墊結構包括第一接墊、第二接墊、及橋接件，其中所述橋接件位於所述切割道區內且自所述第一接墊延伸至所述第二接墊以連接所述第一接墊與所述第二接墊，且其中所述第一接墊經由所述橋接件及所述第二接墊電性耦合至所述電路；形成覆蓋所述半導體工件及所述U形接墊結構的保護層；向所述保護層執行蝕刻，以形成電路探測開口，所述電路探測開口暴露出所述第一接墊但不暴露出所述第二接墊；利用所述第一接墊經由所述電路探測開口對所述電路執行第一輪電路探測測試；形成上覆在所述電路及所述保護層上的彩色濾光片的陣列；形成上覆在所述彩色濾光片的陣列上的微透鏡的陣列；利用所述第一接墊經由所述電路探測開口對所述電路執行第二輪電路探測測試；沿所述切割道區切分所述半導體工件，以將所述第一積體電路晶粒及所述第二積體電路晶粒單體化，其中所述切分移除所述橋接件以將所述第一接墊與所述第二接墊分離，且其中在所述切分完成時所述第一接墊是電性浮置的；以及形成沿所述第一積體電路晶粒的側壁自與所述第二接墊的側 壁接觸的側向接觸點至所述第一積體電路晶粒的底側延伸的外部連接件。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335721B2 (en) * 2013-11-06 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Backside illuminated image sensor device with shielding layer
CN110544683B (zh) * 2018-05-29 2021-03-19 澜起科技股份有限公司 用于检测金属间介质层缺陷的叠层结构及测试方法
CN110299372B (zh) * 2019-06-03 2021-06-15 上海华力微电子有限公司 监测背照式电负性强度的测试结构和工艺集成方法
WO2024042996A1 (ja) * 2022-08-26 2024-02-29 ソニーセミコンダクタソリューションズ株式会社 積層基板及び半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201535544A (zh) * 2014-03-10 2015-09-16 Advanced Semiconductor Eng 半導體裝置及半導體製程

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252844A (en) * 1988-11-17 1993-10-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a redundant circuit and method of manufacturing thereof
JPH06151535A (ja) * 1992-11-04 1994-05-31 Kawasaki Steel Corp 半導体ウエハ及び半導体ウエハの検査方法
JP4257844B2 (ja) * 2003-11-04 2009-04-22 パナソニック株式会社 半導体装置およびその製造方法
JP4822880B2 (ja) * 2006-03-02 2011-11-24 株式会社リコー 半導体ウエハ、半導体装置及び半導体装置の製造方法
US20080191335A1 (en) * 2007-02-08 2008-08-14 Advanced Chip Engineering Technology Inc. Cmos image sensor chip scale package with die receiving opening and method of the same
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
US9768223B2 (en) 2011-12-21 2017-09-19 Xintec Inc. Electronics device package and fabrication method thereof
CN106560929A (zh) * 2015-10-01 2017-04-12 精材科技股份有限公司 晶片尺寸等级的感测晶片封装体及其制造方法
CN108140615B (zh) * 2015-10-29 2022-01-25 英特尔公司 使能对用于半导体封装的硅桥的在线测试的保护环设计
US9831193B1 (en) * 2016-05-31 2017-11-28 Texas Instruments Incorporated Methods and apparatus for scribe street probe pads with reduced die chipping during wafer dicing
US10483239B2 (en) * 2016-12-20 2019-11-19 Sandisk Semiconductor (Shanghai) Co. Ltd. Semiconductor device including dual pad wire bond interconnection

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201535544A (zh) * 2014-03-10 2015-09-16 Advanced Semiconductor Eng 半導體裝置及半導體製程

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