CN114927492A - 封装器件、封装件和用于形成封装件的方法 - Google Patents

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chiplet
layer
encapsulant
carrier substrate
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侯上勇
陈伟铭
丁国强
胡宪斌
邱文智
余振华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

实施例包括封装件和用于形成封装件的方法，该封装件包括具有由介电材料制成的衬底的中介层。中介层也可以包括位于衬底上方的再分布结构，该再分布结构包括在包括多个横向重叠图案化曝光的图案化工艺中缝合在一起的金属化图案。本申请的实施例还涉及封装器件。

Description

封装器件、封装件和用于形成封装件的方法
技术领域
本申请的实施例涉及封装器件、封装件和用于形成封装件的方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的这种提高来自最小部件尺寸的反复减小，这允许更多组件集成至给定区域。
随着对缩小电子器件的需求的增长，出现了对半导体管芯的更小且更具创造性的封装技术的需求。这样的封装系统的实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部上，以提供高集成水平和组件密度。另一实例是衬底上晶圆上芯片(CoWoS)结构。在一些实施例中，为了形成CoWoS结构，多个半导体芯片附接至晶圆，下一步实施切割工艺以将晶圆分隔成多个中介层，其中，中介层的每个具有附接至其的一个或多个半导体芯片。具有附接的半导体芯片的中介层称为晶圆上芯片(CoW)结构。然后，CoW结构附接至衬底(例如，印刷电路板)以形成CoWoS结构。这些和其它先进的封装技术使生产具有增强功能和小覆盖区的半导体器件成为可能。
发明内容
本申请的一些实施例提供了一种用于形成封装件的方法，包括：将第一中介层附接至封装结构，所述第一中介层包括形成在载体衬底上的介电填充物；将所述第一中介层横向密封在第一密封剂中；将第一器件附接至所述封装结构；将所述第一器件横向密封在第二密封剂中；去除所述第一密封剂的部分并且去除所述第一中介层的所述载体衬底以暴露所述介电填充物；以及在所述封装结构上形成外部连接件，一个或多个所述外部连接件通过所述第一中介层电耦接至所述第一器件。
本申请的另一些实施例提供了一种封装件，包括：第一器件，所述第一器件由第一密封剂横向密封；第一中介层，所述第一中介层包括介电填充层，所述第一中介层没有硅层，所述第一中介层由第二密封剂横向密封；以及外部连接件，一个或多个所述外部连接件通过所述第一中介层电耦接至所述第一器件。
本申请的又一些实施例提供了一种封装器件，包括：一个或多个嵌入式器件；第一密封剂层，所述第一密封剂层密封所述一个或多个嵌入式器件；一个或多个小芯片中介层，所述一个或多个小芯片中介层的每个具有衬底，所述衬底包括具有在50GPa和100GPa之间的杨氏模量的第一材料；第二密封剂层，所述第二密封剂层密封所述一个或多个小芯片中介层；第一再分布结构，设置在所述第一密封剂层和所述第二密封剂层之间；以及外部连接件，其中，一个或多个所述外部连接件电耦接至所述一个或多个嵌入式器件并且电耦接至所述一个或多个小芯片中介层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图22示出了根据一些实施例的在用于形成小芯片中介层的工艺期间的中间步骤的截面图和顶视图。
图23至图34示出了根据一些实施例的在利用小芯片中介层形成封装器件的工艺期间的中间步骤的截面图。
图35至图45示出了根据一些实施例的在利用小芯片中介层形成封装器件的工艺期间的中间步骤的截面图。
图46至图51示出了根据各个实施例的关于一个或多个小芯片中介层的利用的各种配置的顶视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，形成小芯片中介层，其包括用作衬底层的介电填充层，而不是例如硅层或预形成的衬底核心层。利用介电填充层作为衬底层具有成本效益并且有利地提供比使用硅衬底层等更低的应力集中。小芯片中介层已经附接载体衬底，该载体衬底可以在将小芯片中介层放置在封装器件中之后去除。小芯片中介层也可以并入再分布结构，并且在一些实施例中，再分布结构可以通过缝合工艺中的多个并排图案化工艺形成，该缝合工艺提供在再分布结构的特定层的更大金属化图案中并排组合若干图案的能力。
图1至图21示出了形成介电中介层的工艺中的中间步骤的截面图和顶视图。介电中介层有利地不利用硅衬底，而是使用介电衬底。因此，介电中介层可以以比基于硅的中介层更具成本效益的方式来生产。而且，介电中介层可以具有更理想的应力集中效应，从而减小所得封装件的应力。
在图1中，提供了载体衬底110。在一些实施例中，在载体衬底110上形成释放层112(为了简单起见在进一步图中省略)。其它实施例可以省略释放层112。载体衬底110可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底110可以是基于硅的衬底，诸如硅块。载体衬底110将在随后步骤中去除，诸如通过分解释放层112或将载体衬底110研磨掉。载体衬底110可以是晶圆，诸如图1中所示，从而可以在载体衬底110上同时形成多个中介层。应该理解，虽然图1中示出了三个位置，对应于中介层区域100A、中介层区域100B和中介层区域100C，但是可以在载体衬底110上方同时使用任何数量的位置。
释放层112(如果使用)可以由基于聚合物的材料形成，其可以与载体衬底110一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，释放层112是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层112可以是紫外(UV)胶，当暴露于UV光时其失去其粘合性。释放层112可以作为液体分配并且固化，可以是层压至载体衬底110上的层压膜，或者可以是类似物。释放层112的顶面可以是齐平的并且可以具有高度的平面性。
通孔125形成在载体衬底110上方并且远离载体衬底110延伸。作为形成通孔125的实例，在载体衬底110上方(例如，在释放层112上或直接在载体衬底110上)形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于导电通孔。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，如铜、钛、钨、铝等。去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成通孔125。
在图2中，在通孔125上方和周围形成介电填充物120。在一些实施例中，介电填充物120可以包括非聚合物，如二氧化硅、氮化硅等，诸如另一氧化物或氮化物或其它绝缘材料，其使用任何合适的工艺沉积。例如，介电填充物120可以通过CVD、PECVD或ALD沉积工艺、FCVD或旋涂玻璃工艺形成。但是，可以利用任何合适的材料和任何合适的沉积工艺。介电填充物120可以形成为具有例如在约1μm和约30μm厚之间的厚度。在完成的小芯片中介层中，当去除载体衬底110时，介电填充物120将是小芯片中介层的最厚层。
在图3中，对介电填充物120实施平坦化工艺以暴露通孔125。通孔125和介电填充物120的顶面在工艺变化内的平坦化工艺之后基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可以省略平坦化，例如，如果通孔125已经暴露。通孔125可以用于将信号从介电填充物120的一侧布线至介电填充物120的相对侧。因为通孔125穿过介电填充物120，所以它们可以称为介电通孔或TDV。
仍然参考图3，在另一实施例中，介电填充物120可以在形成通孔125之前沉积。在这样的实施例中，一旦已经放置介电填充物120，光刻掩蔽和蚀刻工艺可以用于形成穿过介电填充物120的开口以暴露下面的释放层112或载体衬底110。一旦已经形成开口，可以利用导电材料填充开口，在一些实施例中，导电材料包括衬垫层和/或阻挡层。然后，可以利用导电材料填充开口的剩余部分。导电材料可以包括上面针对通孔125讨论的那些中的任何材料。导电材料可以通过将铜电镀至晶种层上、填充和过填充开口来形成。一旦已经填充开口，可以通过诸如化学机械抛光(CMP)的平坦化工艺去除开口外部的过量的衬垫、阻挡层、晶种层和导电材料，但是可以使用任何合适的去除工艺。在这样的实施例中，通孔125可以具有锥形形状，顶部处比底部(更靠近载体衬底110)处宽。
图4示出了根据一些实施例的图3的结构的示例性顶视图。如图4中所示，示出了介电填充物120以及通孔125的顶部。虽然通孔125示出为圆形，但是它们也可以是其它形状。例如，它们可以是圆形、方形、矩形、椭圆形、长方形、具有圆形端部的矩形等和/或它们的组合。
图5至图21示出了在通孔125上方形成再分布结构128(见图20)的工艺的中间步骤的各个视图。简要参考图20，再分布结构128包括介电层130和140、可选的金属化图案132、金属化图案138和148以及通孔136和146。
在图5中，可选的金属化图案132可以形成在介电填充物120上。作为形成金属化图案132的实例，在介电填充物120上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如物理气相沉积(PVD)等形成。然后在晶种层上形成并且图案化光刻胶(未示出)。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案132。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，如铜、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成金属化图案132。
介电层130可以形成在介电填充物120上和可选的金属化图案132上。介电层130的底面可以与介电填充物120的顶面、可选的金属化图案132的上表面和通孔125的上表面接触。在一些实施例中，介电层130由聚合物形成，该聚合物可以是可以使用光刻掩模图案化的感光材料，诸如PBO、聚酰亚胺、BCB等。在其它实施例中，介电层130由氮化物，诸如氮化硅；氧化物，诸如氧化硅、PSG、BSG、BPSG；等形成。介电层130可以通过旋涂、层压、CVD等或它们的组合形成。
然后图案化介电层130以形成暴露可选的金属化图案132和/或通孔125的部分的通孔开口131。图案化可以通过可接受的工艺形成，诸如当介电层130是感光材料时通过将介电层130暴露于光或通过使用例如各向异性蚀刻的蚀刻。如果介电层130是感光材料，则介电层130可以在曝光之后显影。
在图6中，在形成通孔开口131之后，可以图案化介电层130以在其中形成开口156(图8)，其中将形成金属化图案。在形成开口156的实例中，在介电层130上方和通孔开口131中形成光掩模150。光掩模150在使光穿过光掩模160(诸如中间掩模)的曝光工艺162中暴露。在示例性所示的实施例中，光掩模150的暴露部分产生通过光掩模150的显影工艺去除的暴露区域152。其它实施例可以使用负性光掩模150，这导致保留光掩模的暴露区域152。
在图7中，在光掩模150已经通过曝光工艺162在中介层区域100A、100B和100C的每个中暴露之后，显影光掩模150并且去除暴露区域152，在光掩模150中留下开口154。开口154可以暴露开口131和下面的可选金属化图案132和/或通孔125。
在图8中，光掩模150用作蚀刻掩模并且开口154通过合适的蚀刻工艺转移至下面的介电层130以在介电层130中形成开口156。
在图9中，光掩模150通过可接受的灰化或剥离工艺去除，诸如通过使用氧等离子体等。下一步，将导电材料134沉积至开口156中以形成金属化图案138(图10)。作为形成金属化图案138的实例，可以在介电层130上方以及开口156和开口131中形成可选的阻挡层。可选的阻挡层可以包括钛、氮化钛、钽、氮化钽等或它们的组合，并且可以使用任何合适的方法(包括通过PVD、CVD等)形成。可选的阻挡层可以内衬开口131和开口156并且可以覆盖介电层130的上表面。下一步，可以在介电层130上方以及开口156中和开口131中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如物理气相沉积(PVD)等形成。下一步，在开口131中和开口156中以及介电层130上方形成导电材料134。导电材料134可以通过任何合适的工艺形成，诸如通过PVD、CVD、镀(诸如电镀或化学镀)等。导电材料134可以包括金属，如铜、钛、钨、铝等。
在图10中，平坦化导电材料134以形成金属化图案138。在平坦化工艺中，去除导电材料134的过量材料并且导电材料的上表面变得与介电层130的上表面齐平。在介电层130分隔导电材料134的部分的地方，导电图案138出现。平坦化工艺可以包括任何合适的工艺，诸如化学机械抛光(CMP)、回蚀工艺等或它们的组合。
图11示出了根据一些实施例的图10的结构的顶视图。图11示出了金属化图案138、通孔136和介电层130。应该理解，图11仅用于说明目的而不旨在限制。金属化图案138可以主要水平、垂直或在水平和垂直之间的混合方向上(如图所示)延伸。通孔136可以是与金属化图案138的宽度w1相同的尺寸、小于或大于金属化图案138的宽度w1。金属化图案138的宽度w1可以在0.05μm和5μm之间。金属化图案138的间距p1可以在0.1μm和10μm之间。在一些实施例中，宽度w1可以与间距p1相同。
图12至图19A至图19D示出了使用缝合工艺横跨多个封装区域形成单个金属化图案，诸如横跨第一中介层区域100A、第二中介层区域100B和第三中介层区域100C。因此，超级小芯片中介层100’可以包括多个中介层区域。在这样的实施例中，这些也可以称为图案化区域或中介层/图案化区域。将多个中介层区域或图案化区域缝合在一起或合并以形成超级小芯片中介层100’提供了形成金属化的能力，该金属化具有比可用于光掩模的覆盖区大的覆盖区，该光掩模用于暴露光掩模。例如，多个光掩模图案可以缝合在一起以形成导线作为金属化图案的从第一中介层/图案化区域100A延伸至第二中介层/图案化区域100B的一部分。缝合工艺提供了比用于制造它的光掩模大的金属化图案的形成。光掩模的尺寸由曝光工具(例如，紫外线或极紫外线光源)决定。缝合工艺将多个曝光组合成单个连续图案，而无需修改曝光工具以适应更大的光掩模。
在图12中，在形成通孔开口131(见图5)之后，可以图案化介电层130以在其中形成开口156(图16)，其将用于形成金属化图案。图12至图15示出了缝合工艺的示例性使用。在介电层130上方和通孔开口131中形成光掩模150。光掩模150在曝光工艺162中暴露，该曝光工艺使光穿过光掩模160A，诸如中间掩模。在所示的实例中，光掩模150的暴露部分产生暴露区域152A，其随后通过光掩模150的显影工艺去除。其它实施例可以使用负光掩模150，这导致保留光掩模150的暴露区域152A。应该指出，光掩模150仅在第一中介层区域100A中暴露。
在图13中，光掩模150在使光穿过光掩模160B的另一曝光工艺162中暴露。光掩模160B可以是与光掩模160A相同的光掩模或者可以是不同的光掩模。在所示的实例中，光掩模150的暴露部分产生随后通过光掩模150的显影工艺去除的双重暴露区域152B和暴露区域152C。其它实施例可以使用负光掩模150，这导致保留光掩模150的双重暴露区域152B和暴露区域152C。双重暴露区域152B已经在曝光工艺162中暴露两次。它第一次通过光掩模160A暴露，并且第二次通过光掩模160B暴露。两次曝光之间的重叠区域是双重暴露区域152B。
在图14中，光掩模150在使光穿过光掩模160C的另一曝光工艺162中暴露。光掩模160C可以是与光掩模160A和/或光掩模160B相同的光掩模或者可以是不同的光掩模。在所示的实例中，光掩模150的暴露部分产生随后通过光掩模150的显影工艺去除的双重暴露区域152D和暴露区域152E。其它实施例可以使用负光掩模150，这导致保留光掩模150的双重暴露区域152D和暴露区域152E。双重暴露区域152D已经在曝光工艺162中暴露两次。它第一次通过光掩模160B暴露，并且第二次通过光掩模160C暴露。两次曝光之间的重叠区域是双重暴露区域152D。
在图15中，在光掩模150已经通过曝光工艺162在中介层区域100A、100B和100C的每个中暴露之后，显影光掩模150并且去除暴露区域152A、152C和152E以及双重暴露区域152B和152D，在光掩模150中留下开口154。开口154可以暴露开口131以及下面的可选金属化图案132和/或通孔125。
在图16中，光掩模150用作蚀刻掩模并且开口154通过合适的蚀刻工艺转移至下面的介电层130以在介电层130中形成开口156。
在图17中，光掩模150通过可接受的灰化或剥离工艺去除，诸如通过使用氧等离子体等。下一步，将导电材料沉积至开口156中以形成金属化图案138和重叠区域138o。这些可以使用类似于上面关于图9和图10讨论的那些的工艺和材料形成。应该指出，金属化图案138的重叠区域138o可以在封装区域之间桥接，例如，在中介层区域100A和中介层区域100B之间，以形成超级小芯片中介层100’。
图18示出了根据一些实施例的图17的结构的顶视图。图18示出了金属化图案138、通孔136和介电层130。图18也示出了重叠区域138o。应该理解，图18仅用于说明目的而不旨在限制。金属化图案138可以主要水平、垂直或在水平和垂直之间的混合方向上(如图所示)延伸。通孔136可以是与金属化图案138的宽度w1相同的尺寸、小于或大于金属化图案138的宽度w1。金属化图案138的宽度w1可以在0.05μm和5μm之间。金属化图案138的间距p1可以在0.05μm和5μm之间。在一些实施例中，宽度w1可以与间距p1相同。重叠区域138o中的线的宽度w2可以是与宽度w1相同的尺寸或者略大于宽度w1。宽度w2可以大于宽度w1。
图19A至图19D示出了当使用缝合工艺时图17和图18的重叠区域138o的不同实施例的顶视图。图19A至图19D的实施例的每个可以存在于单个金属化图案138中。在图19A中，来自第一图案化工艺的金属化图案138a的线宽d1可以与来自第二图案化工艺的金属化图案138b的线宽d2相同。重叠区域138o可以具有比线宽d2和/或线宽d3宽约5％至50％的线宽d3。线宽d3的这种增加可能是由于双重暴露光掩模(例如，图12的光掩模150)的用于图案化下面的介电层130的重叠区域引起的。与通常由光掩模暴露相比，双重曝光可以影响更大的光掩模宽度。例如，暴露区域中的光扩散可以影响周围区域。在其它实施例中，重叠区域138o可以具有比线宽d2和/或线宽d3小约10％至30％的线宽d3。线宽d3的这种减小可能是由于双重暴露重叠区域中的负光掩模引起的。在负光掩模中，光掩模的保留的区域暴露，而被去除的区域被保护。与通常由光掩模暴露相比，双重曝光可以影响光掩模的更大部分。例如，暴露区域中的光扩散可以影响周围区域，包括进入重叠区域。
在图19B中，来自第一图案化工艺的金属化图案138a的线宽d1可以与来自第二图案化工艺的金属化图案138b的线宽d2相同。重叠区域138o可以具有与线宽d1和/或线宽d2大约相同的线宽d3。虽然光掩模的双重曝光导致图19A中的加宽，但是在图19B中，双重曝光可以不导致加宽。例如，重叠区域的曝光强度可以控制为防止加宽，或者可以调整所使用的光掩模以在重叠区域具有更窄的曝光以补偿双重曝光。
在图19C中，来自第一图案化工艺的金属化图案138a的线宽d1可以与来自第二图案化工艺的金属化图案138b的线宽d2相同。重叠区域138o可以具有比线宽d2和/或线宽d3宽高达约100％的线宽d3。由距离d4表示的偏移显示了高达线宽d1和/或线宽d2(以较小者为准)的约50％的轻微图案未对准。当线宽d1等于线宽d2时，由距离d5表示的对应偏移等于距离d4。
在图19D中，来自第一图案化工艺的金属化图案138a的线宽d1可以小于来自第二图案化工艺的金属化图案138b的线宽d2。重叠区域138o可以具有与线宽d1和线宽d2中较宽的一个大约相同的线宽d3。在金属化图案138a和金属化图案138b之间产生偏移d4。图19C和图19D的实施例也可以组合。在这样的实施例中，图19C中的对应宽度d5不等于宽度d4。
在图20中，形成介电层130、通孔136和金属化图案138的工艺可以根据需要重复多次以包括再分布结构128的额外的层。例如，如图所示，介电层140可以使用类似于用于沉积介电层130的那些的材料和工艺来沉积。然后，介电层140可以使用类似于针对介电层130描述的那些的工艺和材料来图案化，例如关于图5至图8或图12至图16。然后，通孔146和金属化图案148可以使用类似于上面关于通孔136和金属化图案138所讨论的那些的工艺和材料来沉积。
应该理解，再分布结构128可以使用其它合适的工艺形成。例如，上面描述的工艺符合双重镶嵌工艺，其中在介电层130中形成沟槽和通孔开口，通孔开口位于沟槽下面并且连接至沟槽。然后将导电材料填充至沟槽和通孔开口中以分别形成金属线(例如，金属化图案138)和通孔(例如，通孔136)。也可以使用单重镶嵌工艺，其中首先在介电层(例如，介电层130)中形成沟槽，随后利用导电材料填充沟槽。然后实施诸如CMP工艺的平坦化工艺以去除导电材料的高于介电层的顶面的过量部分，在沟槽中留下金属线。然后以与形成金属线类似的方式单独形成通孔。其它合适的工艺仍然可以用于形成再分布结构128。所有这样的工艺可以利用缝合工艺，诸如上面关于图12至图16所描述的，以图案化比用于光图案化的光掩模大的区域。
仍然参考图20，可以在再分布结构128上方沉积绝缘层170并且穿过绝缘层170形成导电连接件172以接触再分布结构128的顶部金属部件。绝缘层170可以是可以使用光刻掩模图案化的任何合适的绝缘材料，诸如PBO、聚酰亚胺、BCB等。在其它实施例中，绝缘层170由氮化物，诸如氮化硅；氧化物，诸如氧化硅、PSG、BSG、BPSG；等形成。绝缘层170可以通过旋涂、层压、CVD等或它们的组合形成。然后图案化绝缘层170以形成暴露再分布结构128的最上部金属化图案(例如，金属化图案148)的部分的开口。图案化可以通过可接受的工艺形成，诸如当绝缘层170是感光材料时通过将绝缘层170暴露于光或者通过使用例如各向异性蚀刻的蚀刻。如果绝缘层170是感光材料，则绝缘层170可以在曝光之后显影。
导电连接件172形成在绝缘层170的开口中。在一些实施例中，导电连接件172可以包括延伸穿过绝缘层170以物理和电耦接金属化图案148的可选的凸块下金属(UBM)。UBM可以由与金属化图案148相同的材料形成。导电连接件172可以包括球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件172可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。导电连接件172可以通过溅射、印刷、电镀、化学镀、CVD等形成。导电连接件172可以是无焊料并且具有基本垂直的侧壁。在一些实施例中，导电连接件172包括金属柱和形成在金属柱的顶部上的金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
图21示出了图20的结构的顶视图。导电连接件172示出为以规则图案设置，但是，应该理解，导电连接件172可以随机或以变化的图案设置。图20和图21中所示的所得结构可以包括单独的中介层区域100A、100B、100C等等(诸如关于图10所示)和/或可以包括由两个或多个图案化区域(诸如关于图17所示)制成的超级小芯片中介层100’。
在图22中，图20的结构可以分割成小芯片，诸如小芯片中介层100，其可以对应于中介层区域100A、100B或100C(等等)，或者超级小芯片中介层100’(对应于一个或多个缝合的中介层/图案区域100A、100B和/或100C(等等))。在一些实施例中，形成小芯片中介层100可以包括使用包括沿例如第一中介层区域100A和第二中介层区域100B之间的划线区域锯切的分割工艺。锯切将第一中介层区域100A与第二中介层区域100B分割。在其它实施例中，锯切可以在超级小芯片中介层100’和由上面描述的缝合工艺产生的相邻超级封装件100’之间。所得小芯片中介层100作为实例提供并且可以来自第一中介层区域100A，或者可以在上面讨论的超级小芯片中介层100’中包括第一中介层/图案区域100A、第二中介层/图案区域100B和第三中介层/图案区域100C的每个。但是，人们应该理解，所示的超级小芯片中介层100’仅是实例，并且可以在上面描述的缝合工艺中将任何数量的中介层/图案区域组合成水平和/或垂直彼此相邻的超级小芯片中介层100’。
在图23中，小芯片中介层100安装至载体衬底202。小芯片中介层100每个对应于图22的小芯片中介层100。虽然示出了两个小芯片中介层100，但是可以放置更少或更多的额外小芯片中介层100。而且，小芯片中介层100可以完全相同或不同。例如，所示的小芯片中介层100中的一个可以对应于封装区域100B，而所示的小芯片中介层100中的另一个可以对应于超级小芯片中介层100’，等等。拾取和放置工艺可以用于拾取并且将小芯片中介层100放置在载体衬底202上。可以在载体衬底202上形成释放层，其既用作粘合剂又可以在去除载体衬底202的随后步骤中容易地去除。载体衬底202可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底202可以是晶圆，从而可以在载体衬底202上同时形成多个封装件。
释放层可以由基于聚合物的材料形成，其可与载体衬底202一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，释放层是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层可以是紫外(UV)胶，当暴露于UV光时其失去其粘合性。释放层可以作为液体分配并且固化，可以是层压至载体衬底上的层压膜，或者可以是类似物。释放层的顶面可以是齐平的并且可以具有高度的平面性。
图23中也示出了可选的通孔210。通孔210可以在放置小芯片中介层100之前或之后形成。通孔210形成在载体衬底202上并且在垂直于载体衬底202的主表面的垂直方向上远离载体衬底202延伸。作为形成通孔210的实例，可以在载体衬底202上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于导电通孔。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，如铜、钛、钨、铝等。去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成通孔210。
在图24中，可以在小芯片中介层100和通孔210上方和之间沉积密封剂214。在形成之后，密封剂214密封通孔210和小芯片中介层100。密封剂214可以是模塑料、环氧树脂等。密封剂214可以通过压缩模制、传递模制等施加，并且可以形成在载体衬底202上方，从而掩埋或覆盖通孔210和/或小芯片中介层100。密封剂214进一步形成在小芯片中介层100之间以及小芯片中介层100与通孔210之间的间隙区域中。密封剂214可以以液体或半液体形式施加并且然后随后固化。
在图25中，对密封剂214实施平坦化工艺以暴露通孔210和导电连接件172。平坦化工艺也可以去除通孔210和导电连接件172的材料，直至导电连接件172和通孔210暴露。通孔210、导电连接件172和密封剂214的顶面在工艺变化内的平坦化工艺之后基本共面。在一些实施例中，密封剂214可以继续围绕导电连接件172，而在其它实施例中，导电连接件172可以是齐平的以具有与绝缘层170的上表面齐平的上表面，它的一些也可以通过平坦化工艺去除。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可以省略平坦化，例如，如果通孔210和/或导电连接件172已经暴露。
在图26中，在密封剂214、通孔210和小芯片中介层100上方形成前侧再分布结构228。前侧再分布结构228包括介电层228-d和金属化图案228-m。前侧再分布结构228可以使用与上面描述的再分布结构128类似的工艺和材料形成，包括使用可选的缝合工艺以实施多个缝合在一起的图案化步骤，如上面所描述。
可以在再分布结构228上方沉积密封剂230。在一些实施例中，诸如图26中所示，再分布结构228可以具有比载体衬底202的横向范围小的横向范围。在这样的实施例中，密封剂可以位于再分布结构228的侧壁上。在其它实施例中，再分布结构228可以延伸至载体衬底202的横向范围。密封剂230可以使用类似于上面关于密封剂214描述的那些的工艺和材料形成。密封剂230的材料成分可以与密封剂214的材料成分相同或不同。在一些实施例中，密封剂230可以由介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、碳氧化硅等或它们的组合，并且可以通过旋涂等沉积。在一些实施例中，可以首先形成密封剂230，然后可以在密封剂230中制成开口，在开口中形成再分布结构228，并且在再分布结构228上方形成密封剂230的额外的层。
然后可以在密封剂230中形成开口以暴露再分布结构228的顶部金属化图案228-m。可以在顶部金属化图案228-m上的开口中形成导电连接件235。导电连接件235可以使用类似于上面关于导电连接件172描述的那些的工艺和材料形成，包括可选的凸块下金属(UBM)。在导电连接件235不包括焊料凸块的实施例中，也可以在导电连接件235上形成焊料凸块237。焊料凸块237可以通过任何合适的工艺形成，诸如通过焊料印刷或镀以及随后的回流工艺。
在图27中，器件250可以通过焊料凸块237安装至导电连接件172。器件250可以包括器件250A、器件250B和器件250C。器件250可以包括集成电路管芯、集成电路上系统(SOIC)器件、小芯片器件等等。例如，器件250可以包括逻辑器件(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储器器件(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理器件(例如，电源管理集成电路(PMIC)管芯)、射频(RF)器件、传感器器件、微机电系统(MEMS)器件、信号处理器件(例如，数字信号处理(DSP)管芯)、前端器件(例如，模拟前端(AFE)管芯)等或它们的组合。
器件250的每个(例如，器件250A、250B和250C)可以是相同类型或不同类型，例如上面列出的那些类型的器件。器件250可以包括前侧连接件255。拾取和放置工艺可以用于拾取和放置器件250以将前侧连接件255与导电连接件235对准，并且可以发生接合工艺，例如，通过回流焊料凸块237以将器件250物理和电耦接至导电连接件235。
在器件250安装至导电连接件235之后，可以在器件250下面、器件250和再分布结构228之间以及导电连接件235和前侧连接件255之间的接头周围沉积可选的底部填充物260。在一些实施例中，底部填充物260可以在安装的器件250之间向上延伸，甚至延伸至安装的器件250的上表面。底部填充物260可以减少应力并且保护由焊料凸块237的回流引起的接头。底部填充物可以在器件250附接之后通过毛细流动工艺形成，或者可以在器件250附接之前通过合适的沉积方法形成。
在沉积可选的底部填充物之后，可以在再分布结构228上方和器件250之间沉积密封剂265。密封剂265可以使用类似于用于沉积密封剂214的那些的工艺和材料来沉积，如上面关于图24所讨论。特别地，密封剂265可以沉积至以便完全覆盖器件250的厚度，随后诸如CMP工艺的平坦化工艺可以用于使密封剂265的上表面与器件250的上表面齐平。在一些实施例中，器件250可以通过平坦化工艺来减薄。在一些实施例中，可以省略底部填充物260并且密封剂265可以同时用作底部填充物260和密封剂265。
在图28中，载体衬底202可以通过剥离工艺去除并且将结构翻转并且附接至安装平台204。安装平台204可以是类似于载体衬底202的另一载体衬底、胶带、安装框架等。在示例性剥离工艺中，剥离包括将诸如激光或UV光的光投射在释放层上，使得释放层在光的热量下分解，并且可以去除载体衬底202。然后将结构翻转并且放置在胶带上(未示出)。如果不使用释放层，则可以将结构翻转并且放置在安装平台204上，并且然后可以通过向上压力或通过在研磨工艺中研磨载体衬底202来机械去除载体衬底202。载体衬底202的去除暴露小芯片中介层100的载体衬底110。
在图29中，通过去除小芯片中介层100的载体衬底110来修改小芯片中介层100。小芯片中介层100的载体衬底110可以通过平整工艺去除，该平整工艺去除载体衬底110并且使通孔210的(现在)上表面与密封剂214和小芯片中介层100的上表面齐平。平整工艺可以包括平坦化工艺，诸如研磨工艺、CMP工艺、蚀刻工艺等或它们的组合。在一些实施例中，可以在介电填充物120和载体衬底110之间使用释放层112。在这样的实施例中，释放层104可以用于更容易地释放载体衬底110，例如通过实施密封剂214和通孔210的回蚀，直至载体衬底110暴露。然后，载体衬底110可以通过将诸如激光或UV光的光投射在释放层112上来去除，使得释放层112在光的热量下分解，并且可以去除载体衬底110。在以这种方式去除载体衬底110之后，CMP工艺仍然可以用于使密封剂214、通孔210、介电填充物120和通孔125的上表面齐平。在去除载体衬底110之后，小芯片中介层100的最厚层是介电填充物120，其用作小芯片中介层100的衬底。在一些实施例中，小芯片中介层100的一个主表面可以包括介电填充物120，并且小芯片中介层100的另一主表面可以包括再分布结构128。
在图30中，可以在小芯片中介层100上方形成可选的再分布结构278。再分布结构278可以使用类似于上面关于图26的再分布结构228讨论的那些的工艺和材料形成。可以在再分布结构278上方和/或周围沉积密封剂280。密封剂280可以使用类似于上面关于图26的密封剂230讨论的那些的工艺和材料形成。然后可以在密封剂280中形成开口以暴露再分布结构278的顶部金属化图案。可以在再分布结构278的顶部金属化图案上的开口中形成导电连接件285。导电连接件285可以使用类似于上面关于导电连接件172描述的那些的工艺和材料形成，包括可选的凸块下金属(UBM)。在导电连接件285不包括焊料凸块的实施例中，也可以在导电连接件285上形成焊料凸块287。焊料凸块287可以通过任何合适的工艺形成，诸如通过焊料印刷或镀以及随后的回流工艺。
在图31中，可以去除安装平台204并且将结构翻转。完成的结构可以是封装器件300，其包括多个器件250和一个或多个小芯片中介层100，其帮助将信号从器件250再分布至导电连接件285或者从导电连接件285再分布至器件250。可选的缝合工艺可以用于形成包括金属化图案的超级封装件，该金属化图案延伸超过用于光图案化的光掩模(例如，中间掩模)的横向边界。
图32示出了根据另一实施例的封装器件300。在图32中，省略通孔210。在这样的实施例中，可以省略形成通孔210的工艺并且密封剂214可以形成为横向围绕小芯片中介层100(见图24)。
图33示出了根据另一实施例的封装器件300。在图33中，可以省略小芯片中介层100内的通孔125(见图2)。在这样的实施例中，可以省略形成通孔125(见图1及其所附描述)的工艺并且介电填充物120可以沉积在载体衬底110上方。
图34示出了根据另一实施例的封装器件300。在图34中，可以省略再分布结构278。在这样的实施例中，可以省略形成再分布结构278(见图30及其所附描述)的工艺并且密封剂280可以直接形成在通孔125、通孔210、密封剂214和介电填充物120上。
图31至图34中所示的封装器件300的每个利用没有诸如载体衬底110的硅衬底的小芯片中介层100。相反，中介层100的作用“衬底”是介电填充物120，其也可以具有可选的通孔125。因为小芯片中介层100不具有硅衬底，所以小芯片中介层100的应力集中小于其它中介层技术。例如，硅衬底的杨氏模量可以在约130和180GPa之间，这取决于厚度、晶体取向和轴方向。相反，介电填充物120的杨氏模量可以在约50至约100GPa之间，诸如在约65和75GPa之间。因此，小芯片中介层100表现出明显小于其它中介层技术的应力集中。减小的应力模量也允许更大覆盖区的中介层和上面描述的缝合工艺的成功使用。
图35至图45示出了根据一些实施例的形成封装器件的工艺中的中间步骤。在所示的工艺中，相同的参考指的是先前描述的相同部件。在图35至图45中，器件250首先附接至载体并且在随后工艺期间附接小芯片中介层100。
在图35中，提供载体衬底302。器件250(诸如器件250A和器件250B)附接至载体衬底302。载体衬底302可以是与载体衬底110类似的材料，并且器件250可以使用类似于上面讨论的释放层112的释放层附接至载体衬底302。
在图36中，在器件250上方沉积横向围绕器件250的密封剂265。在一些实施例中，密封剂265可以覆盖器件250的连接件255，诸如图36中所示。在一些实施例中，连接件255可以不从器件250突出并且密封剂可以设置在器件250的上表面上，但是不横向围绕连接件255。密封剂265可以使用类似于密封剂214的工艺和材料形成，如上面关于图24所描述。
在图37中，诸如CMP工艺的平坦化工艺用于使密封剂265和连接件255的上表面齐平。在连接件255嵌入在器件250中的实施例中，平坦化工艺也可以使密封剂265与器件250的剩余部分的上表面齐平。这样的实施例中的平坦化工艺可以从密封剂265暴露连接件255。
下一步在图37中，在密封的器件250上方形成再分布结构228。再分布结构228用于将信号布线至器件250的连接件255以及从器件250的连接件255布线信号。再分布结构228类似于上面描述的再分布结构228，并且可以使用相似的工艺和材料形成。在一些实施例中，密封剂230横向密封再分布结构228。在再分布结构228上方形成导电连接件235和焊料凸块237。导电连接件235和焊料凸块237可以使用类似于上面描述的那些的工艺和材料形成。通孔210也形成在再分布结构228上方。通孔210可以使用类似于上面讨论的通孔210的工艺和材料形成。但是，应该指出，通孔210可以沉积在金属化图案228-m(或形成在金属化图案228-m上的下面的凸块结构)上。通孔210的沉积可以例如通过镀工艺完成，诸如通过电镀或化学镀。
在图38中，小芯片中介层100通过焊料凸块237附接至导电连接件235。小芯片中介层100可以具有附接至其的载体(诸如载体衬底110，如上面所描述)以用于处理目的。应该理解，虽然示出了小芯片中介层100中的一个，但是可以使用任何数量的这样的小芯片中介层100。此外，小芯片中介层100可以是上面讨论的任何小芯片中介层100，包括超级小芯片中介层100’，其包含设置在其中的通过缝合工艺结合在一起的多个图案化区域。
在图39中，可以可选地通过毛细管流工艺在小芯片中介层100和再分布结构228之间沉积或注入底部填充物260，以围绕并且支撑导电连接件235和导电连接件172之间的连接。在通孔210和小芯片中介层100上方沉积横向围绕它们的密封剂265。在省略底部填充物260的实施例中，密封剂265也可以用作底部填充物。
在图40中，可以实施平整工艺以利用密封剂265和通孔210使小芯片中介层100的介电填充物120的上表面齐平。小芯片中介层100也通过去除小芯片中介层的载体衬底110来修改。例如，可以作为平整工艺的一部分或作为分隔工艺的一部分去除载体衬底110。平整工艺可以包括研磨、蚀刻、CMP工艺等或它们的组合。在一些实施例中，可以在介电填充物120和载体衬底110之间使用释放层112。在这样的实施例中，释放层104可以用于更容易地释放载体衬底110，例如通过实施密封剂214和通孔210的回蚀，直至载体衬底110暴露。然后，载体衬底110可以通过将诸如激光或UV光的光投射在释放层112上来去除，使得释放层112在光的热量下分解，并且可以去除载体衬底110。在以这种方式去除载体衬底110之后，CMP工艺仍然可以用于使密封剂214、通孔210、介电填充物120和通孔125的上表面齐平。在去除载体衬底110之后，小芯片中介层100的最厚层是介电填充物120，其用作小芯片中介层100的衬底。在一些实施例中，小芯片中介层100的一个主表面可以包括介电填充物120，并且小芯片中介层100的另一主表面可以包括再分布结构128。
在图41中，可以在小芯片中介层100上方形成可选的再分布结构278。再分布结构278可以使用类似于上面关于图26的再分布结构228讨论的那些的工艺和材料形成。可以在再分布结构278上方和/或周围沉积密封剂280。密封剂280可以使用类似于上面关于图26的密封剂230讨论的那些的工艺和材料形成。然后可以在密封剂280中形成开口以暴露再分布结构278的顶部金属化图案。可以在再分布结构278的顶部金属化图案上的开口中形成导电连接件285。导电连接件285可以使用类似于上面关于导电连接件172描述的那些的工艺和材料形成，包括可选的凸块下金属(UBM)。在导电连接件285不包括焊料凸块的实施例中，也可以在导电连接件285上形成焊料凸块287。焊料凸块287可以通过任何合适的工艺形成，诸如通过焊料印刷或镀以及随后的回流工艺。
在图42中，载体衬底302可以通过剥离工艺去除并且将结构翻转。在示例性剥离工艺中，剥离包括将诸如激光或UV光的光投射在释放层上，使得释放层在光的热量下分解，并且可以去除载体衬底302。如果不使用释放层，则可以将结构翻转，并且然后可以通过向上压力或通过在研磨工艺中研磨载体衬底302来机械去除载体衬底302。
图42中所示的完成的结构可以是封装器件400，其包括多个器件250和一个或多个小芯片中介层100，其帮助将信号从器件250再分布至导电连接件285或者从导电连接件285再分布至器件250。可选的缝合工艺可以用于形成超级小芯片中介层100’作为小芯片中介层100，其包括金属化图案，该金属化图案延伸超过用于光图案化的光掩模(例如，中间掩模)的横向边界。
图43示出了根据另一实施例的封装器件400。在图43中，省略通孔210。在这样的实施例中，可以省略形成通孔210的工艺并且密封剂214可以形成为横向围绕小芯片中介层100(见图39)。
图44示出了根据另一实施例的封装器件400。在图44中，可以省略小芯片中介层100内的通孔125(见图2)。在这样的实施例中，可以省略形成通孔125(见图1及其所附描述)的工艺并且介电填充物120可以沉积在载体衬底110上方。
图45示出了根据另一实施例的封装器件400。在图45中，可以省略再分布结构278。在这样的实施例中，可以省略形成再分布结构278(见图41及其所附描述)的工艺并且密封剂280可以直接形成在通孔125、通孔210、密封剂214和介电填充物120上。
图35至图45中所示的封装器件400的每个利用没有诸如载体衬底110的硅衬底的小芯片中介层100。相反，中介层100的作用“衬底”是介电填充物120，其也可以具有可选的通孔125。因为小芯片中介层100不具有硅衬底，所以小芯片中介层100的应力集中小于其它中介层技术。例如，硅衬底的杨氏模量可以在约130和180GPa之间，这取决于厚度、晶体取向和轴方向。相反，介电填充物120的杨氏模量可以在约50至约100GPa之间，诸如在约65和75GPa之间。因此，小芯片中介层100表现出明显小于其它中介层技术的应力集中。减小的应力模量也允许更大覆盖区的中介层和上面描述的缝合工艺的成功使用。
关于封装器件300和400，也可以包括其它部件和工艺。例如，可以包括测试结构以帮助封装器件300和400的验证测试。测试结构可以包括例如形成在再分布层中或在衬底上的测试焊盘，其允许封装器件300和400的测试、探针和/或探针卡的使用等。验证测试可以在中间结构以及最终结构上实施。此外，本文公开的结构和方法可以与结合了已知良好管芯的中间验证的测试方法结合使用，以增加良率并且降低成本。随后的工艺可以将封装器件300和/或400安装至器件衬底。
图46至图51是穿过封装器件300和封装器件400的小芯片中介层100层的水平截面图。图46是沿图31中的线A-A’截取的示例性截面图(对于封装器件300)，并且图47是沿图42中的线B-B’截取的示例性截面图(对于封装器件400)。图46至图51的每个示出了用于沿类似的水平截面的类似的结构中的小芯片中介层100的各种配置。应该理解，截面图仅仅是实例并且它们可以以任何合适的方式组合以实现特定布局或配置。例如，可以合并比所描绘的那些更多或更少的小芯片中介层100。此外，超级小芯片中介层100’可以使用并且与其它小芯片中介层组合，如图46至图51中所示。
在图46中，根据一些实施例，示出了穿过小芯片中介层100的水平截面图。如图46中所指出的，器件300/400可以具有多个小芯片中介层100。在图46的实例中，四个小芯片中介层100设置在密封剂214的层中。可以使用更多或更少的小芯片中介层100。因为小芯片中介层100由介电填充物120而不是硅衬底层(例如，载体衬底110)组成，所以多个小芯片中介层100的每个的应力集中小，由于降低翘曲和分层风险而导致更高的可靠性。小芯片中介层100可以每个具有相同的中介层设计、不同的中介层设计或相同的中介层设计和不同的中介层设计的组合。小芯片中介层100也可以包括具有一个图案化区域的中介层或具有多个图案化区域(并排)的超级小芯片中介层100’的混合。
在图47中，根据一些实施例，示出了穿过小芯片中介层100的水平截面图。在图47中所示的实施例中，包括超级小芯片中介层100’作为小芯片中介层100。超级小芯片中介层100’可以具有多个图案化区域，诸如图案化区域100A和100B。器件300/400可以具有多个小芯片中介层100，包括多个超级小芯片中介层100’、小芯片中介层100或它们的组合。在图47的实例中，一个超级小芯片中介层100’设置在密封剂214的层中。可以使用更多或更少的小芯片中介层100。因为超级小芯片中介层100’由介电填充层120而不是硅衬底层(例如，载体衬底110)组成，所以超级小芯片中介层100’的每个的应力集中小，由于降低翘曲和分层风险而导致更高的可靠性。在使用多个小芯片中介层100(包括超级小芯片中介层100’)的情况下，小芯片中介层100可以每个具有相同的中介层设计、不同的中介层设计或相同的中介层设计和不同的中介层设计的组合。
在图48中，根据一些实施例，示出了穿过小芯片中介层100的水平截面图。在图48中所示的实施例中，包括小芯片中介层100和超级小芯片中介层100’的混合。超级小芯片中介层100’可以具有多个图案化区域，诸如图案化区域100A和100B。在图48的实例中，两个超级小芯片中介层100’设置在密封剂214的层中，并且两个小芯片中介层100设置在密封剂214的层中。可以使用更多或更少的小芯片中介层100(和/或超级小芯片中介层100’)。因为小芯片中介层100和/或超级小芯片中介层100’由介电填充物120而不是硅衬底层(例如，载体衬底110)组成，所以小芯片中介层100和/或超级小芯片中介层100’的每个的应力集中小，由于降低翘曲和分层风险而导致更高的可靠性。多个小芯片中介层100和/或超级小芯片中介层100’可以分别具有相同的中介层设计、不同的中介层设计或相同的中介层设计和不同的中介层设计的组合。
在图49中，根据一些实施例，示出了穿过小芯片中介层100的水平截面图。在图49中所示的实施例中，包括两个超级小芯片中介层100’。超级小芯片中介层100’可以具有多个图案化区域，诸如图案化区域100A、100B和100C。器件300/400可以具有多个小芯片中介层100，包括多个超级小芯片中介层100’、小芯片中介层100或它们的组合。在图49的实例中，两个超级小芯片中介层100’设置在密封剂214的层中。可以使用更多或更少的小芯片中介层100和/或超级小芯片中介层100’。因为超级小芯片中介层100’由介电填充层120而不是硅衬底层(例如，载体衬底110)组成，所以超级小芯片中介层100’的每个的应力集中小，由于降低翘曲和分层风险而导致更高的可靠性。在使用多个小芯片中介层100和/或超级小芯片中介层100’的情况下，小芯片中介层100可以每个具有相同的中介层设计、不同的中介层设计或相同的中介层设计和不同的中介层设计的组合。
在图50和图51中，根据一些实施例，示出了穿过小芯片中介层100的水平截面图。在图50和图51中所示的实施例中，包括超级小芯片中介层100’作为小芯片中介层100。在图50中，超级小芯片中介层100’可以具有多个图案化区域，诸如图案化区域100A、100B、100C、100D、100E和100F。在图51中，超级小芯片中介层100’可以具有多个图案化区域，诸如图案化区域100A、100B、100C、100D、100E、100F、100G和100H。器件300/400可以具有多个小芯片中介层100，包括多个超级小芯片中介层100’、小芯片中介层100或它们的组合。在图50和图51中所示的实例中，一个超级小芯片中介层100’设置在密封剂214的层中。可以使用更多或更少的小芯片中介层100。因为超级小芯片中介层100’由介电填充物120而不是硅衬底层(例如，载体衬底110)组成，所有超级小芯片中介层100’的每个的应力集中小，由于降低翘曲和分层风险而导致更高的可靠性。在使用多个小芯片中介层100(包括超级小芯片中介层100’)的情况下，小芯片中介层100可以每个具有相同的中介层设计、不同的中介层设计或相同的中介层设计和不同的中介层设计的组合。
图46至图51中提供的实例旨在作为非限制性实例。它们可以组合以形成使用小芯片中介层100和/或超级小芯片中介层100’的不同配置和布局。对于超级小芯片中介层100’，任何数量的图案区域可以缝合在一起。虽然超级小芯片中介层100’示出为矩形，但是图案区域可以缝合在一起成为其它形状，诸如el形状、tee形状、加号形状、矩形环形状等等。
实施例有利地利用一个或多个小芯片中介层来用于封装器件中的信号布线。小芯片中介层提供了优于其它中介层技术的明显优势。特别地，小芯片中介层没有硅衬底部分。相反，小芯片中介层的作用“衬底”是形成在稍后去除的载体衬底上方的介电填充材料。可以在介电填充“衬底”的任一侧上形成再分布结构以提供信号布线能力，并且设置在介电填充物中的通孔可以将信号从中介层的一侧传输至中介层的相对侧。通过去除中介层的硅衬底部分以及仅依靠介电填充物作为“衬底”，减小了中介层的应力集中。因此，完成的封装件中的翘曲减少并且围绕小芯片中介层的密封剂的分层的可能性减小。实施例进一步提供关于小芯片中介层的图案化的优势。当再分布结构形成在介电填充物上方时，再分布结构的金属化图案的两个或多个相邻区域可以缝合在一起以提供具有比用于给定光掩模尺寸通常可能的覆盖区更大的覆盖区的金属化图案。
一个实施例是方法，包括将第一中介层附接至封装结构，第一中介层包括形成在载体衬底上的介电填充物。方法也包括将第一中介层横向密封在第一密封剂中。方法也包括将第一器件附接至封装结构。方法也包括将第一器件横向密封在第二密封剂中。方法也包括去除第一密封剂的部分并且去除第一中介层的载体衬底以暴露介电填充物。方法也包括在封装结构上形成外部连接件，外部连接件中的一个或多个通过第一中介层电耦接至第一器件。在实施例中，形成延伸穿过第一中介层的介电填充物的通孔。在实施例中，形成延伸穿过第一密封剂的通孔。在实施例中，在第一中介层上方形成再分布结构，再分布结构比第一中介层宽，再分布结构介于第一中介层和外部连接件之间。在实施例中，第一可光图案化材料的第一部分暴露于第一光掩模图案；第一可光图案化材料的第二部分暴露于第二光掩模图案，其中第一部分与第二部分重叠，第一部分和第二部分一起形成第一图案；以及基于第一图案形成金属化图案。在实施例中，第一部分和第二部分的重叠区域中的金属化图案具有比第一部分或第二部分中的金属化图案更宽的线宽。在实施例中，第二中介层附接至封装结构，第二中介层邻近第一中介层，第二中介层包括形成在第二载体衬底上的第二介电填充物，并且去除第二载体衬底以暴露第二介电填充物。在实施例中，在第一器件附接至封装结构之后，第一中介层附接至封装结构。
另一实施例是封装件，包括第一器件，第一器件由第一密封剂横向密封。封装件也包括第一中介层，第一中介层包括介电填充层，第一中介层没有硅层，第一中介层由第二密封剂横向密封。封装件也包括外部连接件，外部连接件中的一个或多个通过第一中介层电耦接至第一器件。在实施例中，第一中介层的介电填充层包括设置在介电填充层中的通孔组。在实施例中，第一中介层包括第一再分布结构和第二再分布结构，第一再分布结构和第二再分布结构设置在介电填充层的相对侧上。在实施例中，封装件包括延伸穿过第二密封剂的通孔。在实施例中，第一中介层包括再分布结构，再分布结构包括第一金属化图案，第一金属化图案包括重叠导体，重叠导体具有第一宽度，第一金属化图案的第一金属线具有第二宽度，第一金属线连续延伸至重叠导体中，第一宽度大于第二宽度。在实施例中，第一金属化图案的第二金属线在重叠导体的与第一金属线相对的侧处连续延伸至重叠导体中，第一金属线偏移第二金属线，第一金属线平行于第二金属线。
另一实施例是封装器件，包括一个或多个嵌入式器件。封装器件也包括第一密封剂层，第一密封剂层密封一个或多个嵌入式器件。封装器件也包括一个或多个小芯片中介层，一个或多个小芯片中介层的每个具有衬底，衬底包括具有在50GPa和100GPa之间的杨氏模量的第一材料。封装器件也包括第二密封剂层，第二密封剂层密封一个或多个小芯片中介层。封装器件也包括第一再分布结构，设置在第一密封剂层和第二密封剂层之间。封装器件也包括外部连接件，其中，外部连接件中的一个或多个电耦接至一个或多个嵌入式器件并且电耦接至一个或多个小芯片中介层。在实施例中，一个或多个小芯片中介层每个包括介电填充层。在实施例中，一个或多个小芯片中介层中的至少一个的介电填充层包括穿过介电填充层的厚度的通孔。在实施例中，封装器件还包括：第二再分布结构，设置在外部连接件和一个或多个小芯片中介层之间，第二再分布结构将一个或多个小芯片中介层的第一小芯片中介层与一个或多个小芯片中介层的第二小芯片中介层电耦接。在实施例中，封装器件还包括：通孔，延伸穿过第二密封剂层，通孔将第一再分布结构直接物理和电耦接至第二再分布结构。在实施例中，一个或多个小芯片中介层的第一中介层包括缝合的再分布结构，缝合的再分布结构包括第一金属化图案，第一金属化图案具有第一部分、第二部分以及对应于第一部分和第二部分的重叠区域的重叠部分，其中，第一部分中的第一金属化图案的第一金属线宽小于重叠部分中的第一金属化图案的第二金属线宽。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于形成封装件的方法，包括：
将第一中介层附接至封装结构，所述第一中介层包括形成在载体衬底上的介电填充物；
将所述第一中介层横向密封在第一密封剂中；
将第一器件附接至所述封装结构；
将所述第一器件横向密封在第二密封剂中；
去除所述第一密封剂的部分并且去除所述第一中介层的所述载体衬底以暴露所述介电填充物；以及
在所述封装结构上形成外部连接件，一个或多个所述外部连接件通过所述第一中介层电耦接至所述第一器件。
2.根据权利要求1所述的方法，还包括：
形成延伸穿过所述第一中介层的所述介电填充物的通孔。
3.根据权利要求1所述的方法，还包括：
形成延伸穿过所述第一密封剂的通孔。
4.根据权利要求1所述的方法，还包括：
在所述第一中介层上方形成再分布结构，所述再分布结构比所述第一中介层宽，所述再分布结构介于所述第一中介层和所述外部连接件之间。
5.根据权利要求1所述的方法，还包括：
将第一可光图案化材料的第一部分暴露于第一光掩模图案；
将所述第一可光图案化材料的第二部分暴露于第二光掩模图案，所述第一部分与所述第二部分重叠，所述第一部分和所述第二部分一起形成第一图案；以及
基于所述第一图案形成金属化图案。
6.根据权利要求5所述的方法，其中，所述第一部分和所述第二部分的重叠区域中的所述金属化图案具有比所述第一部分或所述第二部分中的所述金属化图案更宽的线宽。
7.根据权利要求1所述的方法，还包括：
将第二中介层附接至所述封装结构，所述第二中介层邻近所述第一中介层，所述第二中介层包括形成在第二载体衬底上的第二介电填充物；以及
去除所述第二载体衬底以暴露所述第二介电填充物。
8.根据权利要求1所述的方法，其中，在将所述第一器件附接至所述封装结构之后，所述第一中介层附接至所述封装结构。
9.一种封装件，包括：
第一器件，所述第一器件由第一密封剂横向密封；
第一中介层，所述第一中介层包括介电填充层，所述第一中介层没有硅层，所述第一中介层由第二密封剂横向密封；以及
外部连接件，一个或多个所述外部连接件通过所述第一中介层电耦接至所述第一器件。
10.一种封装器件，包括：
一个或多个嵌入式器件；
第一密封剂层，所述第一密封剂层密封所述一个或多个嵌入式器件；
一个或多个小芯片中介层，所述一个或多个小芯片中介层的每个具有衬底，所述衬底包括具有在50GPa和100GPa之间的杨氏模量的第一材料；
第二密封剂层，所述第二密封剂层密封所述一个或多个小芯片中介层；
第一再分布结构，设置在所述第一密封剂层和所述第二密封剂层之间；以及
外部连接件，其中，一个或多个所述外部连接件电耦接至所述一个或多个嵌入式器件并且电耦接至所述一个或多个小芯片中介层。
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