TWI479618B - 包含導電墊上多個矽貫介層窗結構的微電子元件及其製造方法 - Google Patents

包含導電墊上多個矽貫介層窗結構的微電子元件及其製造方法 Download PDF

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TWI479618B
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Nam-Seog Kim
In-Young Lee
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Samsung Electronics Co Ltd
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Description

包含導電墊上多個矽貫介層窗結構的微電子元件及其製造方法
本發明大體上是關於微電子元件領域，且更明確而言，是關於包含矽貫介層窗(through-silicon-via，TSV)結構之微電子結構以及相關製造方法。
本申請案主張2008年10月15日在韓國智慧財產局申請之韓國專利申請案第10-2008-0101129號的優先權，所述專利申請案之揭露內容的全文以引用之方式併入本文中。
元件整合技術之進步已引起三維堆疊LSI方法的發展，與習知二維LSI方法形成對比。一些類型之三維整合包含封裝堆疊、晶粒堆疊以及晶圓堆疊。在晶圓堆疊方法中，被稱為矽貫介層窗(TSV)之技術可用於使介層窗開口延伸穿過基板，使得可形成完全穿透所述基板之導電電極或介層窗，從而產生穿過晶片之主體的垂直連接件。又，可使包含TSV之多個基板以一者在另一者上之方式堆疊，以達成三維整合。具體而言，不同基板之TSV可在無需使用(例如)導線之情況下將信號自一基板傳導至另一基板。
可用於形成TSV之兩種方法包含「介層窗優先(via first)」方法以及「介層窗最後(via last)」方法。根據介層窗優先方法，TSV在後端處理之前穿過基板而形成，使得介層窗可形成於基板中，以僅部分穿透整個基板。根據 介層窗最後方法，介層窗可在後端處理之後及/或在結合過程之後形成。隨後，可使所述基板變薄並約束在一起，以達成三維堆疊結構。
舉例而言，以下文獻中亦論述TSV結構：美國專利申請公開案第2008/0036082號；美國專利申請公開案第2008/0211081號；以及日本專利第3896038號。
根據本發明之一些實施例，一種微電子結構包含基板以及位於所述基板上之導電墊。所述導電墊包含延伸穿過其中之第一及第二開口。導電墊上之第一導電介層窗延伸穿過導電墊中之第一開口，並進入基板中。導電墊上並鄰近所述第一導電介層窗之第二導電介層窗延伸穿過導電墊中之第二開口，並進入基板中。
在一些實施例中，所述微電子結構可包含導電墊上位於所述導電墊與第一及第二導電介層窗之間的絕緣層。第一導電介層窗可藉由所述絕緣層與導電墊電隔離。又，在一些實施例中，第二導電介層窗可藉由所述絕緣層與導電墊電隔離。
在其他實施例中，絕緣層可使導電墊之鄰近第二開口的一部分暴露，且第二導電介層窗可電連接至導電墊之所述暴露部分。舉例而言，導電墊之暴露部分在平面圖中可具有正方形形狀、圓形形狀、六邊形形狀或環形形狀。
在一些實施例中，所述微電子結構可更包含第三導電介層窗，其位於導電墊上並鄰近第一及第二導電介層窗， 且延伸穿過導電墊中之第三開口而進入基板中。第三導電介層窗可藉由絕緣層與導電墊電隔離。
在其他實施例中，第一及/或第二導電介層窗可包含：垂直延伸部分，其可延伸穿過導電墊並進入基板中；以及橫向延伸部分，其可沿導電墊之表面在第一及/或第二開口外部延伸。所述微電子結構可更包含位於第一及第二導電介層窗中之至少一者上的導電凸塊。所述導電凸塊之延性可大於第一及第二導電介層窗之延性。
在一些實施例中，第一及/或第二導電介層窗不可完全延伸穿過基板。在其他實施例中，第一及/或第二導電介層窗可完全延伸穿過基板。舉例而言，第一及/或第二導電介層窗之暴露部分可自基板之與導電墊相對的表面突出。
在其他實施例中，導電墊中之第一及/或第二開口可為延伸至基板中之錐形開口。
根據本發明之其他實施例，一種多晶片模組包含模組基板以及位於所述模組基板上之第一半導體晶片。第一半導體晶片包含位於第一基板上之第一導電墊，以及延伸穿過第一導電墊以及第一基板之第一及第二開口。第一導電墊上之第一導電介層窗延伸穿過第一開口，以提供至模組基板之電連接。第一導電墊上並鄰近第一導電介層窗之第二導電介層窗延伸穿過第二開口，以提供至模組基板之電連接。
在一些實施例中，第一導電介層窗可與第一導電墊電隔離，且第二導電介層窗可電連接至第一導電墊。
在其他實施例中，所述多晶片模組可更包含位於第一半導體晶片上之第二半導體晶片。第二半導體晶片可包含位於第二基板上之第二導電墊，以及延伸穿過第二導電墊以及第二基板的第三開口。第一導電介層窗可進一步延伸穿過第三開口，且可電連接至第二導電墊。
在一些實施例中，第一半導體晶片可包含延伸穿過第一導電墊以及第一基板之第四開口，且第二半導體晶片可包含延伸穿過第二導電墊以及第二基板之第五開口。所述多晶片模組可更包含位於第二半導體晶片上之第三半導體晶片。第三半導體晶片可包含位於第三基板上之第三導電墊，以及延伸穿過第三導電墊以及第三基板的第六開口。第三導電介層窗可延伸穿過分別位於第一、第二及第三半導體基板中之第四、第五及第六開口，以提供至模組基板的電連接。
在一些實施例中，所述多晶片模組可體現於封裝中系統、記憶卡及/或其他系統中。所述系統可更包含處理器、輸入/輸出元件以及經組態以提供其間之通信的匯流排。
根據本發明之進一步實施例，一種製造積體電路元件之方法包含在基板上形成導電墊。形成第一及第二開口，其延伸穿過導電墊並進入基板中。第一導電介層窗形成於導電墊上。第一導電介層窗延伸穿過導電墊中之第一開口，並進入基板中。第二導電介層窗形成於導電墊上並鄰近第一導電介層窗處。第二導電介層窗延伸穿過導電墊中之第二開口，並進入基板中。
在一些實施例中，在形成第一及第二導電介層窗之前，絕緣層可形成於導電墊之表面上以及第一及第二開口之相對側壁上。第一導電介層窗可形成於絕緣層上，使得絕緣層使第一導電介層窗與導電墊電隔離。又，第二導電介層窗可形成於絕緣層上，使得絕緣層使第二導電介層窗與導電墊電隔離。
在其他實施例中，在形成第二導電介層窗之前，絕緣層可經圖案化以暴露導電墊之鄰近導電墊中之第二開口的表面。第二導電介層窗可形成於導電墊之暴露表面上，並電連接至所述暴露表面。
在一些實施例中，第三開口可形成於導電墊中，並延伸至基板中。第三導電介層窗可形成於絕緣層上並鄰近第一及第二導電介層窗處。第三導電介層窗可延伸穿過第三開口而進入基板中。第三導電介層窗可藉由絕緣層與導電墊電隔離。
在其他實施例中，第一及/或第二導電介層窗可形成為分別包含：垂直延伸部分，其可延伸穿過導電墊並進入基板中；以及橫向延伸部分，其可沿導電墊之表面延伸。
在一些實施例中，可移除基板之與導電墊相對之表面的一部分，使得第一導電介層窗及/或第二導電介層窗可完全延伸穿過基板。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將在下文中參考隨附圖式更充分地描述本發明，在圖式中繪示本發明之實施例。然而，本發明可以許多不同形式體現，且不應被解釋為限於本文所陳述之實施例。相反，提供此等實施例是為了使本揭露內容將詳盡且完整，且將向熟習此項技術者全面傳達本發明之範圍。在圖式中，為清楚起見而放大層以及區域之厚度。相同數字始終指代相同部件。
本文所使用的術語是僅出於描述特定實施例的目的，且並非意欲限制本發明。如本文所使用，單數形式「一」以及「所述」意欲亦包含複數形式，除非上下文另有明確指示。將進一步理解，術語「包括」在用於本說明書中時，指定所陳述之部件及/或組件之存在，但不排除存在或添加一或多個其他部件、組件及/或其群組。如本文所使用，表達「及/或」包含相關聯所列項目中之一或多者的任一所有組合。
將理解，當一部件或層被稱為「位於」另一部件或層「上」、「連接至」另一部件或層或「耦合至」另一部件或層時，所述部件或層可直接位於所述另一部件或層上、連接至所述另一部件或層或耦合至所述另一部件或層，或可能存在介入部件或層。相反，當一部件被稱為「直接位於」另一部件或層「上」、「直接連接至」另一部件或層或「直接耦合至」另一部件或層時，不存在介入部件或層。
將理解，儘管本文中可使用術語第一、第二、第三等 來描述各種部件、組件、區域、層及/或區段，但此等部件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用於區分一元件、組件、區域、層或區段與另一區域、層或區段。因此，可在不脫離本發明之教示的情況下，將下文所論述之第一部件、組件、區域、層或區段稱為第二部件、組件、區域、層或區段。
為便於描述，本文中可使用空間相對術語，諸如「在……之下」、「在……下方」、「底部」、「下部」、「在……上方」、「頂部」、「上部」等來描述一部件或特徵與另一(其他)部件或(其他)特徵之關係，如圖中所說明。將理解，空間相對術語意欲涵蓋在使用或操作中之元件的除圖中所描繪之定向之外的不同定向。舉例而言，若將圖中之元件翻轉，則被描述為在其他部件或特徵「下方」或「之下」之部件將定向於所述其他部件或特徵「上方」。因此，例示性術語「在……下方」可涵蓋上方以及下方定向兩者。所述元件可以其他方式定向(旋轉90度或位於其他定向上)，且相應地解釋本文所使用之空間相對描述詞。又，如本文所使用，「橫向」指代實質上與垂直方向正交的方向。
本文參考作為對本發明之理想化實施例(及中間結構)之示意性說明的剖面說明來描述本發明之實例實施例。由此，預期所述說明之形狀由於(例如)製造技術及/或容限而導致的變化。因此，不應將本發明之實施例解釋為限於本文所說明之區域的特定形狀，而是將包含由於(例如)製造而導致的形狀偏差。舉例而言，被說明為矩形的 植入區域通常將在其邊緣處具有圓形或曲線形特徵及/或植入濃度梯度，而非自植入區域至未植入區域之突然變化。同樣，藉由植入形成之內埋區域可導致內埋區域與穿過其中發生植入之表面之間的區域中的某一植入。因此，圖中所說明之區域本質上為示意性的，且其形狀並非意欲說明元件之區域的實際形狀，且並非意欲限制本發明之範圍。
除非另有定義，否則本文所使用之所有術語(包含技術術語以及科技術語)均具有與熟習本發明所屬之技術者通常所理解相同的含義。因此，此等術語可包含在此之後創造的均等術語。將進一步理解，諸如常用詞典中定義之彼等術語的術語應被解釋為具有與其在本說明書中且在相關技術之上下文中之意義一致的意義，且不會在理想化或過度形式化的意義上來解釋所述術語，除非本文明確地如此定義。
本發明之一些實施例由以下認識而產生：隨著元件整合增加，管理堆疊於共同基板上之多個晶片之信號路由可能變得困難。因此，本發明之一些實施例提供延伸穿過同一導電墊之多個導電介層窗，所述導電墊諸如為用於供電、輸入/輸出、測試等的接觸墊。由此，藉由每墊使用一個以上介層窗，具有較大數目之接觸墊的上部晶片可經由具有較少接觸墊之下部晶片連接至基板。本發明之實施例包含半導體晶片(其包含位於一個導電墊上之至少兩個TSV)、包含所述半導體晶片之堆疊模組、包含所述半導體 晶片之記憶卡、包含所述半導體晶片之系統以及製造所述半導體晶片之方法。
圖1A至圖1C說明根據本發明一些實施例之TSV結構。如圖1A中所示，半導體晶片100可包含基板110及位於基板110上之多個導電墊130。在一些實施例中，導電墊130可配置於基板110之中心區域處；然而，亦可使用其他配置(例如，配置於基板110之邊緣處)。導電墊130可提供於絕緣層120上，且每一導電墊130之至少上部表面可由絕緣層120暴露。絕緣層120可為氧化物層、氮化物層及/或介電層。
圖1B說明導電墊130之放大圖，而圖1C為沿圖1B之線III-III'截取的剖面圖。如圖1B以及圖1C中所示，至少兩個導電介層窗150及160可延伸穿過導電墊130中之開口且穿過介層窗開口135，進入半導體基板110中。導電介層窗150及160中之每一者包含：垂直延伸部分，其延伸穿過導電墊130進入基板110中；以及橫向延伸部分，其沿導電墊130之表面在其中之開口外部延伸。導電介層窗150及160之橫向延伸部分進一步連接至各別再分配線155及165，其沿基板110及/或絕緣層120之表面延伸且可提供至其他部件之電連接。導電介層窗150及160並不完全延伸穿過基板110(如圖1C中所示)，而是可在隨後處理之後延伸穿過基板110。
第一導電介層窗150與導電墊130電隔離，且因此不可用於經由導電墊130傳輸來自半導體晶片100的信號。 更具體而言，如圖1C中所示，絕緣分離層140提供於導電介層窗150及160與導電墊130之間，絕緣分離層140使第一導電介層窗150與墊130電隔離。分離層140可為二氧化矽層、聚合物層或其他絕緣層。在一些實施例中，分離層140可具有約1微米或更小之厚度。因此，第一導電介層窗150可充當中繼或旁路線，且可將來自另一半導體晶片之信號中繼通過三維多晶片模組中之半導體晶片100。然而，第二導電介層窗160之部分166電連接至導電墊130之由分離層140暴露的開口145。圖1B中將導電墊130之由分離層140暴露的開口145說明為平面圖中的矩形環。
圖2A至圖2C說明根據本發明其他實施例之TSV結構。如圖2A以及圖2B中所示，半導體晶片200包含位於半導體基板110與第一導電介層窗150之間(且具體而言，位於導電墊130與第一導電介層窗150之間)的絕緣分離層140，以使第一導電介層窗150與導電墊130電隔離。第一再分配線155提供於半導體基板110上，且沿基板110之表面橫向延伸，以連接至第一導電介層窗150。同樣，第二再分配線165沿基板110之表面橫向延伸，以連接至第二導電介層窗160。再分配線155及/或165可不顧導電墊130之位置而佈線。然而，將理解，在一些實施例中，可省略再分配線155及/或165。
仍參看圖2A至圖2B，第二導電介層窗160之部分167a電連接至導電墊130之由分離層140暴露的暴露部分 145a，且不與第一導電介層窗150電接觸。如圖2A中所示，導電墊130之暴露部分145a在平面圖中具有正方形形狀。然而，將理解，接觸墊130之暴露部分145a(以及圖1B中之開口145)可包含允許與下伏導電墊130之電接觸的任何形狀，例如六邊形、圓形、橢圓形或環形形狀。因此，第二導電介層窗160可用於經由導電墊130傳輸來自半導體晶片200之信號。因此，在多晶片模組中之半導體晶片中之一者可能具有不足數目之墊130用於信號傳輸的情況下，本發明之實施例可藉由提供延伸穿過導電墊130之第一導電介層窗150以及第二導電介層窗160而允許多個信號經由同一導電墊130傳輸。
圖2C說明類似於圖2A之TSV結構的TSV結構，只是第一導電介層窗150以及第二導電介層窗160為圓形形狀。同樣，接觸墊130之電連接至第二導電介層窗160的暴露部分145a在平面圖中亦具有圓形形狀。
圖3A至圖3C說明根據本發明進一步實施例之TSV結構。如圖3A以及圖3B中所示，半導體晶片300包含兩個導電介層窗150，其延伸穿過導電墊130中之開口，進入半導體基板110中。絕緣分離層140在導電墊130與導電介層窗150之間延伸，以使兩個導電介層窗150與導電墊130電隔離。圖3C說明類似於圖3A之TSV結構的TSV結構，只是導電介層窗150為圓形形狀。因此，所述導電介層窗150均不電連接至導電墊130。舉例而言，圖3A至圖3C之導電墊130可為用於在製造期間測試半導體晶片 300而非用於與另一元件連接的測試墊。由此，圖3A至圖3C之實施例中可能不需要與導電墊130之電連接(諸如圖1A至圖2C之導電介層窗160所提供)。又，儘管圖1A至圖3C中說明每個導電墊130僅兩個導電介層窗，但將理解，如下文詳細描述，可在每一墊130中提供額外介層窗。
圖4A至圖4B說明根據本發明其他實施例之TSV結構。現參看圖4A至圖4B，兩個半導體晶片400a及400b堆疊於一多晶片模組中。半導體晶片400a及400b包含各別基板110a及110b以及其上之各別導電墊130a及130b。導電墊130a包含延伸穿過其中之三個導電介層窗150a、160a，而導電墊130b包含延伸穿過其中之四個導電介層窗150b、160b。兩個導電介層窗150a及150a'與導電墊130a電隔離，且一個導電介層窗160a電連接至導電墊130a之暴露部分145a。類似地，三個導電介層窗150b、150b'及150b"與導電墊130b電隔離，且一個導電介層窗160b電連接至導電墊130b之暴露部分145b。
仍參看圖4A以及圖4B，電連接至半導體晶片400a之導電墊130a的導電介層窗160a電連接至導電介層窗150b"，其與半導體晶片400b之導電墊130b電隔離。由此，來自半導體晶片400a之信號可藉由導電介層窗160a及150b"而中繼通過半導體晶片400b，(例如)至印刷電路板或其他基板(未圖示)。電連接至導電墊130b之導電介層窗160b可提供來自半導體晶片400b之信號。同樣，導電介層窗150a及150a'分別電連接至導電介層窗150b及 150b'。因此，來自其他半導體晶片(未圖示)之信號可藉由導電介層窗150a及150b且藉由導電介層窗150a'及150b'而中繼通過半導體晶片400a及400b，導電介層窗150a及150b以及導電介層窗150a'及150b'與其延伸穿過之各別導電墊130a及130b電隔離。因此，來自多個晶片之信號可經由單一導電墊130b提供，從而在不使用額外墊之情況下提供增加之效率。
圖5說明根據本發明更進一步實施例之TSV結構。如圖5中所示，半導體晶片500包含基板110、位於基板110上之絕緣層120、位於絕緣層120上之導電墊130以及位於導電墊130上之導電介層窗150a及160a。導電介層窗150a及160a延伸穿過導電墊130以及基板110中之介層窗開口135a。導電墊130與導電介層窗150a及160a之間的絕緣分離層140使導電介層窗150a與墊130電隔離，但其中具有開口145，開口145提供與導電介層窗160a之部分167的電連接。介層窗開口135a中之一者或兩者之直徑隨著其自導電墊130之表面延伸至基板110中而逐漸減小。換言之，介層窗開口135a中之一或多者可定義錐形開口，其隨著其自導電墊130延伸至基板110中而變窄。在圖5中，介層窗開口135a以及在其中延伸之導電介層窗150a及160a並不完全延伸穿過基板110，但可在隨後處理之後延伸穿過基板110。將理解，儘管在圖5中說明為隨著其自導電墊130延伸至基板110中而變窄，但在一些實施例中，錐形開口可隨著其自導電墊130延伸至基板110 中而變寬。而且，將理解，錐形之程度無需為均一及/或線性的。
圖6說明根據本發明其他實施例之TSV結構。現參看圖6，半導體晶片600包含基板110、位於基板110上之絕緣層120、位於絕緣層120上之導電墊130以及位於導電墊130上之導電介層窗150及160。導電介層窗150及160延伸穿過導電墊130以及基板110中之介層窗開口135。導電墊130與導電介層窗150及160之間的絕緣分離層140使導電介層窗150與導電墊130電隔離，但其中具有開口145，其提供與導電介層窗160之部分167的電連接。一或多個導電凸塊170提供於第一導電介層窗150以及第二導電介層窗160之在介層窗開口135外部的部分上。導電凸塊170可由延性大於導電介層窗150及/或160之延性的材料形成。舉例而言，在一些實施例中，導電凸塊170可為焊料。如圖6中所示，導電凸塊170提供於再分配線155及165上，例如用以為與其他元件之實體連接提供較大的黏結強度。然而，在省略再分配線155及165之實施例中，導電凸塊170可直接提供於導電介層窗150及/或160上。
圖7說明根據本發明更進一步實施例之TSV結構。現參看圖7，半導體晶片700包含基板110、位於基板110上之絕緣層120、位於絕緣層120上之導電墊130以及位於導電墊130上之導電介層窗150及160。導電介層窗150及160延伸穿過導電墊130以及基板110中之介層窗開口135。導電墊130與導電介層窗150及160之間的絕緣分離 層140使導電介層窗150與墊130電隔離，但其中具有開口145，其提供與導電介層窗160之部分167的電連接。如圖7中所示，第一導電介層窗150以及第二導電介層窗160之介層窗開口135完全延伸穿過或穿透半導體基板110。此外，半導體介層窗150及160自基板110之與導電墊130相對的表面突出，使得導電介層窗150及160之底部或下部部分暴露，以供與多晶片堆疊中之其他晶片連接。舉例而言，基板110之下部表面101可凹陷，以暴露導電介層窗150及/或160。因此，導電介層窗150及/或160可將信號傳輸至其他晶片及/或中繼來自其他晶片之信號。
圖8說明根據本發明其他實施例之TSV結構。現參看圖8，半導體晶片800包含基板110、位於基板110上之絕緣層120、位於絕緣層120上之導電墊130以及位於導電墊130上之導電介層窗150b及160b。導電介層窗150b及160b延伸穿過導電墊130以及基板110中之介層窗開口135b。導電墊130與導電介層窗150b及160b之間的絕緣分離層140使導電介層窗150b與墊130電隔離，但其中具有開口145，開口145提供與導電介層窗160b之部分167的電連接。如圖8中所示，介層窗開口135b以及第一導電介層窗150b及第二導電介層窗160b完全延伸穿過或穿透半導體基板110。然而，介層窗開口135b中之一者或兩者之直徑隨著其自導電墊130之表面延伸至基板110中而逐漸減小。換言之，介層窗開口135b中之一或多者可定義錐 形開口，其隨著其自導電墊130延伸至基板110中而變窄。然而，將理解，錐形程度無需為均一及/或線性的。
圖9說明根據本發明更進一步實施例之TSV結構。現參看圖9，半導體晶片900包含基板110、位於基板110上之絕緣層120、位於絕緣層120上之導電墊130以及位於導電墊130上之導電介層窗150c及160c。導電介層窗150c及160c延伸穿過導電墊130以及基板110中之介層窗開口135c。導電墊130與導電介層窗150c及160c之間的絕緣分離層140使導電介層窗150c與墊130電隔離，但其中具有開口145，開口145提供與導電介層窗160c之部分167的電連接。如圖9中所示，介層窗開口135c以及第一導電介層窗150c及第二導電介層窗160c完全延伸穿過或穿透半導體基板110。然而，介層窗開口135c中之一者或兩者之直徑隨著其自導電墊130之表面延伸至基板110中而逐漸增加。換言之，介層窗開口135c中之一或多者可定義錐形開口，其隨著其自導電墊130延伸至基板110中而變寬。然而，將理解，錐形程度無需為均一及/或線性的。
圖10A至圖10D說明根據本發明其他實施例之包含TSV結構的多晶片模組(MCM)。明確而言，圖10A以平面圖說明MCM 1000之半導體晶片100a，圖10B以平面圖說明MCM 1000之半導體晶片100b，圖10C以平面圖說明MCM 1000之半導體晶片100c，且圖10D以剖面圖說明包含依序堆疊於模組基板210上之三個半導體晶片100c、100b及100a的MCM。在一些實施例中，模組基板 210可為印刷電路板(PCB)或膜基板。
如圖10A中所示，半導體晶片100a包含兩個導電介層窗150a及160a，其延伸穿過導電墊130a以及基板110a中之開口。導電介層窗150a及160a完全延伸穿過基板110a。第一導電介層窗150a(例如)藉由絕緣分離層(未圖示)而與導電墊130a電隔離。第二導電介層窗160a(例如)藉由絕緣分離層(未圖示)中之開口而電連接至導電墊130a，如上文亦論述。
如圖10B中所示，半導體晶片100b包含三個導電介層窗150b、150b'及160b，其延伸穿過導電墊130b以及基板110b中之開口。導電介層窗150b、150b'及160b完全延伸穿過基板110b。導電介層窗150b及150b'與導電墊130b電隔離，而導電介層窗160b電連接至導電墊130b。導電介層窗150b延伸穿過基板110b中之介層窗開口，以提供與圖10A之導電介層窗160a之橫向延伸部分的電連接。由此，導電介層窗150b可將來自半導體晶片100a之信號中繼通過半導體晶片100b。
如圖10C中所示，半導體晶片100c包含四個導電介層窗150c、150c'、150c"及160c，其延伸穿過導電墊130c以及基板110c中之開口。導電介層窗150c、150c'、150c"及160c完全延伸穿過基板110c，以提供與模組基板210之各別電連接。導電介層窗150c、150c'及150c"與導電墊130c電隔離，而導電介層窗160c電連接至導電墊130c。導電介層窗150c延伸穿過基板110c中之介層窗開口，以 提供與圖10B之導電介層窗150b之橫向延伸部分的電連接，所述橫向延伸部分電連接至圖10A之導電介層窗160a。由此，導電介層窗150c可將來自半導體晶片100a之信號中繼通過半導體晶片100b及100c至模組基板210。同樣，導電介層窗150c"延伸穿過基板110c中之介層窗開口，以提供與圖10B之導電介層窗160b之橫向延伸部分的電連接，且因此，可將來自半導體晶片100b之信號中繼通過半導體晶片100c至模組基板210。導電介層窗150c'類似地延伸穿過基板110c中之介層窗開口，以提供與圖10B之導電介層窗150b'之橫向延伸部分的電連接，且可進而將來自另一晶片(未圖示)之信號中繼至模組基板210。而且，電連接至導電墊130c之導電介層窗160c可將來自半導體晶片100c之信號提供至模組基板210。
因此，藉由如圖10A至圖10D中所示提供每墊多個導電介層窗，緊鄰模組基板210之晶片100c可將信號傳輸至多達四個(或更多)半導體晶片之模組基板210(且反之亦然)。舉例而言，在半導體晶片100a至100c為同一類型之實施例中，可分別使用導電介層窗150c/150b/160a、150c"/160b及160c將晶片選擇(chip select，CS)信號傳輸至晶片100a、100b及100c。更一般而言，CS信號可中繼通過與導電介層窗延伸穿過其中之導電墊電隔離的所述導電介層窗，且可經由電連接至其各別導電墊之導電介層窗傳輸至指定半導體晶片。可基於MCM中之半導體晶片之數目來選擇每導電墊之導電介層窗的數目。在一些實施 例中，延伸穿過緊鄰模組基板210之半導體晶片中之同一墊的導電介層窗的數目可對應於MCM堆疊中之晶片的總數目。又，可在模組基板210之與晶片100c相對的表面上提供一或多個導電凸塊220，諸如焊料凸塊。
圖11說明根據本發明更進一步實施例之包含TSV結構的MCM。現參看圖11，MCM 1100包含依序堆疊於模組基板210上之三個半導體晶片100d、100e及100f。半導體晶片100d至100f可分別包含導電墊130d至130f以及以類似於上文參考圖10D之半導體晶片100a至100c所描述之方式的方式分別穿過其中之導電介層窗160d至160f以及150d至150f。因此，為簡潔起見，將省略對導電介層窗160d至160f以及150d至150f與模組基板210之間的互連的進一步描述。
如圖11中所示，半導體晶片200a提供於半導體晶片100d至100f上，且電連接至延伸穿過晶片100f之導電介層窗150f及/或160f。半導體晶片200a之類型可不同於晶片100d至100f之類型。舉例而言，半導體晶片100d至100f可為記憶體元件，而半導體晶片200a可為記憶體控制器元件。因此，MCM 1100可為在單一封裝中包含記憶體元件100d至100f以及半導體晶片200a之封裝中系統(system in package，SIP)。在一些實施例中，模製組件230可提供於模組基板210上，以結合半導體晶片100d至100f及200a。
圖12說明根據本發明其他實施例之包含TSV結構的 MCM。現參看圖12，MCM 1200包含依序堆疊於模組基板210上之兩個半導體晶片100g及100h以及一半導體晶片200b。半導體晶片100g及100h可分別包含導電墊130g及130h，其具有延伸穿過其中之一或多個導電介層窗，以提供半導體晶片200a、100h及/或100g與模組基板210之間的電連接。具體而言，導電墊130g可包含與之電隔離的一或多個導電介層窗150g及/或與之電連接的一或多個導電介層窗160g。同樣，導電墊130h可包含與之電隔離的一或多個導電介層窗150h及/或與之電連接的一或多個導電介層窗160h。如圖12中所示，半導體晶片200b與半導體晶片100g及/或100h相比，可具有更多大數目之導電墊240。然而，因為導電介層窗150g及/或150h與其各別導電墊130g及130h電隔離，所以藉由提供每墊多個介層窗，來自半導體晶片200b之多個墊240的信號可經由半導體晶片100g及/或100h之單一墊130g及/或130h而傳輸。因此，具有較大數目之墊240的上部晶片200b可經由具有較少數目之墊130g及/或130h之下部晶片100g及/或100h而連接至模組基板210。
圖13說明根據本發明一些實施例之包含MCM的記憶卡。如圖13中所示，記憶卡4000包含經組態以交換電信號之控制器410與記憶體元件420。控制器410以及記憶體元件420可實施於MCM(諸如圖12之MCM 1200)中。更具體而言，記憶體元件420可由圖12之半導體晶片100g及/或100h中之一者實施，而控制器410可由圖12之半導 體晶片200b實施。記憶體元件420可回應於接收到來自控制器410之命令而傳輸資料。舉例而言，記憶卡4000可回應於來自控制器410之命令而將資料儲存於記憶體元件420中，或輸出來自記憶體元件420之資料。記憶卡4000可為多媒體卡(multi media card，MMC)或安全數位卡(secure digital card，SD)。
圖14說明根據本發明一些實施例之包含MCM的系統。現參看圖14，系統5000包含經由匯流排540通信之半導體記憶體元件520、處理器510以及輸入/輸出(I/O)元件530。處理器510可經組態以執行程序及/或控制系統5000。I/O元件530可用於系統資料之輸入/輸出。由此，系統5000可經組態以使用I/O元件530與外部元件(諸如個人電腦、網路等)交換資料。半導體記憶體元件520可經組態以儲存處理器510之操作中所使用之代碼及/或資料。半導體記憶體元件520可由MCM(諸如圖12之MCM 1200)實施。系統5000可用於多種電子元件中，諸如行動電話、MP3播放器、導航系統、固態驅動器及/或家用電器。
圖15A至圖15D說明根據本發明一些實施例之製造TSV結構的方法。現參看圖15A，絕緣層120形成於半導體基板110上。絕緣層可藉由沈積方法形成。導電墊130形成於絕緣層120上。可(例如)藉由在絕緣層120中形成溝槽、在所述溝槽中形成導電層且使所述導電層平坦化來形成導電墊130。又，可藉由在絕緣層120上形成導電層，且使所述導電層圖案化以定義導電墊130，來形成導 電墊130。至少兩個介層窗開口135經形成為延伸穿過導電墊130且進入半導體基板110中。可(例如)藉由雷射鑽孔(其可不需要遮罩)及/或乾式蝕刻製程來形成介層窗開口135。然而，介層窗開口135並不完全穿透或延伸穿過半導體基板110。介層窗開口135之形狀可(例如)根據鑽孔/蝕刻條件而變化。
如圖15B中所示，絕緣分離層140形成於導電墊130之表面上以及其相對側壁上之介層窗開口135中。分離層140可為氧化物、氮化物、聚合物及/或聚對二甲苯基層，且可藉由化學氣相沈積(CVD)、聚合物噴塗及/或物理氣相沈積(PVD)來形成。分離層140可包含其中之開口，所述開口使導電墊130之開口145暴露，以提供與導電介層窗之電連接。舉例而言，分離層140可經圖案化以使導電墊之開口145暴露。導電墊130之開口145可包含允許與導電墊130電接觸的任何形狀，例如橢圓形、矩形及/或環形形狀。
現參看圖15C，第一導電介層窗150以及第二導電介層窗160經形成為延伸穿過導電墊130並進入基板110中。可藉由在分離層140上形成導電層以填充介層窗開口135且使所述導電層圖案化以定義導電介層窗150及160來形成導電介層窗150及160。或者，可藉由在基板110上以及介層窗開口135中形成晶種層，在基板110之多個部分上形成遮罩圖案(諸如光阻圖案)，且執行電鍍製程以定義導電介層窗150及160，來形成導電介層窗150及 160。導電介層窗150及160分別包含：垂直延伸部分，其延伸穿過導電墊130並進入基板110中；以及橫向延伸部分，其沿導電墊130之表面延伸。第一導電介層窗150藉由絕緣分離層140與導電墊130電隔離。第二導電介層窗160經由分離層140中之開口電連接至導電墊130。更具體而言，第二導電介層窗之部分167可與導電墊130之由分離層140中之開口暴露的開口145直接接觸。然而，在一些實施例中，分離層140中可能不包含開口，且因此，第二導電介層窗160亦可與導電墊130電隔離。
仍參看圖15C，第一再分配線155沿絕緣層120之表面而形成，以提供至第一導電介層窗150之電連接。第二再分配線165類似地形成以提供至第二導電介層窗160的電連接。舉例而言，導電介層窗150及160以及再分配線155及165可藉由在基板110上且在介層窗開口中形成導電層，且使所述導電層圖案化以定義導電介層窗150及160以及再分配線而在同一製程中形成。用於形成介層窗150及160及/或再分配線155及165的導電層可為障壁金屬層及/或經圖案化之金屬層。用於障壁金屬層之實例材料可包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)及/或氮化鉭(TaN)。用於經圖案化之金屬層的實例材料可包含鎢(W)、鋁(Al)及/或銅(Cu)。在使用Cu之情況下，可在於介層窗開口135中形成晶種層且於介層窗開口外部之基板110上形成遮罩圖案之後，藉由電鍍方法來形成Cu層。在使用Al及/或W之情況下，可能不需要晶種層。
如圖15D中所示，基板110之與導電墊130相對的部分凹陷或被移除，使得第一導電介層窗150以及第二導電介層窗160完全延伸穿過基板110。基板110可(例如)藉由化學機械研磨(chemical mechanical polishing，CMP)製程、等向性蝕刻製程及/或非等向性蝕刻製程而凹陷。此時亦可(例如)使用同一製程或單獨製程來移除絕緣分離層140之位於導電介層窗150及160之末端部分上的部分，以使導電介層窗150及160之末端部分暴露。由此，第一導電介層窗150以及第二導電介層窗160之末端部分自基板110之下部表面101突出，例如以在裝配於多晶片堆疊中時提供與其他晶片之電連接。
儘管上文在圖15A至圖15D中參考介層窗最後製程來論述，但在導電介層窗150及160是在電晶體、迹線以及導電墊130之製造之後形成的情況下，將理解，本發明之實施例亦可使用介層窗優先製程及/或其他製程來形成。
圖16A至圖16B說明根據本發明其他實施例之製造TSV結構的方法。參看圖16A，絕緣層120以及導電墊130形成於半導體基板110上，且使用非等向性蝕刻製程將介層窗開口135b形成為延伸穿過導電墊130且完全穿過基板110。更具體而言，導電墊130、絕緣層120以及基板110連續經非等向性蝕刻，使得介層窗開口135b之寬度或直徑隨著介層窗開口135b延伸至基板110中而減小。換言之，介層窗開口135b定義錐形開口，其隨著其延伸至基板110中而變窄。如圖16B中所示，絕緣分離層140以及導電介 層窗150b及160b如上文參看圖15A至圖15D所述而形成。然而，歸因於錐形介層窗開口135b，導電介層窗150b及160b分別包含垂直延伸部分，其具有隨著其延伸至基板110中遠離導電墊130而變窄的寬度或直徑。
圖17A至圖17B說明根據本發明進一步實施例之製造TSV結構的方法。參看圖17A，絕緣層120以及導電墊130形成於半導體基板110上，且使用非等向性蝕刻製程將介層窗開口135c形成為延伸穿過導電墊130且完全穿過基板110。更具體而言，基板110、絕緣層120以及導電墊130連續經非等向性蝕刻，使得介層窗開口135c之寬度或直徑隨著介層窗開口135c延伸至基板110中遠離導電墊130而增加。換言之，介層窗開口135c定義錐形開口，其隨著其延伸至基板110中而變寬。如圖17B中所示，絕緣分離層140以及導電介層窗150c及160c如上文參看圖15A至圖15D所述而形成。然而，歸因於錐形介層窗開口135c，導電介層窗150c及160c分別包含垂直延伸部分，其具有隨著其延伸至基板110中遠離導電墊130而變寬的寬度或直徑。
雖然已參考本發明之例示性實施例而特定繪示並描述了本發明，但熟習此項技術者將理解，可在不脫離如由附加之申請專利範圍界定之本發明之精神以及範圍的情況下，在其中做出各種形式以及細節之改變。
100、100a、100b、100c、100d、100e、100f、100g、100h、200、200a、200b、300、400a、400b、500、600、700、800、900‧‧‧半導體晶片
101‧‧‧下部表面
110‧‧‧基板
120‧‧‧絕緣層
130、130a、130b、130c、130d、130e、130f、130g、130h、240‧‧‧導電墊
135、135a、135b、135c‧‧‧介層窗開口
140‧‧‧絕緣分離層
145‧‧‧開口
145a、145b‧‧‧暴露部分
150、150a、150a'、150b、150b'、150b"、150c、150c'、150c"、150d、150e、150f、150g、150h、160、160a、160b、160c、160d、160e、160f、160g、160h‧‧‧導電介層窗
155、165‧‧‧再分配線
166、167、167a‧‧‧部分
170、220‧‧‧導電凸塊
210‧‧‧模組基板
230‧‧‧模製組件
410‧‧‧控制器
420‧‧‧記憶體元件
5000‧‧‧系統
510‧‧‧處理器
520‧‧‧半導體記憶體元件
530‧‧‧輸入/輸出元件
540‧‧‧匯流排
1000、1100、1200‧‧‧多晶片模組
4000‧‧‧記憶卡
圖1A至圖1B為說明根據本發明一些實施例之微電子 元件結構的平面圖。
圖1C為說明圖1B之微電子元件結構的剖面圖。
圖2A以及圖2C為說明根據本發明其他實施例之微電子元件結構的平面圖。
圖2B為說明圖2A之微電子元件結構的剖面圖。
圖3A以及圖3C為說明根據本發明進一步實施例之微電子元件結構的平面圖。
圖3B為說明圖3A之微電子元件結構的剖面圖。
圖4A至圖4B為說明根據本發明其他實施例之微電子元件結構的平面圖。
圖5至圖9為說明根據本發明更進一步實施例之微電子元件結構的剖面圖。
圖10A至圖10C為說明根據本發明其他實施例之包含半導體元件結構之多晶片模組中的半導體晶片的平面圖。
圖10D為說明包含圖10A至圖10C之晶片的多晶片模組的剖面圖。
圖11至圖12為說明根據本發明更進一步實施例之包含微電子元件結構之多晶片模組的剖面圖。
圖13為說明根據本發明一些實施例之包含微電子元件結構的記憶卡的方塊圖。
圖14為說明根據本發明一些實施例之包含微電子元件結構的系統的方塊圖。
圖15A至圖15D為說明根據本發明一些實施例之製造微電子元件結構之方法的剖面圖。
圖16A至圖16B為說明根據本發明其他實施例之製造半導體元件結構之方法的剖面圖。
圖17A至圖17B為說明根據本發明進一步實施例之製造微電子元件結構之方法的剖面圖。
110‧‧‧基板
120‧‧‧絕緣層
130‧‧‧導電墊
135‧‧‧介層窗開口
140‧‧‧絕緣分離層
150‧‧‧導電介層窗
155‧‧‧再分配線
300‧‧‧半導體晶片

Claims (29)

  1. 一種微電子結構，包括：基板；導電墊，其位於所述基板上，所述導電墊包含延伸穿過其中之第一以及第二開口；第一導電介層窗，其位於所述導電墊上，且延伸穿過所述導電墊中之所述第一開口而進入所述基板；第二導電介層窗，其位於所述導電墊上並鄰近所述第一導電介層窗，且延伸穿過所述導電墊中之所述第二開口而進入所述基板中；以及絕緣層，其位於所述導電墊上且位於所述導電墊與所述第一及第二導電介層窗之間，其中所述第一導電介層窗藉由所述絕緣層與所述導電墊電隔離。
  2. 如申請專利範圍第1項所述之微電子結構，其中所述絕緣層使所述導電墊之鄰近所述第二開口的一部分暴露，且其中所述第二導電介層窗電連接至所述導電墊之所述暴露部分。
  3. 如申請專利範圍第2項所述之微電子結構，其中所述導電墊之所述暴露部分在平面圖中包括正方形形狀、圓形形狀、六邊形形狀或環形形狀。
  4. 如申請專利範圍第1項所述之微電子結構，其中所述第二導電介層窗藉由所述絕緣層與所述導電墊電隔離。
  5. 如申請專利範圍第1項所述之微電子結構，更包 括：第三導電介層窗，其位於所述導電墊上並鄰近所述第一及第二導電介層窗處，且延伸穿過所述導電墊中之第三開口而進入所述基板中，其中所述第三導電介層窗藉由所述絕緣層與所述導電墊電隔離。
  6. 如申請專利範圍第1項所述之微電子結構，其中所述第一及/或第二導電介層窗分別包含：垂直延伸部分，其延伸穿過所述導電墊並進入所述基板中；以及橫向延伸部分，其沿所述導電墊之表面在所述第一及/或第二開口外部延伸。
  7. 如申請專利範圍第6項所述之微電子結構，更包括：導電凸塊，其位於所述第一及第二導電介層窗中之至少一者上，其中所述導電凸塊之延性大於所述第一及第二導電介層窗之延性。
  8. 如申請專利範圍第1項所述之微電子結構，其中所述第一及/或第二導電介層窗並不完全延伸穿過所述基板。
  9. 如申請專利範圍第1項所述之微電子結構，其中所述第一及/或第二導電介層窗完全延伸穿過所述基板。
  10. 如申請專利範圍第9項所述之微電子結構，其中所述第一及/或第二導電介層窗之暴露部分自所述基板之與所述導電墊相對的表面突出。
  11. 如申請專利範圍第1項所述之微電子結構，其中所述導電墊中之所述第一及/或第二開口包括延伸至所述基板中的錐形開口。
  12. 一種多晶片模組，包括：模組基板；第一半導體晶片，其位於所述模組基板上，所述第一半導體晶片包括位於第一基板上之第一導電墊，且包含延伸穿過所述第一導電墊以及所述第一基板之第一及第二開口；第一導電介層窗，其位於所述第一導電墊上且延伸穿過所述第一開口，以提供至所述模組基板之電連接；第二導電介層窗，其位於所述第一導電墊上並鄰近所述第一導電介層窗且延伸穿過所述第二開口，以提供至所述模組基板之電連接；以及絕緣層，其位於所述第一導電墊上且位於所述第一導電墊與所述第一及第二導電介層窗之間，其中所述第一導電介層窗藉由所述絕緣層與所述第一導電墊電隔離。
  13. 如申請專利範圍第12項所述之多晶片模組，其中所述第二導電介層窗電連接至所述第一導電墊。
  14. 如申請專利範圍第12項所述之多晶片模組，更包括：第二半導體晶片，其位於所述第一半導體晶片上，所述第二半導體晶片包括位於第二基板上之第二導電墊，且 包含延伸穿過所述第二導電墊以及所述第二基板的第三開口，其中所述第一導電介層窗進一步延伸穿過所述第三開口，且電連接至所述第二導電墊。
  15. 如申請專利範圍第14項所述之多晶片模組，其中所述第一半導體晶片包含延伸穿過所述第一導電墊以及所述第一基板之第四開口，其中所述第二半導體晶片包含延伸穿過所述第二導電墊以及所述第二基板的第五開口，且所述多晶片模組更包括：第三半導體晶片，其位於所述第二半導體晶片上，所述第三半導體晶片包括位於第三基板上之第三導電墊，且包含延伸穿過所述第三導電墊以及所述第三基板的第六開口；以及第三導電介層窗，其延伸穿過分別位於所述第一、第二及第三半導體基板中之所述第四、第五及第六開口，以提供至所述模組基板的電連接。
  16. 如申請專利範圍第15項所述之多晶片模組，更包括：模製層，其位於所述模組基板上之所述第一、第二及第三半導體晶片上。
  17. 如申請專利範圍第14項所述之多晶片模組，其中所述多晶片模組包括封裝中系統(SIP)模組，其中所述第一及第二半導體晶片中之一者包括記憶體元件，且其中所述第一及第二半導體晶片中之另一者包括記憶體控制器。
  18. 一種記憶卡，其包括包含如申請專利範圍第17項所述之所述記憶體控制器以及所述記憶體元件的所述多晶片模組。
  19. 一種用於半導體元件的系統，其包括如申請專利範圍第17項所述之多晶片模組，且更包括：處理器；輸入/輸出元件；以及匯流排，其經組態以提供所述多晶片模組、所述處理器以及所述輸入/輸出元件之間的通信。
  20. 一種製造積體電路元件之方法，所述方法包括：在基板上形成導電墊；形成第一及第二開口，其延伸穿過所述導電墊並進入所述基板中；形成第一導電介層窗，其位於所述導電墊上且延伸穿過所述導電墊中之所述第一開口而進入所述基板；以及形成第二導電介層窗，其位於所述導電墊上並鄰近所述第一導電介層窗處，且延伸穿過所述導電墊中之所述第二開口而進入所述基板中，其中在形成所述第一及第二導電介層窗之前更包括以下步驟：在所述導電墊之表面上且在所述第一及第二開口之相對側壁上形成絕緣層，其中形成所述第一導電介層窗包括在所述絕緣層上形成所述第一導電介層窗，使得所述絕緣層使所述第一導電介 層窗與所述導電墊電隔離。
  21. 如申請專利範圍第20項所述之製造積體電路元件之方法，在形成所述第二導電介層窗之前更包括以下步驟：使所述絕緣層圖案化，以暴露所述導電墊之鄰近所述導電墊中之所述第二開口的表面，其中形成所述第二導電介層窗包括在所述導電墊之所述暴露表面上形成所述第二導電介層窗，並電連接至所述暴露表面。
  22. 如申請專利範圍第20項所述之製造積體電路元件之方法，其中形成所述第二導電介層窗包括在所述絕緣層上形成所述第二導電介層窗，使得所述絕緣層使所述第二導電介層窗與所述導電墊電隔離。
  23. 如申請專利範圍第20項所述之製造積體電路元件之方法，其中形成所述第一及第二導電介層窗包括：在所述絕緣層上且在所述導電墊中之所述第一及第二開口中形成導電層；以及使所述導電層圖案化，以定義所述第一及第二導電介層窗。
  24. 如申請專利範圍第20項所述之製造積體電路元件之方法，其中形成所述第一及第二導電介層窗包括：在所述基板上且在所述第一及第二開口中形成晶種層；以及在所述基板上形成遮罩圖案從而暴露所述基板的多 個部分；以及將金屬電鍍於所述晶種層上，以在所述第一及第二開口中且在所述基板之所述暴露部分中定義所述第一及第二導電介層窗。
  25. 如申請專利範圍第20項所述之製造積體電路元件之方法，更包括：在所述導電墊中形成第三開口並使所述第三開口延伸至所述基板中；以及在所述絕緣層上並鄰近所述第一及第二導電介層窗處形成第三導電介層窗，並使所述第三導電介層窗延伸穿過所述第三開口而進入所述基板中，其中所述第三導電介層窗藉由所述絕緣層與所述導電墊電隔離。
  26. 如申請專利範圍第20項所述之製造積體電路元件之方法，其中形成所述第一及第二導電介層窗更包括：形成所述第一導電介層窗以包含延伸穿過所述導電墊並進入所述基板中之垂直延伸部分，以及沿所述導電墊之表面延伸的橫向延伸部分；以及形成所述第二導電介層窗以包含延伸穿過所述導電墊並進入所述基板中的垂直延伸部分，以及沿所述導電墊之表面延伸的橫向延伸部分。
  27. 如申請專利範圍第20項所述之製造積體電路元件之方法，更包括：移除所述基板之與所述導電墊相對的表面的一部分，使得所述第一導電介層窗及/或所述第二導電介層窗完 全延伸穿過所述基板。
  28. 如申請專利範圍第20項所述之製造積體電路元件之方法，其中在所述導電墊中形成所述第一及第二開口包括形成延伸至所述基板中的第一及第二錐形開口。
  29. 如申請專利範圍第28項所述之製造積體電路元件之方法，其中形成所述第一及第二錐形開口包括：非等向性地蝕刻所述導電墊以及所述基板，以形成在所述導電墊以及所述基板中延伸的所述第一及第二開口。
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