CN111937134A - 先进三维半导体结构的制造方法以及由该方法生产的结构 - Google Patents

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Abstract

本发明提供了一种在三维半导体的制造中互连金属结构的方法，所述方法包括：使得第一基板的第一上表面和第二基板的第二上表面提供有粘接层；使得第一上表面与第二上表面粘接，以便提供粘接部；穿过第一基板的底表面、穿过第一基板、绕嵌入第一基板中的第一金属结构和穿过粘接部和直至嵌入第二基板中的第二金属结构，来蚀刻通路；以及用导电材料填充通路，以便提供通路结构，从而电连接金属结构。

Description

先进三维半导体结构的制造方法以及由该方法生产的结构
相关申请的交叉引用
本发明要求美国专利申请No.62620893的优先权，该美国专利申请No.62620893的申请日为2018年1月23日，标题为“用于先进的三维半导体结构的互连层的装置和方法”，该文献整个被本文参引，包括所有表格、附图和权利要求。
技术领域
本发明技术涉及在制造三维(3D)半导体结构的过程中使得层互连的方法。更具体地说，它是现有技术的新应用，以便简化在粘接装置层之间的互连的制造、提供高度精确的对齐、提供非常高的微电子元件连接比率以及能够传递和互连多层。
背景技术
用于多层绝缘硅基板的3D集成的半导体制造处理可以使用多种技术来用于在基板之间的层集成和互连，例如凸点粘接和硅通孔
(TSV)。这些技术需要高度可靠的方法来用于在半导体层堆栈中的金属层之间互连。另外，这些金属层处于堆栈中的不同深度处，因此使得互连复杂-大部分半导体处理是平面处理，通常只涉及最近应用的层。
在https://ieeexplore.ieee.org/document/6251571中公开了一种方法，其中，它公开了将铜-铜粘接看作能够在合理成本内实现3D-IC集成的可能选择。在3D堆栈的情况下，TSV可能在晶片背面露出(钉)和直接粘接在Cu焊盘垫上。这能够提供较小节距的IO(在至少10μm的范围内)，并节省额外处理成本，例如RDL(重新分布层)和撞击。在该文献中，他们介绍了通过开发用于TSV钉暴露的处理而获得的结果，以便实现电屈服Cu-Cu热压粘接(TCB)。因此，他们研究了在用于10μm的最小TCV间距的各种TCB条件下对不同TSV钉结构的影响。并定义了三种不同的TSV钉结构：没有暴露的钉、TSV的平坦表面和TSV的圆顶形状(参考图1)。在圆顶形状的情况下，还产生具有不同高度(2μm和5μm)的TSV。他们首先报告了在不同粘接条件下在不同结构上获得的结果。后来，他们专注于最佳性能的结构，并证明必须使用底部填充(UF)来保证在裸片之间的良好粘接。供体晶片的背面附接在安装晶片的正面上。TSV很大，尺寸在从5μm到100μm的范围内，且晶片较厚。像素为大约1μm至大约10μm。互连将阻挡光，因此不能在像素阵列中使用。背面研磨也是有问题的处理，因为研磨大约700μm的晶片的成本昂贵，且使用Cu钉来作为研磨停止器进行研磨将必然涉及将Si和Cu混合。Cu是Si中的污染物，并有较高的固体移动性和固体溶解性。
美国专利申请20180102251公开了直接粘接的本地互连和有源基裸片。在微电子结构中，有源裸片或小芯片通过它们的芯级导体而与有源基裸片连接。这些本地互连提供了较短数据通路，这避免了标准界面的开销。当本地互连连接就位时，系统节省了重新分配路由。基裸片可以包含定制逻辑，从而使得附接的裸片能够提供库存功能。该结构能够连接不同互连类型和来自不同处理节点和以不同电压工作的小芯片。基裸片可以有用于驱动的状态元件。基裸片上的功能块从各种小芯片接收本地信号，并与所有附接的小芯片通信。小芯片可以共享基裸片的处理和存储器资源。路由阻碍最小，从而提高信号质量和正时。该系统能够双或四数据速率下操作。该结构有利于ASIC、ASSP和FPGA IC以及神经网络，从而减少占板面积和功率要求。这说明了将各个裸片装配至单个父裸片上，与早期的混合裸片非常类似。简言之，它将直接粘接互连概念应用于裸片在基裸片(较大裸片)顶上的多重均匀混合。该系统将能够随后层叠在一起的层数固有地限制为两层，它不通过供体裸片而提供与随后连接和层的互连，且由于布置方法的需要，在基裸片和小芯片之间的这些互连将仍然大约至少10μms，尽管比通常裸片水平更小。
美国专利申请20170194291公开了一种半导体结构以及用于形成该半导体结构的方法。该方法包括：提供第一半导体工件；将第二半导体工件粘接在第一半导体工件的第一表面上；形成通过第二半导体工件至第一半导体工件的第一导电通路；将第三半导体工件粘接在第一半导体工件的第二表面上，该第二表面与第一表面相对；以及形成通过第一半导体工件和第三半导体工件至第二半导体工件的第二导电通路，以使得第一导电通路和第二导电通通路电连接。该方法需要在半导体表面上形成金属垫，以使得导电通路与各半导体电连接。其中没有自对齐。在通路结构与不同晶片中的接触结构选择互连的方面也没有灵活性。没有直接粘接晶片，特别是重点在于在晶片/裸片之间有间隙并有填充层。因此，需要一种用于裸片“堆栈”的技术，以便获得更低互连电容和更高裸片密度的优点。这应用于TSV和凸点粘接的使用，因此应用于在大约10-100μm的厚裸片和更大互连结构的连接中。
美国专利申请20170316971公开了一种三维集成元件(例如单个裸片或晶片)的方法以及具有连接元件(例如单个裸片或晶片)的集成结构。裸片和晶片中的一个或两个可以有形成于其中的半导体装置。具有第一接触结构的第一元件粘接在具有第二接触结构的第二元件上。第一和第二接触结构能够在粘接时暴露，并由于粘接而电互连。通路可以在粘接之后蚀刻和填充，以便暴露和形成与互连的第一和第二接触结构的电互连，且提供从表面到该互连的电通道。通路结构较大。没有自对齐。在不同晶片中选择互连接触结构的通路结构的方面也没有灵活性。
美国专利申请20170062366公开了一种形成直接混合粘接的方法和一种由直接混合粘接来产生的装置，该装置包括：第一基板，该第一基板有第一组金属粘接垫，该第一组金属粘接垫优选是与由导电阻挡层覆盖的装置或电路连接，并有在第一基板上的金属粘接垫附近的第一非金属区域；第二基板，该第二基板有由第二导电阻挡层覆盖的第二组金属粘接垫，该第二组金属粘接垫与第一组金属粘接垫对齐，优选地与装置或电路连接，并有在第二基板上的金属粘接垫附近的第二非金属区域；以及接触粘接界面，该接触粘接界面在第一和第二组金属粘接垫之间，该金属粘接垫由导电阻挡层覆盖，该导电阻挡层通过第一非金属区域与第二非金属区域的接触粘接而形成。互连在粘接之前穿透安装界面。通路结构的尺寸限制为大约1μm，且它们的数量也由于产量原因而受到限制。每4个微电子元件有一个连接。该处理局限于两个晶片的粘接，且不允许随后的晶片粘接。
美国专利申请20160204084公开了用于形成半导体装置结构的方法。该方法包括提供第一半导体晶片和第二半导体晶片。第一晶体管形成于第一半导体晶片的正面中，且没有装置形成于第二半导体晶片中。该方法还包括将第一半导体晶片的正面粘接在第二半导体晶片的背面上，并使第二半导体晶片的正面变薄。在使第二半导体晶片变薄之后，第二晶体管形成于第二半导体晶片的正面中。至少一个第一TSV形成于第二半导体晶片中，且第一TSV直接接触第一半导体晶片的导电特征。该处理局限于两个晶片的粘接，且不允许随后晶片的粘接。
从前述内容可以理解，当前的3D集成方法通常分别处理各个装置层，然后装配这些层。除了这些层在装配过程中彼此对齐误差之外，这还能够导致在分离层之间的误差差异。整个处理由于需要在埋于装置层下面的两个不同金属线层之间进行连接而变得复杂。当试图使那些埋入信号可在组件的顶表面处获得时，可能导致进一步复杂化。
需要一种新颖的制造方法，该方法能够装配装置层，以使得它们高精确度地对齐。优选是，该方法以新颖方式应用已知技术，以便使得采用该方法的可能性更大。优选是，通路结构可以是0.22μm或更小，且不限制数量。更优选是，每个微电子元件可以有一个连接。更优选是，连接在粘接之后穿透安装界面。方法的进一步优点是提供自对齐。更优选是，通路结构使得不同晶片中的接触结构选择地互连。
发明内容
本发明技术提供了一种新的制造方法，该方法能够装配装置层，以使得它们高精确度地对齐。该方法导致提高了产量和可靠性。通路结构为0.22μm或更小，且并不限制数量。能够有很高的互连密度，因此生产的半导体装置非常适用于成像，因为每个像素能够有多个连接。连接在粘接后穿透安装界面。该方法是自对齐方法。通路结构能够与不同晶片中的通路结构选择地互连，例如，一个通路结构可以使得第一晶片中的通路结构与第二晶片中的通路结构互连，而相邻通路结构可以使得第三晶片中的第三通路结构与第一晶片中的通路结构和第二晶片中的通路结构互连。
在一个实施例中，提供了一种在三维半导体的制造中互连金属结构的方法，该方法包括：使得第一基板的第一上表面和第二基板的第二上表面提供有粘接层；使得第一上表面与第二上表面粘接，以便提供粘接部；穿过第一基板的底表面、穿过第一基板、绕嵌入第一基板中的第一金属结构、穿过粘接部和直至嵌入第二基板中的第二金属结构，来蚀刻通路；以及用导电材料填充通路，以便提供通路结构，从而电连接金属结构。
该方法还可以包括在第一金属结构中的蚀刻停止层，从而保护第一金属结构中的导电层防止蚀刻。
该方法还可以包括在第二金属结构中的蚀刻停止层，从而停止在第二基板中的蚀刻。
在该方法中，蚀刻可以提供直径小于大约500纳米的通路。该方法还可以包括将第三基板粘接在第一基板的底表面上，以便提供第二粘接部。
该方法还可以包括：穿过第三基板、绕嵌入第三基板中的第三金属结构和穿过第二粘接部直至通路结构，来蚀刻第二通路。
该方法还可以包括用导电材料填充第二通路，以便延伸通路结构，从而电连接金属结构。
该方法还可以包括在第四和随后的基板中依次粘接、蚀刻通路和填充该通路，从而提供第n个基板的三维半导体。
在该方法中，方法可以在室温下进行。
在该方法中，粘接可以是氧化物粘接。
在另一实施例中，提供了一种在三维半导体的制造中连接基板的方法，该方法包括：选择第一基板，该第一基板有第一上表面和在该第一上表面下面的第一金属结构；选择第二基板，该第二基板有第二上表面和在该第二上表面下面的第二金属结构，该第一和第二金属结构包括靠近上表面的导电层和远离上表面的蚀刻停止层；使得第一上表面和第二上表面提供有粘接层；粘接该粘接层，以便提供粘接部；穿过第一基板的底表面、穿过第一基板、绕第一金属结构、穿过粘接部和直至第二金属结构，来蚀刻通路；以及用导电材料填充通路，以便提供通路结构。
在该方法中，蚀刻可以产生直径小于大约750nm的通路。
在该方法中，蚀刻可以产生直径小于大约250nm的通路。
该方法还可以包括将第三基板粘接在第一基板的底表面上，以便提供第二粘接部。
该方法还可以包括：穿过第三基板、绕嵌入在第三基板中的第三金属结构和穿过第二粘接部直至通路结构，来蚀刻第二通路。
该方法还可以包括用导电材料来填充第二通路，以便延伸通路结构，从而电连接金属结构。
该方法还可以包括在基板中蚀刻多个通路，并用导电材料来填充该多个通路。
在该方法中，蚀刻可以以每个微电子元件大约一个通路的密度来产生多个通路。
在另一实施例中，提供了一种形成三维半导体结构的方法，该方法包括：选择第一硅晶片，该第一硅晶片包括第一装置层和后道(BEOL)层的，该BEOL层包括第一上表面和第一金属堆栈，该第一金属堆栈包括靠近第一上表面的导电层和远离第一上表面的蚀刻停止层，该第一上表面提供有氧化层；选择转移层，该转移层包括第二装置层和第二BEOL层，该第二BEOL层包括第二上表面和第二金属堆栈，该第二金属堆栈包括靠近第二上表面的导电层和远离第二上表面的蚀刻停止层，该第二上表面提供有氧化层；将第一硅晶片粘接在具有氧化层的转移层上，以使得第一上表面面对第二上表面；穿过转移层蚀刻多个通路至第一BEOL层内第一金属堆栈的深度；用导电材料填充通路，以便提供在第一和第二金属堆栈之间的电连接，从而形成三维半导体结构。
在该方法中，第一硅晶片可以选择为具有离第一上表面大约5nm的第一金属堆栈，且转移层可以选择为具有离第二上表面大约5nm的第二金属堆栈。
该方法还可以包括在基板中蚀刻多个通路，并用导电材料填充该多个通路。
在该方法中，蚀刻可以以每个微电子元件大约一个通路的密度来产生多个通路。
在该方法中，蚀刻可以产生直径小于大约250纳米的通路。
附图说明
图1A是本发明技术的安装晶片和转移层晶片的侧视图；
图1B是彼此粘接以便提供半导体结构的安装晶片和转移层晶片的侧视图。
图2是图1A和1B的转移晶片和转移层晶片的金属堆栈的侧视图。
图3是准备用于蚀刻的半导体结构的侧视图。
图4A是在蚀刻以便提供通路之后的半导体结构的侧视图；
图4B是通路和金属堆栈的细节的侧视图。
图5是半导体结构的侧视图，其中，通路进行填充，以便提供通路结构。
图6是优选实施例的侧视图，其中，通路衬有绝缘层。
图7A是第二转移晶片的侧视图；
图7B表示了粘接在第一转移晶片上以便提供第二半导体结构的第二转移晶片。
图8是准备用于蚀刻的第二半导体结构的侧视图。
图9是在蚀刻以便提供第二通路之后的第二半导体结构的侧视图。
图10是第二半导体结构的侧视图，其中填充了第二通路。
图11是具有穿过不同转移晶片延伸的通路的半导体。
具体实施方式
除非另外明确说明，否则下面的规则解释适用于本说明书(书面的说明书和权利要求书)：(a)本文中使用的所有词语应当根据情况需要而具有性别或数目(单数或复数)；(b)说明书和附加权利要求书中使用的单数形式“一”、“一个”和“该”包括复数形式，除非上下文另外明确说明；(c)应用于所述范围或值的在前术语“大约”表示在本领域中由测量方法已知或预期的范围或值的偏差内的近似值；(d)词语“这里”、“因此”、“从而”、“此外”、“之前”和“之后”以及类似含义的词语在整体上是指本说明书，而不是任何特定段落、权利要求书或其它子区间，除非另外说明；(e)描述性标题只是为了方便，不应当控制或影响本说明书的任何部分的含义或构造；(f)“或”和“任何”并不是排他，“包括”和“包含”并不是限制。而且，术语“包括”、“有”和“包含”应当解释为开放式术语(即意思是“包括但不局限于”)，除非另外说明。
本文中数值范围的引用只将用作分别涉及落入该范围内的各单独值的速记方法，除非在本文中另外指出，且将各单独值包含在说明书中，就像它在本文中单独叙述。当提供值的特殊范围时，应当理解为其中包括在该范围的上限和下限之间的各插入值(直到下限的十分之一单位，除非上下文另外明确说明)以及在所述范围内的任何其它所述或插入值。也包括所有更小的子范围。这些更小范围的上限和下限也包括在其中，但要遵守在所述范围内任何明确排除限制。
除非另外定义，否则本文中使用的所有技术和科学术语具有与相关领域的普通技术人员的通常所理解相同的含义。尽管也可以使用与本文中所述相似或等效的任何方法和材料，但是下面介绍可接受的方法和材料。
如图1A中所示，硅安装晶片(总体称为6)包括第一装置转移层10，该第一装置转移层10包括：第一前道(“FEOL”)结构12(微电子元件)，例如但是不局限于晶体管、光电二极管(像素)、微电子机械系统(MEMS)、二极管、电阻器、电容器、电感器、硅光子装置或其它合适元件；以及第一后道(BEOL)层14，该第一后道层14包括第一金属堆栈16，该第一金属堆栈16可以是(例如但不局限于)嵌入电介质中的金属布线。第一电介质层18沉积在硅安装晶片6的第一表面20上，该第一电介质层18在优选实施例中是高密度氧化层，最优选是高质量二氧化硅层，(但可以是例如但不局限于氮化硅、氧氮化硅(SION)、氧化钽)。硅安装晶片6通常是全厚度互补金属氧化物半导体(CMOS)晶片，并提供用于转移层的最终组件的机械支承。硅转移层晶片(总体称为8)包括第二装置层22，该第二装置层22包括：第二前道(“FEOL”)结构24(微电子元件)，例如但不局限于晶体管、二极管、电阻、电容器、电感器或其它合适元件；以及第二后道(BEOL)层26，该第二后道层26包括第二金属堆栈28，该第二金属堆栈28可以是(例如但不局限于)金属布线。第二电介质层30沉积在硅转移层晶片8的第一表面32上，该第二电介质层30优选是高密度氧化层，它在密度和孔隙率上与第一电介质层18匹配，且在优选实施例中为高密度氧化层，最优选是高质量二氧化硅层(但能够是例如但不局限于，氮化硅、氮氧化硅(SION)、氧化钽)。第一和第二电介质层18、30是二氧化硅层。安装晶片6和转移层晶片8有在它们的第一表面20、32上的高平坦度和低水平粗糙度。第一和第二电介质层18、30也必须平坦，在它们的表面34、36上几乎没有或没有粗糙度。第一电介质层18和第二电介质层30进行处理，以便保证满足用于良好粘接的平坦度和粗糙度。这可以并不是在第一和第二电介质层18、30中所固有。用于晶片弯曲的示例值小于70μm(横过200mm的晶片)，且局部表面粗糙度为大约0.2nm。可以看见，第一和第二金属堆栈16、28埋在第一和第二BEOL 14、26内。它们可以处在不同深度。如图1B中所示，在第一制造步骤中，硅安装晶片6和硅转移层晶片8通过电介质层18、30而彼此粘接，该电介质层18、30共价粘接，以便形成第一粘接界面38。也可选择，粘接能够是熔融粘接、混合粘接、共晶粘接、粘接剂粘接、热压粘接或等离子体激活粘接。粘接是在室温或者在不超过所转移层的BEOL堆栈的失效极限的温度下进行。一旦安装晶片6和转移层晶片8粘接，就使用美国专利7166520的方法来使得安装晶片6变薄，该专利整个被本文参引。简言之，硅安装晶片6包括平行于晶片表面的氢片晶区域。这是裂平开面，当施加力时，晶片沿该平面破裂，从而使用已知技术(例如抛光和钨化学机械平坦化(CMP))将晶片的厚度减小至高度控制的厚度。
金属堆栈16、28、108的细节和它们的定向如图2中所示。金属堆栈16、28、108包括：导电层40、42、142，该导电层40、42、142可以是例如但不局限于铝或铜；以及蚀刻停止层44、46、146，该蚀刻停止层44、46、146可以是例如但不局限于钛、氮化钛和钨的堆栈。导电层40、42、142靠近第一表面20、32，蚀刻停止层44、46、146远离第一表面20、32。在优选实施例中，导电层40、42、142离第一表面20，32不大于大约500nm至大约100nm，优选是大约5nm。当硅安装晶片6和硅转移层晶片8夹在一起，以使得硅转移层晶片8翻转时，蚀刻停止层46在硅转移层晶片8中的导电层42上面和在在硅晶片6中的导电层40下面。蚀刻停止层44、46、146也称为保护层。当添加第二转移层晶片时，它以与第一转移层晶片8相同的定向布置在第一转移层晶片8上。
如图3中所示，在第二制造步骤中，第三电介质层50添加在转移层晶片8的第二表面52上，该第三电介质层50优选是高质量氧化层，最优选是二氧化硅，但也可以是如上所述的其它电介质层，有孔56的图案化光致抗蚀剂54布置在第三电介质层50的顶上。图案化的光致抗蚀剂54保证只在孔56所位于的位置处进行蚀刻。
如图4A中所示，通路60进行蚀刻，并延伸穿过第三电介质层50、穿过转移层晶片8、穿过第一粘接界面38和进入硅安装晶片6的第一BEOL层14。如图4B中所示，第二金属堆栈28的蚀刻停止层46用作蚀刻导电层42的屏障，从而使得导电层42能够保持它的完整性。蚀刻前进经过第二金属堆栈28和到达第一金属堆栈16，从而使得导电层40、42彼此暴露。因此，这使得导电层40、42在单个蚀刻步骤中自对齐。可以使用任何合适的蚀刻方法，包括例如等离子体蚀刻、反应离子等离子体蚀刻(RIE)、化学湿蚀刻、激光钻孔和/或本领域中已知的其它处理。蚀刻处理可以导致具有垂直侧壁轮廓、锥形侧壁轮廓或不规则轮廓的通路，例如包括脚部。通路60具有较高纵横比，它可以在大约5和大约10之间或者大于10。
图5表示了该方法的下一步骤。导电材料沉积在通路60中，以便形成通路结构62或互连，从而使得导电层40、42、142彼此电互连。导电材料可以由钨、钨基合金、钛、铜或铜基合金、铝、金、银、钼(Mo)、氮化钛(TiN)等来形成。在优选实施例中，使用钛、氮化钛和钨，且通路结构62使用钨化学机械平面化(“CMP”)处理来进行处理。本领域技术人员将认识到，一旦建立了通路结构62，就有通过第二金属堆栈28而与第二装置层22中的硅的电接触。有时希望这种接触，有时需要电隔离。
在图6所示的优选实施例中，电介质隔离层70在通路60的侧壁72上。在硅转移层晶片8的制备过程中，沟槽穿过第二装置层22来切割，且该沟槽由电介质填充，例如氧化物。通路60小于电介质填充的沟槽，从而提供了电介质隔离层70。
在图7A所示的附加步骤中，添加第二转移层晶片(总体称为80)。第二转移层晶片80包括第三装置层82，该第三装置层82包括：第二前道(“FEOL”)结构84(微电子元件)，例如但不局限于晶体管、二极管、电阻器、电容器、电感器或其它合适元件；以及第三后道(BEOL)层86，该第三后道层86包括第三金属堆栈88，该第三金属堆栈88可以是例如但不局限于金属布线。第四电介质层90在第二转移层晶片80的第一表面92上生长。第四电介质层90优选是高质量氧化层，且最优选是二氧化硅，但也可以是如上所述的其它电介质层。如图7B中所示，第四电介质层90与电介质层50粘接，以便形成第二粘接界面91。如上所述和如图8中所示，第五电介质层100添加在第二转移层晶片80的第二表面102上，具有孔106的光致抗蚀剂104布置在第二电介质层100的顶部上。光致抗蚀剂104保证只在孔106所处于的位置处发生蚀刻。第三金属堆栈88如上所述和如图2中所示。
如图9中所示，通路110进行蚀刻，并延伸穿过第五电介质层100、穿过第二转移层晶片80、穿过第二粘接界面91直至第一通路结构62的上表面112。第三金属堆栈108的蚀刻停止层146用作蚀刻导电层142的阻挡层，从而使得导电层142能够保持它的完整性。蚀刻前进经过第三金属堆栈108和到达第一通路结构62，从而使得导电层142暴露于第一通路结构62。因此，这使得导电层40、42、142自对齐。
如图10中所示，导电材料沉积在通路110中，以便形成通路结构120或互连，从而使得导电层40、42、142彼此电互连。导电材料可以由钨、钨基合金、钛、铜或铜基合金、铝、金、银、钼(Mo)、氮化钛(TiN)等来形成。在优选实施例中，使用钛、氮化钛和钨，且通路结构120使用钨化学机械平面化(“CMP”)处理和蚀刻处理来处理。本领域技术人员将认识到，一旦建立通路结构120，就有通过第三装置层82中的第三金属堆栈108而与硅的电接触。有时希望这种接触，有时需要电隔离。
如图11中所示，第一通路(总体称为198)通过第一蚀刻步骤来产生，该第一蚀刻步骤使导电层40和42自对齐。该通路198衬有绝缘层200，该绝缘层200在通路结构202和通路壁204之间。第二通路(总体称为210)通过第二蚀刻步骤来产生，该第二蚀刻步骤使得导电层40、42和142自对齐。该通路210可以衬有或不衬有绝缘层。第二通路210通过通路结构212而在单个步骤中使得所有三个导电层40、42和142自对齐。
不管添加多少转移层，在制造中的精加工步骤都涉及在多个层中使用各种氧化物和氮化物来进行的表面钝化。各层的范围为lμm。并不进行理论束缚，这种钝化保护半导体免受环境影响。随后用“垫开口”掩模来设计图案，并蚀刻该钝化部分直到金属堆栈22、108。在蚀刻之后，金属堆栈22、108可用于线粘接、凸点粘接或任何其它标准裸片/封装级连接技术，包括但不局限于再分布层(RDL)和其它堆栈技术。
如本领域技术人员所知，可以添加附加的转移层，如对于第二转移层添加所述。使用的所有处理都是室温处理。通路和通路结构的直径为大约250纳米至大约750纳米以及在它们之间的所有范围。通路和通路结构的密度非常高，关系低至每个通路1个微电子元件。
尽管已经结合当前认为可能是最实际和/或合适的实施例来介绍了示例实施例，但是应当理解，说明书并不局限于所公开的实施例，而是相反，将覆盖包含在示例实施例的精神和范围内的各种变化和等效结构。本领域技术人员只使用常规实验就将认识到或能够确定本文具体介绍的具体示例实施例的很多等效物。这些等效物将包含在这里附加或随后提交的权利要求的范围内。

Claims (23)

1.一种在三维半导体的制造中互连金属结构的方法，所述方法包括：使得第一基板的第一上表面和第二基板的第二上表面提供有粘接层；使得第一上表面与第二上表面粘接，以便提供粘接部；穿过第一基板的底表面、穿过第一基板、绕嵌入第一基板中的第一金属结构、穿过粘接部和直至嵌入第二基板中的第二金属结构，来蚀刻通路；以及用导电材料填充通路，以便提供通路结构，从而电连接金属结构。
2.根据权利要求1所述的方法，还包括：在第一金属结构中的蚀刻停止层以保护第一金属结构中的导电层防止被蚀刻。
3.根据权利要求2所述的方法，还包括：在第二金属结构中的蚀刻停止层以停止在第二基板中的蚀刻。
4.根据权利要求3所述的方法，其中：所述蚀刻提供直径小于大约500纳米的通路。
5.根据权利要求4所述的方法，还包括：将第三基板粘接在第一基板的底表面上，以便提供第二粘接部。
6.根据权利要求5所述的方法，还包括：穿过第三基板、绕嵌入第三基板中的第三金属结构和穿过第二粘接部直至通路结构，来蚀刻第二通路。
7.根据权利要求6所述的方法，还包括：用导电材料填充第二通路，以便延伸通路结构，从而电连接金属结构。
8.根据权利要求7所述的方法，还包括：在第四和随后的基板中依次粘接、蚀刻通路和填充所述通路，从而提供第n个基板的三维半导体。
9.根据权利要求2至8中任意一项所述的方法，其中：所述方法在室温下进行。
10.根据权利要求9所述的方法，其中：所述粘接是氧化物粘接。
11.一种在三维半导体的制造中连接基板的方法，所述方法包括：选择第一基板，所述第一基板有第一上表面和在所述第一上表面下面的第一金属结构；选择第二基板，所述第二基板有第二上表面和在所述第二上表面下面的第二金属结构，所述第一金属结构和第二金属结构包括靠近上表面的导电层和远离上表面的蚀刻停止层；使得第一上表面和第二上表面提供有粘接层；粘接所述粘接层，以便提供粘接部；穿过第一基板的底表面、穿过第一基板、绕第一金属结构和穿过粘接部和直至第二金属结构来蚀刻通路；以及用导电材料填充通路，以便提供通路结构。
12.根据权利要求11所述的方法，其中：所述蚀刻产生直径小于大约750nm的通路。
13.根据权利要求12所述的方法，其中：所述蚀刻产生直径小于大约250nm的通路。
14.根据权利要求13所述的方法，还包括：将第三基板粘接在第一基板的底表面上，以便提供第二粘接部。
15.根据权利要求14所述的方法，还包括：穿过第三基板、绕嵌入在第三基板中的第三金属结构、和穿过第二粘接部直至通路结构，来蚀刻第二通路。
16.根据权利要求15所述的方法，还包括：用导电材料来填充第二通路，以便延伸通路结构，从而电连接金属结构。
17.根据权利要求10至16中任意一项所述的方法，还包括：在基板中蚀刻多个通路，并用导电材料来填充所述多个通路。
18.根据权利要求17所述的方法，其中：所述蚀刻以每个微电子元件大约一个通路的密度来产生多个通路。
19.一种形成三维半导体结构的方法，所述方法包括：选择第一硅晶片，所述第一硅晶片包括第一装置层和后道(BEOL)层的，所述BEOL层包括第一上表面和第一金属堆栈，所述第一金属堆栈包括靠近第一上表面的导电层和远离第一上表面的蚀刻停止层，所述第一上表面提供有氧化层；选择转移层，所述转移层包括第二装置层和第二BEOL层，所述第二BEOL层包括第二上表面和第二金属堆栈，所述第二金属堆栈包括靠近第二上表面的导电层和远离第二上表面的蚀刻停止层，所述第二上表面提供有氧化层；将第一硅晶片粘接在具有氧化层的转移层上，以使得第一上表面面对第二上表面；穿过转移层蚀刻多个通路至第一BEOL层内到第一金属堆栈的深度；用导电材料填充通路，以便提供在第一金属堆栈和第二金属堆栈之间的电连接，从而形成三维半导体结构。
20.根据权利要求19所述的方法，其中：所述第一硅晶片选择为具有离第一上表面大约5nm的第一金属堆栈，且所述转移层选择为具有离第二上表面大约5nm的第二金属堆栈。
21.根据权利要求19或20所述的方法，还包括：在基板中蚀刻多个通路，并用导电材料填充所述多个通路。
22.根据权利要求21所述的方法，其中：蚀刻以每个微电子元件大约一个通路的密度来产生多个通路。
23.根据权利要求22所述的方法，其中：蚀刻产生直径小于大约250纳米的通路。
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