KR20180113897A - 실리콘 기판이 없는 인터포저를 구비한 패키지와 그 형성 방법 - Google Patents

실리콘 기판이 없는 인터포저를 구비한 패키지와 그 형성 방법 Download PDF

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KR20180113897A
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80004—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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Abstract

방법은, 복수의 유전체층을 형성하는 단계와, 상기 복수의 유전체층에 복수의 재배선 라인(redistribution line)을 형성하는 단계와, 상기 복수의 유전체층을 에칭하여 개구부를 형성하는 단계와, 상기 개구부를 충전하여, 상기 복수의 유전체층을 관통하는 유전체 관통 비아(through-dielectric via)를 형성하는 단계와, 상기 유전체 관통 비아와 상기 복수의 유전체층 위에 절연층을 형성하는 단계와, 상기 절연층에 복수의 접합 패드를 형성하는 단계와, 하이브리드 접합을 통해 디바이스를 상기 절연층 및 상기 복수의 접합 패드의 일부에 접합하는 단계를 포함한다.

Description

실리콘 기판이 없는 인터포저를 구비한 패키지와 그 형성 방법{PACKAGES WITH SI-SUBSTRATE-FREE INTERPOSER AND METHOD FORMING SAME}
<우선권 주장 및 교차 참조>
본 출원은 다음의 가출원 미국 특허 출원: 2017년 4월 7일에 출원한 출원 일련 번호 62/483,256[발명의 명칭: Packages with Si-substrate-free Interposer and Method forming Same]에 대해 우선권을 주장하며, 이 출원은 참조로 본 명세서에 포함된다.
<배경>
집적 회로 패키지는, 더 많은 기능을 달성하기 위해 동일한 패키지 내에 더 많은 디바이스가 패키징됨에 따라 점점 더 복잡해지고 있다. 예를 들어, 패키지는 동일한 인터포저에 접합된 메모리 큐브 및 프로세서 등의 복수의 디바이스 다이를 포함할 수도 있다. 인터포저는 반도체 기판에 기반하여 형성될 수 있는데, 그 반도체 기판에 형성된 실리콘 관통 비아(through-silicon vias)가 인터포저의 대향 측면 상에 형성된 피처들을 상호접속시킨다. 몰딩 화합물이 내부의 디바이스 다이를 밀봉한다. 인터포저를 포함한 패키지와 디바이스 다이가 패키지 기판에 추가로 접합된다. 또한, 표면 실장 디바이스가 기판에 접합될 수도 있다. 디바이스 다이에 발생한 열을 방산시키기 위해 열 확산기(heat spreader)가 디바이스 다이의 상면에 부착될 수 있다. 열 확산기는 패키지 기판 상에 고정된 스커트부(skirt portion)를 가질 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 20은 일부 예시적인 실시형태에 따른 실리콘 기판이 없는(Si-레스)(Si-less) 패키지의 형성에 있어서의 중간 스테이지의 단면도이다.
도 21과 도 22는 일부 예시적인 실시형태에 따른 Si-레스 패키지의 형성에 있어서의 중간 스테이지의 단면도이다.
도 23과 도 24는 일부 예시적인 실시형태에 따른 Si-레스 패키지를 포함한 일부 패키지의 단면도이다.
도 25는 일부 실시형태에 따른 패키지를 형성하는 공정 흐름도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
실리콘 기판이 없는(Si-레스) 인터포저에 기반하여 형성된 패키지 및 그 형성 방법이 다양한 예시적인 실시형태들에 따라 제공된다. 패키지를 형성하는 중간 스테이지들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다.
도 1 내지 도 20은 본 개시내용의 일부 실시형태에 따른 패키지의 형성에 있어서의 중간 스테이지의 단면도를 나타내고 있다. 도 1 내지 도 20에 나타내는 단계들은 도 25에 도시한 공정 흐름(300)으로도 개략적으로 반영된다.
도 1은 캐리어(20)와 그 캐리어(20) 상에 형성된 이형층(release layer)(22)을 도시하고 있다. 캐리어(20)는 유리 캐리어, 실리콘 웨이퍼, 유기 캐리어 등일 수 있다. 캐리어(20)는 라운드 평면 형상(round top-view shape)을 가질 수도 있고, 일반적인 실리콘 웨이퍼의 사이즈를 가질 수도 있다. 예를 들어, 캐리어(20)는 8인치 직경, 12인치 직경 등을 가질 수 있다. 이형층(22)은 후속 단계에서 형성될 상부 구조로부터 캐리어(20)와 함께 제거되는, 폴리머계 재료(광열 변환(Light To Heat Conversion, LTHC)) 재료 등)로 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 이형층(22)은 에폭시계 열방출 재료(thermal-release materia)로 형성된다. 이형층(22)은 캐리어(20) 상에 코팅될 수 있다. 이형층(22)의 상면은 평평하고, 고도의 동일 평면성(co-planarity)을 갖는다.
이형층(22) 상에 유전체층(24)이 형성된다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(24)은 폴리머로 형성되며, 이것은 포토 리소그래피 공정을 이용해 쉽게 패터닝될 수 있는, 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등의 감광성 재료일 수도 있다.
유전체층(24) 위에는 재배선층(Redistribution Line, RDL)(26)이 형성된다. RDL(26)의 형성은, 유전체층(24) 위에 시드층(도시 생략)을 형성하는 단계와, 시드층 위에 포토레지스트 등의 패터닝된 마스크(도시 생략)을 형성하는 단계와, 그 다음에, 노출된 시드층 상에 금속 도금을 행하는 단계를 포함할 수 있다. 그리고 패터닝된 마스크와, 그 패터닝된 마스크에 의해 덮이는 시드층의 부분이 제거되어, 도 1에서와 같이 RDL(26)이 남는다. 본 개시내용의 일부 실시형태에 따르면, 시드층은 티탄층과, 그 티탄층 위에 구리층을 포함한다. 시드층은 예컨대 물리적 기상 증착(PVD)을 이용하여 형성될 수 있다. 도금은 예컨대 무전해 도금을 이용하여 행해질 수 있다.
계속 도 1을 참조하면, 유전체층(28)이 RDL(26) 상에 형성된다. 유전체층(28)의 바닥면은 유전체층(24)과 RDL(26)의 상면과 접촉한다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(28)은 폴리머로 형성되며, 이것은 PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 그리고 유전체층(28)은 내부에 개구부(30)를 형성하도록 패터닝된다. 그러므로, RDL(26)의 일부는 유전체층(28) 내의 개구부(30)를 통해 노출된다.
다음으로, 도 2을 참조하면, RDL(32)이 RDL(26)에 접속하도록 형성된다. RDL(32)은 유전체층(28) 위에 금속 트레이스(금속 라인)를 포함한다. RDL(32)은 유전체층(28) 내의 개구부로 연장되는 비아도 포함한다. RDL(32)은 도금 공정으로도 형성되는데, 이 공정에서는 각각의 RDL(32)이 시드층(도시 생략)과, 그 시드층 위의 도금된 금속성 재료를 포함한다. 시드층과 도금된 재료는 같은 재료 또는 상이한 재료로 형성될 수 있다. RDL(32)은 알루미늄, 구리, 텅스텐 및 그 합금을 포함한 금속 또는 금속 합금을 포함할 수 있다. 유전체층(28 및 34)과 RDL(32 및 36)을 형성하는 단계들은 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 302로서 표현된다.
도 3을 참조하면, 유전체층(34)이 RDL(32)과 유전체층(28) 위에 형성된다. 유전체층(34)은 유전체층(28)과 동일한 후보 재료에서 선택될 수 있는 폴리머를 이용해 형성될 수 있다. 예를 들어, 유전체층(34)는 PBO, 폴리이미드, BCB 등으로 형성될 수도 있다. 한편, 유전체층(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등의 무기 유전체 재료를 포함할 수도 있다.
도 3은 RDL(32)에 전기적으로 접속되는 RDL(36)의 형성을 도시하고 있다. RDL(36)의 형성은 RDL(32)을 형성하는 것과 유사한 재료 및 방법을 채택할 수 있다. 도시하는 예시적인 실시형태에서는, 2개의 폴리머층(28 및 34) 및 거기에 형성된 각각의 RDL(32 및 36)에 대해 논의되지만, 라우팅 요건 및 응력 완충용의 폴리머를 사용하는 요건에 따라, 더 적거나 더 많은 유전체층이 채택될 수도 있다. 예를 들어, 단일 폴리머층, 또는 3개, 4개 또는 그 이상의 폴리머층이 있을 수도 있다.
도 4는 패시베이션층(38 및 42) 및 RDL(40 및 44)의 형성을 도시하고 있다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 304로서 표현된다. 본 개시내용의 일부 실시형태에 따르면, 패시베이션층(38 및 42)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산소(oxy)-탄소(carbo)-질화물, USG(Un-doped Silicate Glass), 또는 이들의 다층 등의 무기 재료로 형성된다. 패시베이션층(38 및 42) 각각은 단층이거나 복합층일 수 있으며, 비다공성 재료로 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 패시베이션층(38 및 42) 중 한 층 또는 양 층은 실리콘 산화물층(별도로 도시하지 않음)과 그 실리콘 산화물층 위의 실리콘 질화물층(별도로 도시하지 않음)을 포함하는 복합층이다. 패시베이션층(38 및 42)은 후속 단락에서 논의되겠지만, 습기 및 유해한 화학물질이 패키지 내의 미세 피치(fine-pitch) RDL과 같은 전도성 피처에 액세스하는 것을 차단하는 기능을 갖는다.
RDL(40 및 44)은 알루미늄, 구리, 알루미늄 구리, 니켈 또는 이들의 합금으로 형성될 수 있다. 일부 실시형태에 따르면, RDL(44)의 일부 부분은 도 11에 도시하는 바와 같이, 후속으로 형성된 TDV(through-Dielectric Vias)를 랜딩하기에 충분히 큰 금속 패드로서 형성된다. 이들 금속 패드는 일부 실시형태에 따라 금속 패드(44) 또는 알루미늄 패드(44)로서 적절하게 지칭된다. 또한, 패시베이션층의 수는 1, 2(예시의 경우), 3, 또는 그 이상의 임의의 정수일 수 있다.
도 5는 복수의 유전체층 중 하나의 형성을 도시하고 있다. 예를 들어, 도시하는 바와 같이, 유전체층(46)은 내부에 상측 RDL(44)를 매립하도록 형성될 수 있다. 유전체층(48)은 유전체층(46) 위에 형성되며, 에칭 정지층으로서 기능할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(46 및 48)은 단일 유전체층으로 대체될 수도 있다. 유전체층(46 및 48)의 이용 가능한 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등을 포함한다.
도 6, 도 7 및 도 8은 본 개시내용의 일부 실시형태에 따른 유전체층 및 미세 피치 RDL의 형성을 도시하고 있다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 306으로서 표현된다. 형성 방법은 실리콘 기판을 기반으로 한 디바이스 다이를 위한 상호접속 구조를 형성하는 방법을 채택할 수 있다. 예를 들어, 상호접속 구조의 형성 방법은 싱글 다마신 및/또는 더블 다마신 공정을 포함할 수 있다. 따라서, 그 결과로 형성된 RDL은 선택적으로 금속 라인으로도 지칭되고, 대응하는 유전체층은 선택적으로 IMD(Inter-Metal-Dielectric)층으로도 지칭된다.
도 6을 참조하면, 유전체층(50A 및 54A)과 에칭 정지층(52A)이 형성된다. 유전체층(50A 및 54A)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등, 또는 약 3.0보다 k 값이 작은 로우k 유전체 재료로 형성될 수 있다. 로우k 유전체 재료는 Black Diamond(Applied Materials사의 등록 상표), 탄소 함유 로우k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다. 에칭 정지층(52A)는 유전체층(50A 및 54A)에 대해 높은 에칭 선택성을 가진 재료로 형성되는데, 실리콘 탄화물, 실리콘 탄질화물 등으로 형성될 수 있다. 대안의 실시형태에 따르면, 에칭 정지층(52A)은 형성되지 않는다.
미세 피치 RDL(56A)이 라우팅을 위해 유전체층(52A 및 54A)에 형성된다. 단일의 도시하는 미세 피치 RDL(56A)가 복수의 미세 피치 RDL을 나타내는 것임을 알 것이다. 본 개시내용의 일부 실시형태에 따른 미세 피치 RDL은 다마신 공정을 이용하여 형성되기 때문에, (구조의 평면도에서 볼 경우) 예컨대 약 0.8 ㎛보다 작은 피치로 매우 얇게 형성될 수 있다. 이것은 미세 피치 RDL의 밀도 및 라우팅 능력을 상당히 개선시킨다. 일부 실시형태에 따르면, 미세 피치 RDL(56A)은 단일 다마신 공정을 이용하여 형성되는데, 이 공정은 유전체층(50A 및 52A)을 에칭하여 트렌치를 형성하는 단계와, 전도성 재료로 트렌치를 충전하는 단계와, 화학적 기계 연마(CMP) 또는 기계적 연삭(mechanical grinding) 등의 평탄화를 수행하여 유전체층(54A) 위의 전도성 재료의 부분을 제거하는 단계를 포함한다.
본 개시내용의 일부 실시형태에 따르면, 미세 피치 RDL(56A)를 형성하기 위한 전도성 재료는 동종 재료(homogenous material)이다. 본 개시내용의 다른 실시형태에 따르면, 전도성 재료는 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등으로 형성된 배리어층과, 배리어층 위의 구리 함유 재료(구리 또는 구리 합금)을 포함한 복합 재료이다. 미세 피치 RDL(56A)가 더블 다마신 공정으로도 형성될 수 있어, 일부 비아는 일부 미세 피치 RDL(56A) 아래에 형성될 수 있고, 그 비아는 미세 피치 RDL(56A)을 RDL(44)에 접속하는데 사용될 수 있다.
도 7은 유전체층(50B 및 54B) 및 에칭 정지층(52B)의 형성을 도시하고 있다. 유전체층(50B 및 54B)의 재료는 유전체층(50A 및 54A)을 형성하기 위한 동일한 후보 재료 중에서 선택될 수 있고, 에칭 정지층(52B)의 재료는 에칭 정지층(52A)을 형성하기 위한 동일한 후보 재료 중에서 선택될 수 있다.
미세 피치 RDL(56B)도 유전체층(50B, 52B, 및 54B)에 형성된다. 미세 피치 RDL(56B)는 유전체층(54B)에 형성된 금속 라인과, 유전체층(50B 및 52B)에 형성된 비아를 포함한다. 도 7은 금속 라인이 오버에칭에 의해 에칭 정지층(52B)으로 연장되는 것을 도시하고 있지만, RDL(56B) 내의 금속 라인은 에칭 정지층(52B)의 상면 상에서 실제 멈출 수 있으며, 이 에칭 정지층을 관통하지 않는다. 그 형성은, 유전체층(54B)에 트렌치를 그리고 유전체층(50B 및 52B)에 비아 개구부를 형성하는 단계와, 전도성 재료를 충전하는 단계와, 이어서 기계적 연삭 또는 화학적 기계 연마(CMP) 등의 평탄화를 수행하는 단계를 포함하는 더블 다마신 공정을 포함할 수 있다. 마찬가지로, 미세 피치 RDL(56B)은 동종 재료로 형성될 수도, 또는 배리어층 및 배리어층 위의 구리 함유 재료를 포함하는 복합 재료로 형성될 수도 있다.
도 8은 유전체층(50C 및 54C), 에칭 정지층(52C), 및 미세 피치 RDL(56C)의 형성을 도시하고 있다. 형성 방법 및 재료는 하부 각각의 층과 유사하기 때문에, 반복 설명하지 않는다. 또, 에칭 정지층(52A, 52B, 및 52C)이 일부 실시형태에 따라 생략될 수도 있으며, 트렌치를 형성하기 위한 대응하는 에칭은 트렌치의 깊이를 제어하는 타임 모드(time-mode)를 이용하여 수행될 수 있다. 더 많은 유전체층 및 미세 피치 RDL층이 형성될 수도 있음을 알 것이다. 또한, 에칭 정지층(52A, 52B, 및 52C)의 일부 또는 전부가 생략될 수 있더라도, 미세 피치 RDL이 위치하는 유전체층들이 상이한 공정으로 형성되기 때문에, 이들 유전체층이 동일한 유전체 재료로 형성되든지 또는 상이한 유전체 재료로 형성되든지에 관계 없이, 미세 피치 RDL(56A, 56B, 및 56C)을 형성하는 유전체층 사이의 계면을 구별할 수 있다. 후속 단락에서, 유전체층(50A, 52A, 54A, 50B, 52B, 54B, 50C, 52C, 및 54C)은 식별을 용이하게 하기 위해 집합적으로 또 개별적으로 유전체층(58)이라고 지칭된다. 미세 피치 RDL(56A, 56B 및 56C)도 집합적으로 또 개별적으로 미세 피치 RDL(56)이라고 지칭된다. 마찬가지로, 도 8은 RDL(56C) 내의 금속 라인이 오버에칭에 의해 에칭 정지층(52C)으로 연장되는 것을 도시하고 있지만, RDL(56C) 내의 금속 라인은 에칭 정지층(52C)의 상면 상에서 실제 멈출 수 있으며, 이 에칭 정지층을 관통하지 않는다.
도 9를 참조하면, 유전체층(48 및 58)이 에칭되어 TDV(Through-Dielectric Via) 개구부(60)를 형성한다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 308로서 표현된다. 금속 패드(44)는 TDV 개구부(60)에 노출된다. 도 9에 도시하는 구조의 평면도에서 볼 경우, 비아 개구부(60)는 미세 피치 RDL(56)이 형성되는 영역을 둘러싸는 링(ring)으로 정렬될 수 있다. 비아 개구부(60)의 평면 형상(top-view shape)은 직사각형, 원형, 육각형 등일 수 있다.
다음으로, TDV 개구부(60)는 전도성 재료로 충전되어 TDV(62)를 형성하고, 그 결과의 구조가 도 10에 도시된다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 310으로서 표현된다. 본 개시내용의 일부 실시형태에 따르면, TDV(62)는 동종의 전도성 재료로 형성되며, 이 재료는 구리, 알루미늄, 텅스텐 등을 포함하는 금속 또는 금속 합금일 수 있다. 본 개시내용의 대안적 실시형태에 따르면, TDV(62)는 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등으로 형성된 전도성 배리어층과, 배리어층 위의 금속 함유 재료를 포함하는 복합 구조를 갖는다. 본 개시내용의 일부 실시형태에 따르면, 유전체 절연층이 TDV(62) 각각을 둘러싸도록 형성된다. 대안적 실시형태에 따르면, TDV(62)를 둘러싸도록 형성되는 유전체 절연층이 없고, TDV(62)가 유전체층(58)과 물리적으로 접촉한다. TDV(62)의 형성은 또한, 전도성 재료를 TDV 개구부(60)(도 9)에 적층하는 단계와, 유전체층(58) 위에 적층된 재료의 과량 부분을 제거하도록 평탄화를 수행하는 단계를 포함한다.
도 11은 접합 패드(66)와 유전체층(64)의 형성을 도시하며, 접합 패드(66)는 유전체층(64)에 위치한다. 명세서 전반에 걸쳐서, 유전체층(64)은 선택적으로 절연층으로 또는 유전체 절연 영역으로 칭해진다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 312로서 표현된다. 접합 패드(66)는 하이브리드 접합(hybrid bonding)을 형성하기에 용이한 금속으로 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 접합 패드(66)는 구리 또는 구리 합금으로 형성된다. 유전체층(64)은 예컨대 실리콘 산화물로 형성될 수도 있다. 유전체층과 접합 패드(66)의 상면은 동일 평면 상에 있다. 평면성(planarity)은 예컨대 CMP 또는 기계적 연삭 단계 등의 평탄화 단계를 통해 달성될 수 있다.
명세서 전반에 걸쳐서, 층(22) 위의 구성요소들을 합쳐서 인터포저(100)로 지칭한다. 실리콘 기판에 기반하여 형성된 통상의 인터포저와는 달리, 인터포저(100)는 유전체층(58)에 기반하여 형성된다. 인터포저(100)에 실리콘 기판이 없기 때문에, 인터포저(100)는 실리콘 기판이 없는 인터포저 또는 Si-레스 인터포저로 지칭된다. TDV(62)가 유전체층(58)에 형성되어 통상의 실리콘 관통 비아를 대체한다. 실리콘 기판이 반도성(semiconductive)이기 때문에, 회로 및 그 내부 및 그 위에 형성된 접속부의 성능에 악영향을 미칠 수 있다. 예를 들어, 실리콘 기판에 의해 야기되는 신호의 열화가 있지만, 본 개시내용의 실시형태에서는 TDV(62)가 유전체층으로 형성되기 때문에 이러한 열화를 피할 수 있다.
다음으로, 도 12에 도시하는 바와 같이 디바이스(68A 및 68B)가 인터포저(100)에 접합된다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 314로서 표현된다. 디바이스(68A 및 68B)는 디바이스 다이일 수도 있고, 따라서 패키지 등의 다른 유형의 디바이스일 수도 있지만 이하에서는 디바이스 다이로 지칭된다. 본 개시내용의 일부 실시형태에 따르면, 디바이스 다이(68A 및 68B)는 중앙 처리 장치(CPU) 다이, 마이크로 제어 유닛(MCU) 다이, 입출력(IO) 다이, 베이스밴드(BaseBand) 다이, 또는 애플리케이션 프로세서(Application Processor, AP) 다이일 수 있는 로직 다이를 포함할 수 있다. 디바이스 다이(68A 및 68B)는 메모리 다이도 포함할 수 있다. 디바이스 다이(68A 및 68B)는 각각 실리콘 기판일 수도 있는 반도체 기판(70A 및 70B)을 포함한다. 또한, 디바이스 다이(68A 및 68B)는 각각, 디바이스 다이(68A 및 68B) 내의 능동 디바이스 및 수동 디바이스에 접속하기 위한 상호접속 구조(72A 및 72B)를 포함한다. 상호접속 구조(72A 및 72B)는 금속 라인 및 비아(도시 생략)를 포함한다.
디바이스 다이(68A)는 디바이스 다이(68A)의 도시하는 바닥면에 접합 패드(74A) 및 유전체층(76A)을 포함한다. 접합 패드(74A)의 도시하는 바닥면은 유전체층(76A)의 도시하는 바닥면과 동일 평면 상에 있다. 디바이스 다이(68B)는 도시하는 바닥면에 접합 패드(74B) 및 유전체층(76B)을 포함한다. 접합 패드(74B)의 도시하는 바닥면은 유전체층(76B)의 도시하는 바닥면과 동일 평면 상에 있다.
접합은 하이브리드 접합을 통해 달성될 수 있다. 예를 들어, 접합 패드(74A 및 74B)는 금속 대 금속의 직접 접합을 통해 접합 패드(66)에 접합된다. 본 개시내용의 일부 실시형태에 따르면, 금속 대 금속의 직접 접합은 구리 대 구리 직접 접합이다. 또한, 유전체층(76A 및 76B)은 예컨대 생성된 Si-O-Si 결합으로 유전체층(64)에 접합된다. 하이브리드 접합은 사전 접합(pre-bonding) 및 어닐링을 포함할 수 있고, 따라서 접합 패드(74A 및 74B) 내의 금속이 각각의 하부 접합 패드(66) 내의 금속과 상호 확산(inter-diffuse)한다.
미세 피치 RDL(56)은 접합 패드(74A) 및 접합 패드(74B)를 전기적으로 상호접속하고, 디바이스 다이(68A 및 68B) 간의 신호 통신에 사용된다. 미세 피치 RDL(56)은 소(小) 피치 및 소(小) 폭을 갖는다. 따라서, 미세 피치 RDL(56)의 밀도가 높기 때문에, 디바이스 다이(68A 및 68B) 간의 직접 통신에 충분한 통신 채널이 형성될 수 있다. 한편, TDV(62)는 디바이스 다이(68A 및 68B)와, 인터포저(100)에 접합되는 구성요소(패키지 기판, 인쇄 회로 기판(PCB) 등일 수 있음)의 사이에 직접 접속을 제공한다. 더욱이, 접합 패드(74A/74B 및 66) 사이의 접합은, 통상적으로 접합 패드보다 훨씬 큰 솔더 조인트를 통해서 이루어지기보다는 접합 패드를 통해 이루어진다. 따라서, 접합부의 수평 크기가 작고, 접합부가 더 많이 구현되어 충분한 통신 채널을 제공할 수 있다.
도 13을 참조하면, 디바이스 다이(68A 및 68B)를 예컨대 약 15 ㎛ 내지 약 30 ㎛의 두께로 박화하기 위해 후면 연삭이 수행된다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 316으로서 표현된다. 갭 충전을 수행하기 위해 박화를 통해, 인접한 디바이스 다이(68A 및 68B) 사이의 갭(78)의 종횡비가 감소된다. 그렇지 않으면, 갭 충전은 높은 종횡비로 인해 어렵다.
다음으로, 갭(78)은 도 14에 도시하는 바와 같이 갭 충전재(80)로 채워진다 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 318로서 표현된다. 본 개시내용의 일부 실시형태에 따르면, 갭 충전재(80)는 TEOS(tetraethyl orthosilicate)로 형성될 수 있는 실리콘 산화물 등의 산화물을 포함한다. 형성 방법은 화학적 기상 증착(CVD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD) 등을 포함할 수 있다. 대안적 실시형태에 따르면, 갭 충전재(80)는 PBO, 폴리이미드 등의 폴리머로 형성된다. 그런 다음, 갭 충전재(80)의 과량부를 제거하도록 평탄화가 수행되어 디바이스 다이(68A 및 68B)의 기판(70A 및 70B)이 드러난다. 그렇게 형성된 구조가 도 15a에 도시된다. 갭 충전재(80)가 산화물(실리콘 산화물 등)로 형성되는 본 개시내용의 대안적 실시형태에 따르면, 갭 충전재(80)의 박층이 기판(70A 및 70B) 위에 남겨지고, 그렇게 형성된 구조가 도 15b에 도시된다. 디바이스 다이(68A 및 68B) 위의 갭 충전재(80)의 잔여 부분은 이하에서 유전체층(82) 또는 절연층(82)으로도 지칭된다.
기판(70A 및 70B)이 노출되어 있는 도 15a에 도시하는 실시형태에 따르면, 예컨대 CVD, 플라즈마 강화 CVD(PECVD), 원자층 적층(ALD) 등을 이용하여 유전체층(82)이 블랭킷층으로서 적층된다(도 16에 도시). 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 320으로서 표현된다. 갭 충전재(80)(82로도 표시됨)의 박층이 기판(70A 및 70B) 위에 남겨져 있는 대안적인 실시형태(도 15b에 도시)에 따르면, 유전체층의 적층은 생략될 수도 있다. 다음으로, 유전체층(82) 및 기판(70A 및 70B)을 에칭하여 트렌치(84)가 형성되는데, 이 트렌치(84)는 유전체층(82) 및 기판(70A 및 70B)으로 연장된다. 그렇게 형성된 구조가 도 16에 도시된다. 기판(70A 및 70B) 내부의 트렌치(84)의 부분의 깊이(D1)는 기판(70A 및 70B)의 두께(T1)에 따라, 약 1 ㎛보다 클 수도 있고, 약 2 ㎛와 약 5 ㎛ 사이일 수도 있다. 예를 들어, 깊이(D1)는 두께(T1)의 약 20 % 내지 약 60 %일 수도 있다. 명세서 전반에서 언급하는 값은 예시일 뿐이며, 다른 값으로 변할 수 있다는 것을 알 것이다.
트렌치(84)는 다양한 패턴으로 분포될 수 있다. 예를 들어, 트렌치(84)는 어레이, 벌집 패턴, 또는 다른 반복 패턴으로서 배치될 수 있는 별개의 개구부로서 형성될 수 있다. 트렌치(84)의 평면 형상은 직사각형, 정사각형, 원형, 육각형 등일 수 있다. 대안적 실시형태에 따르면, 도 16에 도시하는 구조의 평면도에서 볼 때, 트렌치(84)는 단일 방향으로 연장되는 평행한 트렌치일 수 있다. 트렌치(84)는 또한 그리드를 형성하도록 상호접속될 수도 있다. 그리드는 서로 평행하고 균일하게 또는 불균일하게 이격된 제1 복수의 트렌치와, 서로 평행하고 균일하게 또는 불균일하게 이격된 제2 복수의 트렌치를 포함할 수 있다. 제1 복수의 트렌치 및 제2 복수의 트렌치는 서로 교차하여 그리드를 형성하고, 제1 복수의 트렌치 및 제2 복수의 트렌치는 평면도에서 서로 수직일 수도 있고 그렇지 않을 수도 있다.
그런 다음, 도 17에 도시하는 바와 같이, 트렌치(84)가 충전되어 접합 패드(86)를 형성한다. 또한, 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 320으로서 표현된다. 피처(86)가 접합 패드로 지칭되지만, 피처(86)는 별개의 패드 또는 상호접속된 금속 라인일 수 있는 것을 알 것이다. 일부 실시형태에 따르면, 접합 패드(86)는 하이브리드 접합에 적합한 구리 또는 다른 금속으로 형성된다(상대적으로 확산이 용이하기 때문이다). 충전 후에, 접합 패드(86)의 상면을 유전체층(82)의 상면과 평면화하기 위해 평탄화가 수행된다. 평탄화는 CMP 또는 기계적 연삭 공정을 포함할 수 있다.
다음으로, 도 18a에 도시하는 바와 같이, 웨이퍼(88)가 디바이스 다이(68A 및 68B)에 접합된다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 322로서 표현된다. 웨이퍼(88)는 실리콘 기판 또는 금속 기판일 수 있는 벌크 기판(94)을 포함한다. 벌크 기판(94)은 동일한 캐리어(20) 위에 배치된 복수의 디바이스 다이(68A) 및 복수의 디바이스 다이(68B) 상에도 연장되는 웨이퍼이다. 금속으로 형성될 때, 기판(94)은 구리, 알루미늄, 스테인리스 스틸 등으로 형성될 수 있다. 기판(94)이 실리콘으로 형성되는 경우, 웨이퍼(88) 내에는 능동 소자 및 수동 소자가 형성되지 않는다. 웨이퍼(88)는 두 가지 기능을 갖는다. 첫째, 웨이퍼(88)는 더 양호한 갭 충전을 가능하게 하도록 디바이스 다이(68A 및 68B)가 얇아졌기 때문에 하부 구조에 기계적 지지를 제공한다. 또한, (기판(94)의) 실리콘 또는 금속이 높은 열 전도성을 가지기 때문에, 웨이퍼(88)는 열 확산기로서 기능할 수도 있다
유전체층(90)이 기판(94)의 표면(30A)에 형성된다. 유전체층(90)은 예컨대 실리콘 산화물로 형성될 수도 있다. 또한, 접합 패드(92)가 유전체층(90)에 형성되고, 접합 패드(92)의 도시하는 바닥면은 유전체층(90)의 도시하는 하부면과 동일 평면 상에 있다. 접합 패드(92)의 패턴 및 수평 크기는 각각의 접합 패드(86)의 패턴 및 수평 크기와 동일하거나 유사할 수 있다.
디바이스 다이(68A 및 68B) 상에서의 웨이퍼(88)의 접합은 하이브리드 접합을 통해 이루어진다. 예를 들어, 유전체층(82 및 90)은 서로 접합되고, Si-O-Si 결합을 형성할 수도 있다. 접합 패드(92)는 금속 대 금속의 직접 접합을 통해 각각의 접합 패드(86)에 접합된다.
바람직하게는, 기판(70A 및 70B)에 접촉시킴으로써(또한 심지어 삽입된) 접합 패드(86)가 양호한 열 방산 경로를 제공하여, 디바이스 다이(68A 및 68B)에서 발생한 열이 벌크 기판(94)으로 쉽게 방산될 수 있다.
도 18b는 본 개시내용의 일부 실시형태에 따라 형성된 패키지를 도시한다. 이들 실시형태는 접합 패드(86)가 유전체층(82)을 관통하여 기판(70A 및 70B)으로 연장되지 않는 것을 제외하고는 도 18a에 도시한 실시형태와 유사하다. 접합 패드(86)는 일부 실시형태에 따라 기판(70A 및 70B)과 접촉한다. 대안의 실시형태에 따르면, 접합 패드(86 및 92) 중 하나 또는 둘 다는 각각의 유전체층(82 및 90)을 관통하는 대신에, 접합이 이루어지는 계면으로부터 각각의 유전체층(82 및 90)으로 부분적으로 연장된다. 접합 패드(86 및 92) 및 벌크 기판(94)은 기판(70A 및 70B)에 대한 전기적 접지를 제공하기 위해 본 개시내용의 일부 실시형태에 따라 전기적으로 접지될 수도 있다.
도 18c는 본 개시내용의 일부 실시형태에 따라 형성된 패키지를 도시한다. 이들 실시형태는, (도 18a 및 도 18b에서의) 접합 패드(86 및 92) 및 유전체층(82)이 형성되지 않는 것을 제외하고는 도 18a 및 도 18b에 도시한 실시형태와 유사하다. 웨이퍼(88)이기도 하고 실리콘 웨이퍼인 벌크 기판(94)이 용융 접합을 통해 유전체층(82)에 접합된다.
본 개시내용의 대안의 실시형태에 따르면, 웨이퍼(88)는 금속 웨이퍼이다. 따라서, 도 18c의 층(82)은 열전도성이 높은 접착제층인 열 계면 재료(TIM)일 수 있다.
다음으로, 캐리어(20) 상에 형성된 구조는, 예컨대 UV광 또는 레이저 등의 광을 이형층(22) 상에 투사하여 이형층(22)을 분해함으로써 캐리어(20)로부터 분리되고, 캐리어(20) 및 이형층(22)은 복합 웨이퍼(102)(도 19)라고 지칭되는 상부 구조로부터 떼어진다.
도 20은 유전체층(24)을 관통하여 RDL(26)에 접속될 수 있는 전기 커넥터(110)의 형성을 도시한다. 전기 커넥터(110)는 금속 범프, 솔더 범프, 금속 필러(metal pillar), 와이어 본드, 또는 기타 이용 가능한 커넥터일 수 있다. 다이 소잉(die-saw) 단계가 복합 웨이퍼(102)에 대해 행해져 복합 웨이퍼(102)를 복수의 패키지(104)로 분리한다. 각각의 단계는 도 25에 도시하는 바와 같이 공정 흐름(300)의 단계 324로서 표현된다. 패키지(104)는 서로 동일하고, 각각의 패키지(104)는 2개의 디바이스 다이(68A 및 68B)를 포함한다.
도 21과 도 22는 본 개시내용의 일부 실시형태에 따른 패키지의 형성에 있어서의 중간 스테이지의 단면도를 나타내고 있다. 다른 식으로 명시하지 않는다면, 이들 실시형태에서의 구성요소의 재료 및 형성 방법은, 도 1 내지 도 20에 도시한 실시형태에서의 유사한 도면부호가 표시되는 유사한 구성요소와 실질적으로 같을 수 있다. 그렇기 때문에, 도 21 내지 도 22에 도시하는 구성요소의 형성 공정 및 재료에 관한 상세내용은 도 1 내지 도 20에 도시한 실시형태의 설명에서 찾을 수 있다. 도 21은, 금속 패드(45)는 유전체층(24) 상에 형성되지만 도 20에 도시하는 유전체층(28, 34, 38 및 42) 및 RDL(32, 36, 40 및 44)은 캐리어(20) 상에 형성되지 않는 것을 제외하고는, 도 20에 도시한 것과 본질적으로 동일한 복합 웨이퍼(102)의 단면도를 도시한다. 그 대신, 도 21에 도시한 단계 이후의 구조를 도시하는 도 22에 도시하는 바와 같이, 유전체층(28, 34, 38 및 42) 및 RDL(32, 36, 40 및 44)은 캐리어(20)(도 21)가 분리된 후에 형성된다. 이들 실시형태에 따른 유전체층(28, 34, 38 및 42)의 형성 순서는 도 1 내지 도 11에 도시한 순서와 반대로 이루어진다. 상이한 형성 순서로 인해, RDL(32, 36, 40 및 44)의 오리엔테이션은 도 20에 도시한 것에 비교해 (수직 방향으로) 반전된다. 그런 다음 복합 웨이퍼(102)를 다이 소잉함으로써 패키지(104)가 형성된다.
도 23은 패키지(104)(도 20과 도 22)가 매립되어 있는 패키지(112)를 도시한다. 패키지는 복수의 적층형 메모리 다이(별도로 도시하지 않음)를 포함한 메모리 큐브(114)를 포함한다. 패키지(104)와 메모리 큐브(114)는 몰딩 화합물일 수 있는 밀봉재(118)로 밀봉된다. 유전체층과 RDL(집합적으로 116으로 표시)은 패키지(104) 및 메모리 큐브(114) 아래에 배치되어 이들에 접속된다. 일부 실시형태에 따르면, 유전체층과 RDL(116)은 도 1 내지 도 11에 도시한 것과 유사한 재료를 사용하여 형성되고 유사한 구조를 갖는다.
도 24는 상부 패키지(140)와 접합된 일체형 팬아웃(Info) 패키지(138)를 갖는 패키지-온-패키지(PoP) 구조(132)를 도시한다. InFO 패키지(138)는 그 내부에 매립된 패키지(104)를 포함한다. 패키지(104) 및 관통 비아(134)는 몰딩 화합물일 수 있는 밀봉재(130)로 밀봉된다. 패키지(104)는 집합적으로 146로 표시되는 유전체층과 RDL에 접합된다. 유전체층과 RDL(146)은 또한 도 1 내지 도 11에 도시한 것과 유사한 재료를 사용하여 형성되고 유사한 구조를 가질 수 있다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 실리콘 웨이퍼 상에 통상 이용되는 공정(다마신 공정 등)을 사용하여 인터포저를 위한 미세 피치 RDL을 형성함으로써, 미세 피치 RDL은 미세 피치 RDL 전체를 통해 2개 이상의 디바이스 다이의 통신을 위한 능력을 제공하기에 충분히 얇게 형성될 수 있다. 인터포저에는 실리콘 기판이 사용되지 않으므로 실리콘 기판으로 인한 전기적 성능의 저하가 방지된다. 또한, 더 나은 방열을 위해 패키지에 일부 열 방산 메커니즘이 내장되어 있다.
본 개시내용의 일부 실시형태에 따르면, 방법은 복수의 유전체층을 형성하는 단계와, 상기 복수의 유전체층에 복수의 재배선 라인(redistribution line)을 형성하는 단계와, 상기 복수의 유전체층을 에칭하여 개구부를 형성하는 단계와, 상기 개구부를 충전하여, 상기 복수의 유전체층을 관통하는 유전체 관통 비아(through-dielectric via)를 형성하는 단계와, 상기 유전체 관통 비아와 상기 복수의 유전체층 위에 절연층을 형성하는 단계와, 상기 절연층에 복수의 접합 패드를 형성하는 단계와, 하이브리드 접합(hybrid bonding)을 통해 디바이스를 상기 절연층 및 상기 복수의 접합 패드의 일부에 접합하는 단계를 포함한다.
본 개시내용의 일부 실시형태에 따르면, 방법은 복수의 유전체층을 형성하는 단계와, 상기 복수의 유전체층에 복수의 재배선 라인(redistribution line)을 형성하는 단계와, 상기 복수의 유전체층을 관통하는 제1 유전체 관통 비아와 제2 유전체 관통 비아를 형성하는 단계와, 상기 복수의 유전체층 위에 절연층을 형성하는 단계와, 상기 절연층에 복수의 접합 패드를 형성하여 상기 제1 및 제2 유전체 관통 비아 및 상기 복수의 재배선 라인에 전기적으로 결합시키는 단계와, 하이브리드 접합을 통해 제1 디바이스와 제2 디바이스를 상기 유전체층 및 상기 복수의 접합 패드에 접합하는 단계를 포함한다. 제1 디바이스와 제2 디바이스는 복수의 재배선 라인을 통해 전기적으로 상호접속된다.
본 개시내용의 일부 실시형태에 따르면, 패키지는 복수의 유전체층과, 상기 복수의 유전체층 각각에 있는 복수의 재배선 라인과, 상기 복수의 유전체층을 관통하는 유전체 관통 비아와, 상기 유전체 관통 비아 및 상기 복수의 재배선 라인 위에서 상기 유전체 관통 비아 및 상기 복수의 재배선 라인에 접속되는 복수의 접합 패드를 포함하고, 상기 복수의 접합 패드는 절연층에 위치한다. 하이브리드 접합을 통해 디바이스가 절연층 및 복수의 접합 패드의 일부에 접합된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
복수의 유전체층을 형성하는 단계와,
상기 복수의 유전체층에 복수의 재배선 라인(redistribution line)을 형성하는 단계와,
상기 복수의 유전체층을 에칭하여 개구부를 형성하는 단계와,
상기 개구부를 충전하여, 상기 복수의 유전체층의 일부를 관통하는 유전체 관통 비아(through-dielectric via)를 형성하는 단계와,
상기 유전체 관통 비아와 상기 복수의 유전체층 위에 절연층을 형성하는 단계와,
상기 절연층에 복수의 접합 패드를 형성하는 단계와,
하이브리드 접합(hybrid bonding)을 통해 제1 디바이스를 상기 절연층 및 상기 복수의 접합 패드의 제1 부분에 접합하는 단계를 포함하는 방법.
2. 제1항에 있어서, 하이브리드 접합을 통해 제2 디바이스를 상기 절연층 및 상기 복수의 접합 패드의 제2 부분에 접합하는 단계를 더 포함하고, 상기 복수의 재배선 라인은 상기 제1 디바이스를 상기 제2 디바이스에 접속시키는 것인 방법.
3. 제1항에 있어서, 상기 복수의 재배선 라인을 형성하는 단계는 다마신 공정을 포함하는 것인 방법.
4. 제1항에 있어서, 상기 유전체 관통 비아는 어느 반도체 기판 내로도 연장되지 않는 것인 방법.
5. 제1항에 있어서,
상기 제1 디바이스의 반도체 기판 위에 놓이고 상기 반도체 기판과 접촉하는 산화물층을 형성하는 단계와,
상기 산화물층으로 연장되는 접합 패드를 형성하는 단계와,
하이브리드 접합을 통해 벌크 웨이퍼를 상기 산화물층 및 상기 접합 패드에 접합하는 단계를 더 포함하는 방법.
6. 제5항에 있어서, 상기 접합 패드는 상기 제1 디바이스의 반도체 기판으로 연장되는 것인 방법.
7. 제5항에 있어서, 상기 접합 패드는 상기 제1 디바이스의 반도체 기판으로 연장되는 않고서, 상기 반도체 기판과 접촉하는 것인 방법.
8. 방법에 있어서,
복수의 유전체층을 형성하는 단계와,
상기 복수의 유전체층에 복수의 재배선 라인(redistribution line)을 형성하는 단계와,
상기 복수의 유전체층의 일부를 관통하는 제1 유전체 관통 비아와 제2 유전체 관통 비아를 형성하는 단계와,
상기 복수의 유전체층 위에 절연층을 형성하는 단계와,
상기 절연층에 복수의 접합 패드를 형성하여 상기 제1 및 제2 유전체 관통 비아 및 상기 복수의 재배선 라인에 전기적으로 결합시키는 단계와,
하이브리드 접합을 통해 제1 디바이스와 제2 디바이스를 상기 유전체층 및 상기 복수의 접합 패드의 부분에 접합하는 단계를 포함하고, 상기 제1 디바이스와 상기 제2 디바이스는 상기 복수의 재배선 라인 중 적어도 하나를 통해 전기적으로 상호접속되는 것인 방법.
9. 제8항에 있어서, 상기 복수의 재배선 라인은 다마신 공정을 사용하여 형성되는 것인 방법.
10. 제8항에 있어서,
캐리어 위에 폴리머층을 형성하는 단계와,
상기 폴리머층 위에 패시베이션층을 형성하는 단계로서, 상기 복수의 유전체층은 상기 패시베이션층 위에 형성되는 것인 상기 패시베이션층 형성 단계와,
상기 폴리머층과 상기 패시베이션층에 추가 재배선 라인을 형성하는 단계와,
상기 캐리어를 상기 폴리머층으로부터 떼어내는 단계를 더 포함하는 방법.
11. 제8항에 있어서, 상기 복수의 유전체층은 캐리어 위에 형성되고, 상기 방법은,
상기 복수의 유전체층을 상기 캐리어로부터 분리(de-bonding)시키는 단계와,
상기 분리 후에, 상기 복수의 유전체층 상에 패시베이션층을 형성하는 단계와,
상기 패시베이션층 위에 폴리머층을 형성하는 단계를 더 포함하는 것인 방법.
12. 제8항에 있어서, 상기 제1 유전체 관통 비아와 상기 제2 유전체 관통 비아를 형성하는 단계는,
상기 복수의 유전체층을 에칭하여 제1 개구부와 제2 개구부를 형성하는 단계와,
상기 제1 개구부와 상기 제2 개구부를 전도성 재료로 충전하는 단계를 포함하는 것인 방법.
13. 제8항에 있어서,
상기 제1 디바이스와 상기 제2 디바이스를 박화(thinning)하는 단계와,
상기 제1 디바이스와 상기 제2 디바이스 사이의 갭에 갭 충전재를 충전하는 단계를 더 포함하는 방법.
14. 제13항에 있어서,
박화된 상기 제1 디바이스와 상기 제2 디바이스 위에 유전체층을 형성하는 단계와,
벌크 웨이퍼를 상기 절연층에 접합하는 단계를 더 포함하는 방법.
15. 패키지에 있어서,
복수의 유전체층과,
상기 복수의 유전체층에 있는 복수의 재배선 라인과,
상기 복수의 유전체층의 일부를 관통하는 유전체 관통 비아와,
상기 유전체 관통 비아 및 상기 복수의 재배선 라인 위에서 상기 유전체 관통 비아 및 상기 복수의 재배선 라인에 접속되는 복수의 접합 패드와,
상기 복수의 접합 패드가 위치하는 제1 절연층과,
상기 제1 절연층 및 상기 복수의 접합 패드의 제1 부분에 접합된 제1 디바이스를 포함하고, 상기 제1 디바이스는,
상기 복수의 접합 패드에 접합된 표면 금속 피처와,
상기 제1 절연층에 접합된 표면 유전체층을 포함하는 것인 패키지.
16. 제15항에 있어서, 하이브리드 접합을 통해 상기 제1 절연층 및 상기 복수의 접합 패드의 제2 부분에 접합된 제2 디바이스를 더 포함하고, 상기 제1 디바이스와 상기 제2 디바이스는 상기 복수의 재배선 라인을 통해 서로 전기적으로 결합되는 것인 패키지.
17. 제15항에 있어서,
상기 제1 디바이스의 반도체 기판과 물리적으로 접촉하는 접합 패드와,
제2 절연층으로서, 상기 접합 패드가 상기 제2 절연층 중 적어도 일부를 갖는 것인 상기 제2 절연층과,
상기 제2 절연층과 상기 접합 패드에 접합된 벌크 기판을 더 포함하는 패키지.
18. 제17항에 있어서, 상기 벌크 기판은 실리콘으로 형성되고, 상기 벌크 기판 상에는 능동 디바이스 및 수동 디바이스가 형성되지 않는 것인 패키지.
19. 제17항에 있어서, 상기 접합 패드는 상기 제1 디바이스의 반도체 기판으로 더 연장되는 것인 패키지.
20. 제17항에 있어서, 상기 접합 패드는 그리드를 형성하는 것인 패키지.

Claims (10)

  1. 방법에 있어서,
    복수의 유전체층을 형성하는 단계와,
    상기 복수의 유전체층에 복수의 재배선 라인(redistribution line)을 형성하는 단계와,
    상기 복수의 유전체층을 에칭하여 개구부를 형성하는 단계와,
    상기 개구부를 충전하여, 상기 복수의 유전체층의 일부를 관통하는 유전체 관통 비아(through-dielectric via)를 형성하는 단계와,
    상기 유전체 관통 비아와 상기 복수의 유전체층 위에 절연층을 형성하는 단계와,
    상기 절연층에 복수의 접합 패드를 형성하는 단계와,
    하이브리드 접합(hybrid bonding)을 통해 제1 디바이스를 상기 절연층 및 상기 복수의 접합 패드의 제1 부분에 접합하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 하이브리드 접합을 통해 제2 디바이스를 상기 절연층 및 상기 복수의 접합 패드의 제2 부분에 접합하는 단계를 더 포함하고, 상기 복수의 재배선 라인은 상기 제1 디바이스를 상기 제2 디바이스에 접속시키는 것인 방법.
  3. 제1항에 있어서, 상기 복수의 재배선 라인을 형성하는 단계는 다마신 공정을 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 유전체 관통 비아는 어느 반도체 기판 내로도 연장되지 않는 것인 방법.
  5. 제1항에 있어서,
    상기 제1 디바이스의 반도체 기판 위에 놓이고 상기 반도체 기판과 접촉하는 산화물층을 형성하는 단계와,
    상기 산화물층으로 연장되는 접합 패드를 형성하는 단계와,
    하이브리드 접합을 통해 벌크 웨이퍼를 상기 산화물층 및 상기 접합 패드에 접합하는 단계
    를 더 포함하는 방법.
  6. 제5항에 있어서, 상기 접합 패드는 상기 제1 디바이스의 반도체 기판으로 연장되는 것인 방법.
  7. 제5항에 있어서, 상기 접합 패드는 상기 제1 디바이스의 반도체 기판으로 연장되는 않고서, 상기 반도체 기판과 접촉하는 것인 방법.
  8. 방법에 있어서,
    복수의 유전체층을 형성하는 단계와,
    상기 복수의 유전체층에 복수의 재배선 라인(redistribution line)을 형성하는 단계와,
    상기 복수의 유전체층의 일부를 관통하는 제1 유전체 관통 비아와 제2 유전체 관통 비아를 형성하는 단계와,
    상기 복수의 유전체층 위에 절연층을 형성하는 단계와,
    상기 절연층에 복수의 접합 패드를 형성하여 상기 제1 및 제2 유전체 관통 비아 및 상기 복수의 재배선 라인에 전기적으로 결합시키는 단계와,
    하이브리드 접합을 통해 제1 디바이스와 제2 디바이스를 상기 유전체층 및 상기 복수의 접합 패드의 부분에 접합하는 단계
    를 포함하고, 상기 제1 디바이스와 상기 제2 디바이스는 상기 복수의 재배선 라인 중 적어도 하나를 통해 전기적으로 상호접속되는 것인 방법.
  9. 제8항에 있어서,
    캐리어 위에 폴리머층을 형성하는 단계와,
    상기 폴리머층 위에 패시베이션층을 형성하는 단계로서, 상기 복수의 유전체층은 상기 패시베이션층 위에 형성되는 것인 상기 패시베이션층 형성 단계와,
    상기 폴리머층과 상기 패시베이션층에 추가 재배선 라인을 형성하는 단계와,
    상기 캐리어를 상기 폴리머층으로부터 떼어내는 단계
    를 더 포함하는 방법.
  10. 패키지에 있어서,
    복수의 유전체층과,
    상기 복수의 유전체층에 있는 복수의 재배선 라인과,
    상기 복수의 유전체층의 일부를 관통하는 유전체 관통 비아와,
    상기 유전체 관통 비아 및 상기 복수의 재배선 라인 위에서 상기 유전체 관통 비아 및 상기 복수의 재배선 라인에 접속되는 복수의 접합 패드와,
    상기 복수의 접합 패드가 위치하는 제1 절연층과,
    상기 제1 절연층 및 상기 복수의 접합 패드의 제1 부분에 접합된 제1 디바이스
    를 포함하고, 상기 제1 디바이스는,
    상기 복수의 접합 패드에 접합된 표면 금속 피처와,
    상기 제1 절연층에 접합된 표면 유전체층을 포함하는 것인 패키지.
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