JP3896038B2 - 積層型半導体モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、チップ本体の表裏面を貫通する貫通電極を有する半導体チップを用い、この半導体チップを複数個積層して構成される３次元積層型半導体モジュールに関する。
【０００２】
【従来の技術】
従来、積層タイプの３次元積層型半導体モジュールに使用される半導体チップは、図５（ａ）に平面図を、図５（ｂ）に（ａ）の矢視Ａ−Ａ’断面図を示すように構成されている。チップ本体１１の周辺部の４辺に、表裏の主平面間を最短距離でつなぐように主平面に対して垂直に貫通孔１２が設けられ、各々の貫通孔１２内に貫通電極１６がそれぞれ埋め込み形成されている。そして、貫通電極１６の両端には、外部電極１７，１８が設けられている。また、貫通孔１２の内面には絶縁膜１３が形成され、チップ本体１１の表裏面にも絶縁膜１４，１５が形成されている。
【０００３】
そして、この半導体チップ１０を複数個積層すると、図６（ａ）に示すように、各々のチップの対応する貫通電極同士が電気的に接続されることになり、インターポーザ基板３０に対して共通に電極をとることが可能となる。
【０００４】
しかしながら、この種の装置にあっては次のような問題があった。図７に示すように、接合ツール５０を用いて複数チップ１０を垂直実装する際、貫通電極１６に垂直に加わる接合外力により、貫通電極１６とチップ本体１１とが接する界面（壁面）においてダメージを受け、貫通電極１６そのものが抜け落ちたり、界面の剥離が発生したりすることがある。
【０００５】
一方、メモリモジュール等で同一チップを複数積層した場合、外部から個々のチップのパッドを独立に電気的にアクセスする必要がある。
【０００６】
従来のパッケージデバイスの場合、例えばテープキャリアパッケージ（Tape Carrier Package：ＴＣＰ）デバイスを複数積層してモジュールにする場合、図８に示すような手段にて同一パッケージデバイスを積層する提案が成されている。図８（ａ）は斜視図、図８（ｂ）は断面図である。
【０００７】
図８（ｂ）に示されるように、ＴＣＰデバイスを積層してモジュールとする。このとき、個々のチップに対して独立にアクセスする必要のある端子（例えばセレクト端子など）を８０１、各チップに共通にアクセスする端子（例えば電源，グランド，アドレス端子など）を８０２、テープキャリア上の配線で、端子８０１に接続するものを８１１、端子８０２に接続するものを８１２とする。また、モジュールを搭載する基板の端子で、各チップ共通にアクセスする端子８０２に対応するものを８０２ａ、個々のチップに独立にアクセスする端子８０１の一番上のチップに対応するものを８０１ｃ、上から二つ目のチップに対応するものを８０１ｂ、上から三つ目のチップに対応するものを８０１ａとする。
【０００８】
個々のチップに独立にアクセスする端子８０１に接続するテープキャリア上配線８１１は、８０１ａ〜８０１ｃ…に接続する冗長な接続部を持ち、ＴＣＰデバイスは積層モジュールを作る全チップとも共通化されている。実装時に８１１の冗長な部分を必要なものを残して切除することで、図８（ａ）に示されるように実装し、メモリモジュールとする。以上のように、ＴＣＰデバイスを用いて積層モジュールを作る際には、デバイス自体は共通で、実装時に作り分けていた。デバイスを共通化することで、積層モジュール作成のコストアップは低く抑えられていた。
【０００９】
しかし、ＴＣＰデバイスの積層モジュールは、パッケージにするための配線（８１１，８１２）が存在するため、この部分での信号遅延が発生し、またこの部分での配線間のクロストークノイズ発生など、電気特性上で問題を引き起こす要因となっている。この状況は、デバイスが高速に動作するようになり益々顕在化している。
【００１０】
そこで、パッケージにしない、チップ状態で積層して積層モジュールを作る試みが成されてきた。チップ状態で積層して積層モジュールを作る場合には、実装で作り分けていたような手法は不可能である。図８（ａ）の８０１ａ〜８０１ｃに対応するものをチップ配線で実現する場合、図６（ｂ）〜（ｄ）に示すような配線を予めチップ上に形成しておく必要がある。
【００１１】
６０１ｄ，６１２ｄ，６２３ｄは個々にアクセスする必要がある各チップの端子である。６０１ａは一番下のチップ６０１ｄにアクセスする貫通電極である。６０２ａは下から二つ目のチップの６１２ｄにアクセスするための１番下のチップに設けた貫通電極である。６０３ａは下から三つ目のチップの６２３ｄにアクセスするための１番下のチップに設けた貫通電極である。６１２ａは下から二つ目のチップの６１２ｄにアクセスする貫通電極である。６１３ａは下から三つ目のチップの６２３ｄにアクセスするための下から二つ目のチップに設けた貫通電極である。６２３ａは下から三つ目のチップの６２３ｄにアクセスするための下から三つ目のチップに設けた貫通電極である。
【００１２】
これらの配線及び貫通電極配置は、個々のチップで共通化できないため、チップ毎に作り分ける必要があり、積層する各チップは別デバイスとして作成して積層する必要がある。これは、積層モジュール作製に大きなコストアップとなると共に、積層実装する際に、別デバイスとして作製されたチップを正しい順序で積層することを強いるため著しいデメリットとなっていた。
【００１３】
これを解決する一つの提案としてＵＳＰ６１４１２４５では、図９に示されるように、チップをシフトさせて積層するものがある。このように積層することで、シフトすることでずれた部分で個々のチップに独立にアクセスでき、且つチップは共通化する手段が得られる。しかし、図９のような手法を用いた場合、チップを斜めに積層するため、単に製造工程上困難であるだけでなく、外部からの衝撃に弱く、端部のチップに欠けや割れが発生する可能性が大であった。また、この手法ではシフトする方向が限定されていることから、図９に示したような周辺配置の場合、チップ間の接続に関して２辺のパッド列しか適用できないという問題もあった。
【００１４】
【発明が解決しようとする課題】
このように従来、チップ表裏を貫通した貫通電極を有する半導体チップを複数個積層して積層型半導体モジュールを構成する場合、貫通電極に垂直に加わる接合外力により貫通電極と半導体チップとが接する界面においてダメージを受け、貫通電極そのものが抜け落ちたり、界面の剥離が発生したりする問題があった。
【００１５】
また、同一チップを複数積層した積層型半導体モジュールにおいては、外部から個々のチップのパッドを独立に電気的にアクセスすることが難しかった。即ち、各層のチップ固有の再配線層を付与することは、設計上或いは製造上に著しいデメリットを与えてモジュール全体のコストアップを招き、さらに配線長の増大により信号遅延を招く。また、各層のチップをパッドピッチの倍数分だけシフトさせて積層した場合、機械的強度が弱く、外部からの衝撃により端部のチップに欠けや割れが発生する問題があり、さらに周辺配置の場合には２辺のパッド列しか適用できないという問題もあった。
【００１７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、半導体チップを複数個積層配置することによって、各層にチップ固有の再配線層を設けたり、チップをずらして配置することなしに、外部から個々のチップのパッドに対して独立に電気的アクセス可能とし、モジュールとしての信頼性向上及び製造コストの低減をはかり得る積層型半導体モジュールを提供することにある。
【００１８】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００２３】
即ち本発明は、所望の回路が形成されたチップ本体と、このチップ本体の表裏を貫通した複数の貫通孔にそれぞれ埋め込み形成された貫通電極と、を備えた半導体チップを複数個積層してなる積層型半導体モジュールであって、前記貫通孔は、前記チップ本体の主平面と垂直な方向に対して傾けて形成され、前記貫通孔は、一定ピッチαで複数個設けられ、前記貫通孔は、表面側の開口と裏面側の開口とが、前記チップ本体の主平面と垂直な方向の投影に対して、ピッチαの整数倍（Ｎ≧１）のずれを持って形成され、前記ずれの方向に一致する方向Ｘに沿った電極は、隣接する半導体チップ同士で方向Ｘに沿ってＮ個分だけずれて電気的に接続され、前記ずれの方向に垂直な方向Ｙに沿った電極の少なくとも１つは、チップの表面若しくは裏面の再配線により、隣接するチップの同一位置に対応するバンプに接続されることを特徴とする積層型半導体モジュール。
【００２９】
（作用）
本発明によれば、チップ本体に設けた貫通電極がチップ面に対し傾けて配置されているため、複数チップを積層した場合においても、応力分散効果により垂直方向の力に対する耐性が増加する。具体的には、製造工程若しくは完成品において、外部から加わる垂直な外力が直接、各半導体チップの貫通電極の壁面に加わるのを防ぎ、応力分散により機械的なダメージを著しく低減し、貫通電極に関する接続信頼性を向上させることができる。
【００３０】
また、半導体チップの表裏の同一位置のパッドが垂直に直結されず、隣接する半導体チップ同士で１ピッチずれて電気的に接続しているため、同一チップを複数積層した場合でも、半導体チップの個々の端子に、外部から独立に電気的にアクセスすることが可能となる。そしてこの場合、各層にチップ固有の再配線層を設けたり、チップをずらして配置することが不要となり、これにより信頼性向上及び製造コストの低減をはかることが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体チップの概略構成を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ’断面図を示している。
【００３３】
図中１１はチップ本体であり、このチップ本体１１の周辺部の４辺には、チップ表裏面を貫通する貫通孔１２が等ピッチで設けられている。ここで、Ｘ方向に沿った２辺を辺１，３とし、Ｙ方向に沿った２辺を辺２，４とする。
【００３４】
貫通孔１２は、チップ本体１１の主面に垂直な方向に対しＸ方向に傾けて設けられており、チップ本体１１の表裏においてＸ方向に電極配置の１ピッチに相当する分だけずれている。即ち、チップ本体１１に対し貫通孔１２の表面側の開口と裏面側の開口とが電極配置の１ピッチに相当する分だけＸ方向にずれている。貫通孔１２の内部には絶縁膜１３が形成され、チップ本体１１の表裏面にも絶縁膜１４，１５が形成されている。貫通孔１２の内部には、絶縁膜１３を介して金属電極（貫通電極）１６が埋め込み形成されている。これらの貫通電極１６はチップ本体１１とは電気的に絶縁されている。そして、貫通電極１６の両端部には外部電極１７，１８がそれぞれ形成されている。
【００３５】
次に、本実施形態の半導体チップの製造方法を、図２の工程断面図を参照して説明する。
【００３６】
まず、図２（ａ）に示すように、半導体チップを含む回路形成終了後の半導体ウェハ１９上にＳｉＯ2 等の絶縁膜１４を形成し、この絶縁膜１４を周知のリソグラフィによりパターニングして一定周期の開口を形成する。
【００３７】
次いで、図２（ｂ）に示すように、異方性エッチング等による湿式又は乾式エッチング法若しくはレーザ法等の加工方法により、半導体ウエハ１９の片側から主平面に対して斜めの傾斜角を有する「上下を貫通する孔」若しくは「現段階では貫通しない孔」（最終的には貫通電極になる）１２を形成する。例えば、平行平板電極を有するＲＩＥにより、ウェハを電界印加方向に対して傾けて配置し、絶縁膜１４をマスクにウェハ１９を選択エッチングすることにより、斜め方向の孔１２を形成する。
【００３８】
次いで、図２（ｃ）に示すように、孔１２の側壁への絶縁膜１３の形成工程、更にはメッキ法などによる導電材の埋め込み工程，エッチング法／スパッタ法などによるメタル配線工程を行い、孔１２に、ウエハ表側の金属パッドと接続された貫通電極１６を形成する。具体的には、プラズマＣＶＤ法で孔１２の内面にＳｉＯ2 からなる絶縁膜１３を形成した後、その表面にＴａＮ等のバリア層（図示せず）を形成する。更に、バリア層の表面に、プラズマＣＶＤ法でシード層となるＣｕ膜（図示せず）を形成する。続いて、電解メッキを施すことにより、孔１２の内部にＣｕ膜を埋め込み形成し、これにより貫通電極１６を形成する。
【００３９】
次いで、図２（ｄ）に示すように、ＣｕやＡｌ等を用いて、貫通電極１６に電気的に接続される表面側の外部電極１７を形成する。続いて、半導体ウエハ１９の表面に半導体ウエハ１９の機械的強度を補強するための石英ガラス等の補強部材２０を貼り付ける。
【００４０】
次いで、図２（ｅ）に示すように、機械的研削法若しくは湿式又は乾式エッチング法などにより、半導体ウェハ１９を裏面側から研削（又はエッチング）し、貫通電極１６を裏面に露出させる。
【００４１】
次いで、図２（ｆ）に示すように、裏面側の絶縁膜１５の形成工程、さらにエッチング法／スパッタ法などによる裏面側の外部電極１８の形成工程を経て、半導体ウエハ１９の表裏の外部電極１７，１８をつなぐ貫通電極１６を有する構造を完成する。この後、図２（ｇ）に示すように、ダイシング工程を経ることにより、個別のチップ１０に分割する。
【００４２】
なお、本製造工程においては、貫通電極１６を形成するための孔１２は、半導体ウェハ１９を裏面から薄膜化することにより貫通させたが、図２（ｂ）の段階で、貫通させることも可能であることは言うまでもない。また、図１（ａ）では、周辺にパッドが一列配置された場合を示しているが、パッドが複数列存在する場合にも、各貫通電極の傾斜角を調節することにより本発明を適用できることは言うまでもない。
【００４３】
このように本実施形態では、チップ本体１１の表裏面の外部電極１７，１８を電気的に接続するための貫通電極１６が、チップ本体１１の主平面（回路面）に対して斜めに貫くように設けられている。即ち、貫通電極１６につながる表裏一対の外部電極１７，１８の「半導体チップの主平面上の位置」（座標）が、表裏で異なるように形成される。従って、アセンブリ時に外部から加わる垂直な外力が直接、各チップ本体１１の貫通電極１６と絶縁膜１３の界面に加わるのを防ぎ、応力分散により機械的なダメージを大幅に低減し、貫通電極１６に関する接続信頼性を向上させることができる。
【００４４】
また、貫通電極１１は、必ずしもＸ方向に電極配置の１ピッチ分だけずらす必要はなく、Ｘ方向に対し、チップ表裏において略電極ピッチの整数倍（Ｎ≧１）のずれが生じるように形成すればよい。そして、図１の辺１上の外部電極、辺３上の外部電極は斜めの貫通電極により、縦方向に積層実装した際に、１段毎にＮだけずれて接続される。これにより、後述するように、積層したチップ個々に個別の信号を与えることが可能となる。
【００４５】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる積層型半導体モジュールを説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４６】
本実施形態は、第１の実施形態の半導体チップ１０を複数個積層したものである。インターポーザ基板３０上に、図１の半導体チップ１０が例えば４個（チップＡ〜Ｄ）積層されている。各々の半導体チップ１０のＸ方向に沿った辺１，３では、図３（ｂ）に示すように、隣接するチップ間で貫通電極がＸ方向に１ピッチずれて接続されている。これにより、積層したチップ個々に個別の信号を与えることが可能となる。
【００４７】
図３（ｂ）に積層したチップに個別に信号を与える方法を説明する。但し、ここではＮ＝１の場合を示している。４つのチップＡ，Ｂ，Ｃ，Ｄの左端の外部電極をそれぞれａ１，ｂ１，ｃ１，ｄ１とする。これらのａ１，ｂ１，ｃ１，ｄ１は、チップとしては同じ位置にある外部電極である。貫通電極１６が斜めに形成され、１段で１ピッチずれた位置に接続されるため、チップＡの外部電極ａ１へはインターポーザ２０の(1)からの信号を、チップＢの外部電極ｂ１へはインターポーザ２０の(2)からの信号を、というように４つの外部電極ａ１〜ｄ１に対して個別に信号を与えることができる。
【００４８】
ここで、各々のチップ１０において、Ｘ方向の辺１，３上の外部電極１７は４つおきに内部回路と接続され、それ以外は内部回路とは接続されず、上下接続用の配線として機能している。これにより、全く同じ構成の４つのチップ１０に対し、内部回路と接続されて同じ位置に相当する各外部電極１７に独立にアクセスすることが可能となる。
【００４９】
なお、辺２上の外部電極、辺４上の外部電極は、そのままでは上下に導通しない電極となる。これらの外部電極は、積層実装されたチップ間でのみ接続したい端子として用いることも可能であるが、チップ表面若しくは裏面の再配線により同一位置にある外部電極が導通するように配線することで、積層したチップに共通に与える外部電極として使用することができる。共通に与える信号としては、例えば電源，グランド，バス信号などである。
【００５０】
このように本実施形態によれば、前記図１に示すような半導体チップ１０を複数個積層することにより、Ｘ方向に沿った辺に関して、隣接する半導体チップ同士で貫通電極１６をＸ方向に１ピッチずらして電気的に接続することができる。このため、積層した半導体チップ１０の個々の端子に、外部から独立に電気的にアクセスすることが可能となる。そしてこの場合、各層にチップ固有の再配線層を設けたり、チップをずらして配置することが不要となり、これにより信頼性向上及び製造コストの低減をはかることが可能となる。
【００５１】
従来の主平面に対して垂直に伸びる構造の貫通電極では、空間上主平面内の外部電極の座標が表裏で同じであるためこのような独立のアクセスは、別途、引き回し配線を設けるなどの工夫をしなければ不可能であった。本実施形態のこの特徴は、同一チップを積層したモジュールにおいて、各チップを電気的に機能させるために非常に重要なことである。
【００５２】
（第３の実施形態）
図４は、本発明の第３の実施形態に係わる積層型半導体モジュールを説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５３】
本実施形態に用いる半導体チップ４０は、前記図１に示す半導体チップ１０と同様にチップ主面上の周辺部の４辺に貫通孔１２が設けられているが、貫通孔１２の傾斜方向が半導体チップ１０とは異なっている。即ち、本実施形態に用いる半導体チップ４０の貫通孔１２は、全てＸ方向に傾いているのではなく、Ｘ方向に沿った２辺はＸ方向に傾けて設けられており、Ｙ方向に沿った２辺はＹ方向に傾けて設けられている。
【００５４】
このような構成であれば、Ｘ方向は勿論のことＹ方向に関しても、図４（ｂ）に示すように、隣接チップで貫通電極１６を１ピッチずらして接続することができる。従って、先の第２の実施形態と同様の効果が得られる。
【００５５】
なお、本発明は上述した各実施形態に限定されるものではない。チップ本体に設ける貫通孔（貫通電極）は、必ずしもチップ本体の周辺部に沿って１列設けたものに限らず、複数列設けたものであってもよい。さらに、必ずしも周辺部のみに限らず、周辺以外の部分に設けることも可能である。また、貫通孔は、電極ピッチと同じだけずらす必要はなく、チップ本体の表裏において電極ピッチαの整数倍（Ｎ≧１）のずれを持つものであればよい。
【００５６】
また、実施形態では４層積層の例を説明したが、２層，３層、更には５層以上の積層に適用できるのは勿論のことである。さらに、実施形態では、４層積層のために４つおきに外部電極と内部回路との接続用の配線を設けたが、２層の場合は２つおきに、３層の場合は３つおきに、接続用の配線を設ければよい。つまり、各々の半導体チップ毎に、貫通孔を傾けた方向と平行に並ぶ貫通電極に対し、想定する積層段数×Ｎのピッチを持って内部回路との接続用配線を設けるようにすればよい。
【００５７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５８】
【発明の効果】
以上詳述したように本発明によれば、複数個積層した場合における、接合外力によるダメージを低減することができ、貫通電極の抜け落ちや界面の剥離を防止することができ、信頼性向上及び製造コストの低減をはかることができる。さらに、この半導体チップを複数積層することにより、各層にチップ固有の再配線層を設けたり、チップをずらして配置することなしに、半導体チップの個々の端子に、外部から独立に電気的にアクセスすることが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体チップの概略構成を示す平面図と断面図。
【図２】第１の実施形態の半導体チップの製造工程を示す断面図。
【図３】第２の実施形態に係わる積層型半導体モジュールの概略構成を示す平面図と断面図。
【図４】第３の実施形態に係わる積層型半導体モジュールの概略構成を示す平面図と断面図。
【図５】従来の積層型半導体モジュールの概略構成を示す平面図と断面図。
【図６】従来の半導体チップを積層したモジュール構成を示す断面図と斜視図。
【図７】接合ツールを用いて複数チップを垂直実装する際の問題を説明するための断面図。
【図８】ＴＣＰを積層したモジュール構成を示す斜視図と断面図。
【図９】半導体チップをずらして積層したモジュール構成を示す平面図と断面図。
【符号の説明】
１０，４０…半導体チップ
１１…チップ本体
１２…貫通孔
１３，１４，１５…絶縁膜
１６…貫通電極
１７，１８…外部電極
１９…半導体ウェハ
２０…補強部材
３０…インターポーザ基板
５０…接合ツール
【発明の属する技術分野】
本発明は、チップ本体の表裏面を貫通する貫通電極を有する半導体チップを用い、この半導体チップを複数個積層して構成される３次元積層型半導体モジュールに関する。
【０００２】
【従来の技術】
従来、積層タイプの３次元積層型半導体モジュールに使用される半導体チップは、図５（ａ）に平面図を、図５（ｂ）に（ａ）の矢視Ａ−Ａ’断面図を示すように構成されている。チップ本体１１の周辺部の４辺に、表裏の主平面間を最短距離でつなぐように主平面に対して垂直に貫通孔１２が設けられ、各々の貫通孔１２内に貫通電極１６がそれぞれ埋め込み形成されている。そして、貫通電極１６の両端には、外部電極１７，１８が設けられている。また、貫通孔１２の内面には絶縁膜１３が形成され、チップ本体１１の表裏面にも絶縁膜１４，１５が形成されている。
【０００３】
そして、この半導体チップ１０を複数個積層すると、図６（ａ）に示すように、各々のチップの対応する貫通電極同士が電気的に接続されることになり、インターポーザ基板３０に対して共通に電極をとることが可能となる。
【０００４】
しかしながら、この種の装置にあっては次のような問題があった。図７に示すように、接合ツール５０を用いて複数チップ１０を垂直実装する際、貫通電極１６に垂直に加わる接合外力により、貫通電極１６とチップ本体１１とが接する界面（壁面）においてダメージを受け、貫通電極１６そのものが抜け落ちたり、界面の剥離が発生したりすることがある。
【０００５】
一方、メモリモジュール等で同一チップを複数積層した場合、外部から個々のチップのパッドを独立に電気的にアクセスする必要がある。
【０００６】
従来のパッケージデバイスの場合、例えばテープキャリアパッケージ（Tape Carrier Package：ＴＣＰ）デバイスを複数積層してモジュールにする場合、図８に示すような手段にて同一パッケージデバイスを積層する提案が成されている。図８（ａ）は斜視図、図８（ｂ）は断面図である。
【０００７】
図８（ｂ）に示されるように、ＴＣＰデバイスを積層してモジュールとする。このとき、個々のチップに対して独立にアクセスする必要のある端子（例えばセレクト端子など）を８０１、各チップに共通にアクセスする端子（例えば電源，グランド，アドレス端子など）を８０２、テープキャリア上の配線で、端子８０１に接続するものを８１１、端子８０２に接続するものを８１２とする。また、モジュールを搭載する基板の端子で、各チップ共通にアクセスする端子８０２に対応するものを８０２ａ、個々のチップに独立にアクセスする端子８０１の一番上のチップに対応するものを８０１ｃ、上から二つ目のチップに対応するものを８０１ｂ、上から三つ目のチップに対応するものを８０１ａとする。
【０００８】
個々のチップに独立にアクセスする端子８０１に接続するテープキャリア上配線８１１は、８０１ａ〜８０１ｃ…に接続する冗長な接続部を持ち、ＴＣＰデバイスは積層モジュールを作る全チップとも共通化されている。実装時に８１１の冗長な部分を必要なものを残して切除することで、図８（ａ）に示されるように実装し、メモリモジュールとする。以上のように、ＴＣＰデバイスを用いて積層モジュールを作る際には、デバイス自体は共通で、実装時に作り分けていた。デバイスを共通化することで、積層モジュール作成のコストアップは低く抑えられていた。
【０００９】
しかし、ＴＣＰデバイスの積層モジュールは、パッケージにするための配線（８１１，８１２）が存在するため、この部分での信号遅延が発生し、またこの部分での配線間のクロストークノイズ発生など、電気特性上で問題を引き起こす要因となっている。この状況は、デバイスが高速に動作するようになり益々顕在化している。
【００１０】
そこで、パッケージにしない、チップ状態で積層して積層モジュールを作る試みが成されてきた。チップ状態で積層して積層モジュールを作る場合には、実装で作り分けていたような手法は不可能である。図８（ａ）の８０１ａ〜８０１ｃに対応するものをチップ配線で実現する場合、図６（ｂ）〜（ｄ）に示すような配線を予めチップ上に形成しておく必要がある。
【００１１】
６０１ｄ，６１２ｄ，６２３ｄは個々にアクセスする必要がある各チップの端子である。６０１ａは一番下のチップ６０１ｄにアクセスする貫通電極である。６０２ａは下から二つ目のチップの６１２ｄにアクセスするための１番下のチップに設けた貫通電極である。６０３ａは下から三つ目のチップの６２３ｄにアクセスするための１番下のチップに設けた貫通電極である。６１２ａは下から二つ目のチップの６１２ｄにアクセスする貫通電極である。６１３ａは下から三つ目のチップの６２３ｄにアクセスするための下から二つ目のチップに設けた貫通電極である。６２３ａは下から三つ目のチップの６２３ｄにアクセスするための下から三つ目のチップに設けた貫通電極である。
【００１２】
これらの配線及び貫通電極配置は、個々のチップで共通化できないため、チップ毎に作り分ける必要があり、積層する各チップは別デバイスとして作成して積層する必要がある。これは、積層モジュール作製に大きなコストアップとなると共に、積層実装する際に、別デバイスとして作製されたチップを正しい順序で積層することを強いるため著しいデメリットとなっていた。
【００１３】
これを解決する一つの提案としてＵＳＰ６１４１２４５では、図９に示されるように、チップをシフトさせて積層するものがある。このように積層することで、シフトすることでずれた部分で個々のチップに独立にアクセスでき、且つチップは共通化する手段が得られる。しかし、図９のような手法を用いた場合、チップを斜めに積層するため、単に製造工程上困難であるだけでなく、外部からの衝撃に弱く、端部のチップに欠けや割れが発生する可能性が大であった。また、この手法ではシフトする方向が限定されていることから、図９に示したような周辺配置の場合、チップ間の接続に関して２辺のパッド列しか適用できないという問題もあった。
【００１４】
【発明が解決しようとする課題】
このように従来、チップ表裏を貫通した貫通電極を有する半導体チップを複数個積層して積層型半導体モジュールを構成する場合、貫通電極に垂直に加わる接合外力により貫通電極と半導体チップとが接する界面においてダメージを受け、貫通電極そのものが抜け落ちたり、界面の剥離が発生したりする問題があった。
【００１５】
また、同一チップを複数積層した積層型半導体モジュールにおいては、外部から個々のチップのパッドを独立に電気的にアクセスすることが難しかった。即ち、各層のチップ固有の再配線層を付与することは、設計上或いは製造上に著しいデメリットを与えてモジュール全体のコストアップを招き、さらに配線長の増大により信号遅延を招く。また、各層のチップをパッドピッチの倍数分だけシフトさせて積層した場合、機械的強度が弱く、外部からの衝撃により端部のチップに欠けや割れが発生する問題があり、さらに周辺配置の場合には２辺のパッド列しか適用できないという問題もあった。
【００１７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、半導体チップを複数個積層配置することによって、各層にチップ固有の再配線層を設けたり、チップをずらして配置することなしに、外部から個々のチップのパッドに対して独立に電気的アクセス可能とし、モジュールとしての信頼性向上及び製造コストの低減をはかり得る積層型半導体モジュールを提供することにある。
【００１８】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００２３】
即ち本発明は、所望の回路が形成されたチップ本体と、このチップ本体の表裏を貫通した複数の貫通孔にそれぞれ埋め込み形成された貫通電極と、を備えた半導体チップを複数個積層してなる積層型半導体モジュールであって、前記貫通孔は、前記チップ本体の主平面と垂直な方向に対して傾けて形成され、前記貫通孔は、一定ピッチαで複数個設けられ、前記貫通孔は、表面側の開口と裏面側の開口とが、前記チップ本体の主平面と垂直な方向の投影に対して、ピッチαの整数倍（Ｎ≧１）のずれを持って形成され、前記ずれの方向に一致する方向Ｘに沿った電極は、隣接する半導体チップ同士で方向Ｘに沿ってＮ個分だけずれて電気的に接続され、前記ずれの方向に垂直な方向Ｙに沿った電極の少なくとも１つは、チップの表面若しくは裏面の再配線により、隣接するチップの同一位置に対応するバンプに接続されることを特徴とする積層型半導体モジュール。
【００２９】
（作用）
本発明によれば、チップ本体に設けた貫通電極がチップ面に対し傾けて配置されているため、複数チップを積層した場合においても、応力分散効果により垂直方向の力に対する耐性が増加する。具体的には、製造工程若しくは完成品において、外部から加わる垂直な外力が直接、各半導体チップの貫通電極の壁面に加わるのを防ぎ、応力分散により機械的なダメージを著しく低減し、貫通電極に関する接続信頼性を向上させることができる。
【００３０】
また、半導体チップの表裏の同一位置のパッドが垂直に直結されず、隣接する半導体チップ同士で１ピッチずれて電気的に接続しているため、同一チップを複数積層した場合でも、半導体チップの個々の端子に、外部から独立に電気的にアクセスすることが可能となる。そしてこの場合、各層にチップ固有の再配線層を設けたり、チップをずらして配置することが不要となり、これにより信頼性向上及び製造コストの低減をはかることが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体チップの概略構成を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ’断面図を示している。
【００３３】
図中１１はチップ本体であり、このチップ本体１１の周辺部の４辺には、チップ表裏面を貫通する貫通孔１２が等ピッチで設けられている。ここで、Ｘ方向に沿った２辺を辺１，３とし、Ｙ方向に沿った２辺を辺２，４とする。
【００３４】
貫通孔１２は、チップ本体１１の主面に垂直な方向に対しＸ方向に傾けて設けられており、チップ本体１１の表裏においてＸ方向に電極配置の１ピッチに相当する分だけずれている。即ち、チップ本体１１に対し貫通孔１２の表面側の開口と裏面側の開口とが電極配置の１ピッチに相当する分だけＸ方向にずれている。貫通孔１２の内部には絶縁膜１３が形成され、チップ本体１１の表裏面にも絶縁膜１４，１５が形成されている。貫通孔１２の内部には、絶縁膜１３を介して金属電極（貫通電極）１６が埋め込み形成されている。これらの貫通電極１６はチップ本体１１とは電気的に絶縁されている。そして、貫通電極１６の両端部には外部電極１７，１８がそれぞれ形成されている。
【００３５】
次に、本実施形態の半導体チップの製造方法を、図２の工程断面図を参照して説明する。
【００３６】
まず、図２（ａ）に示すように、半導体チップを含む回路形成終了後の半導体ウェハ１９上にＳｉＯ2 等の絶縁膜１４を形成し、この絶縁膜１４を周知のリソグラフィによりパターニングして一定周期の開口を形成する。
【００３７】
次いで、図２（ｂ）に示すように、異方性エッチング等による湿式又は乾式エッチング法若しくはレーザ法等の加工方法により、半導体ウエハ１９の片側から主平面に対して斜めの傾斜角を有する「上下を貫通する孔」若しくは「現段階では貫通しない孔」（最終的には貫通電極になる）１２を形成する。例えば、平行平板電極を有するＲＩＥにより、ウェハを電界印加方向に対して傾けて配置し、絶縁膜１４をマスクにウェハ１９を選択エッチングすることにより、斜め方向の孔１２を形成する。
【００３８】
次いで、図２（ｃ）に示すように、孔１２の側壁への絶縁膜１３の形成工程、更にはメッキ法などによる導電材の埋め込み工程，エッチング法／スパッタ法などによるメタル配線工程を行い、孔１２に、ウエハ表側の金属パッドと接続された貫通電極１６を形成する。具体的には、プラズマＣＶＤ法で孔１２の内面にＳｉＯ2 からなる絶縁膜１３を形成した後、その表面にＴａＮ等のバリア層（図示せず）を形成する。更に、バリア層の表面に、プラズマＣＶＤ法でシード層となるＣｕ膜（図示せず）を形成する。続いて、電解メッキを施すことにより、孔１２の内部にＣｕ膜を埋め込み形成し、これにより貫通電極１６を形成する。
【００３９】
次いで、図２（ｄ）に示すように、ＣｕやＡｌ等を用いて、貫通電極１６に電気的に接続される表面側の外部電極１７を形成する。続いて、半導体ウエハ１９の表面に半導体ウエハ１９の機械的強度を補強するための石英ガラス等の補強部材２０を貼り付ける。
【００４０】
次いで、図２（ｅ）に示すように、機械的研削法若しくは湿式又は乾式エッチング法などにより、半導体ウェハ１９を裏面側から研削（又はエッチング）し、貫通電極１６を裏面に露出させる。
【００４１】
次いで、図２（ｆ）に示すように、裏面側の絶縁膜１５の形成工程、さらにエッチング法／スパッタ法などによる裏面側の外部電極１８の形成工程を経て、半導体ウエハ１９の表裏の外部電極１７，１８をつなぐ貫通電極１６を有する構造を完成する。この後、図２（ｇ）に示すように、ダイシング工程を経ることにより、個別のチップ１０に分割する。
【００４２】
なお、本製造工程においては、貫通電極１６を形成するための孔１２は、半導体ウェハ１９を裏面から薄膜化することにより貫通させたが、図２（ｂ）の段階で、貫通させることも可能であることは言うまでもない。また、図１（ａ）では、周辺にパッドが一列配置された場合を示しているが、パッドが複数列存在する場合にも、各貫通電極の傾斜角を調節することにより本発明を適用できることは言うまでもない。
【００４３】
このように本実施形態では、チップ本体１１の表裏面の外部電極１７，１８を電気的に接続するための貫通電極１６が、チップ本体１１の主平面（回路面）に対して斜めに貫くように設けられている。即ち、貫通電極１６につながる表裏一対の外部電極１７，１８の「半導体チップの主平面上の位置」（座標）が、表裏で異なるように形成される。従って、アセンブリ時に外部から加わる垂直な外力が直接、各チップ本体１１の貫通電極１６と絶縁膜１３の界面に加わるのを防ぎ、応力分散により機械的なダメージを大幅に低減し、貫通電極１６に関する接続信頼性を向上させることができる。
【００４４】
また、貫通電極１１は、必ずしもＸ方向に電極配置の１ピッチ分だけずらす必要はなく、Ｘ方向に対し、チップ表裏において略電極ピッチの整数倍（Ｎ≧１）のずれが生じるように形成すればよい。そして、図１の辺１上の外部電極、辺３上の外部電極は斜めの貫通電極により、縦方向に積層実装した際に、１段毎にＮだけずれて接続される。これにより、後述するように、積層したチップ個々に個別の信号を与えることが可能となる。
【００４５】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる積層型半導体モジュールを説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４６】
本実施形態は、第１の実施形態の半導体チップ１０を複数個積層したものである。インターポーザ基板３０上に、図１の半導体チップ１０が例えば４個（チップＡ〜Ｄ）積層されている。各々の半導体チップ１０のＸ方向に沿った辺１，３では、図３（ｂ）に示すように、隣接するチップ間で貫通電極がＸ方向に１ピッチずれて接続されている。これにより、積層したチップ個々に個別の信号を与えることが可能となる。
【００４７】
図３（ｂ）に積層したチップに個別に信号を与える方法を説明する。但し、ここではＮ＝１の場合を示している。４つのチップＡ，Ｂ，Ｃ，Ｄの左端の外部電極をそれぞれａ１，ｂ１，ｃ１，ｄ１とする。これらのａ１，ｂ１，ｃ１，ｄ１は、チップとしては同じ位置にある外部電極である。貫通電極１６が斜めに形成され、１段で１ピッチずれた位置に接続されるため、チップＡの外部電極ａ１へはインターポーザ２０の(1)からの信号を、チップＢの外部電極ｂ１へはインターポーザ２０の(2)からの信号を、というように４つの外部電極ａ１〜ｄ１に対して個別に信号を与えることができる。
【００４８】
ここで、各々のチップ１０において、Ｘ方向の辺１，３上の外部電極１７は４つおきに内部回路と接続され、それ以外は内部回路とは接続されず、上下接続用の配線として機能している。これにより、全く同じ構成の４つのチップ１０に対し、内部回路と接続されて同じ位置に相当する各外部電極１７に独立にアクセスすることが可能となる。
【００４９】
なお、辺２上の外部電極、辺４上の外部電極は、そのままでは上下に導通しない電極となる。これらの外部電極は、積層実装されたチップ間でのみ接続したい端子として用いることも可能であるが、チップ表面若しくは裏面の再配線により同一位置にある外部電極が導通するように配線することで、積層したチップに共通に与える外部電極として使用することができる。共通に与える信号としては、例えば電源，グランド，バス信号などである。
【００５０】
このように本実施形態によれば、前記図１に示すような半導体チップ１０を複数個積層することにより、Ｘ方向に沿った辺に関して、隣接する半導体チップ同士で貫通電極１６をＸ方向に１ピッチずらして電気的に接続することができる。このため、積層した半導体チップ１０の個々の端子に、外部から独立に電気的にアクセスすることが可能となる。そしてこの場合、各層にチップ固有の再配線層を設けたり、チップをずらして配置することが不要となり、これにより信頼性向上及び製造コストの低減をはかることが可能となる。
【００５１】
従来の主平面に対して垂直に伸びる構造の貫通電極では、空間上主平面内の外部電極の座標が表裏で同じであるためこのような独立のアクセスは、別途、引き回し配線を設けるなどの工夫をしなければ不可能であった。本実施形態のこの特徴は、同一チップを積層したモジュールにおいて、各チップを電気的に機能させるために非常に重要なことである。
【００５２】
（第３の実施形態）
図４は、本発明の第３の実施形態に係わる積層型半導体モジュールを説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５３】
本実施形態に用いる半導体チップ４０は、前記図１に示す半導体チップ１０と同様にチップ主面上の周辺部の４辺に貫通孔１２が設けられているが、貫通孔１２の傾斜方向が半導体チップ１０とは異なっている。即ち、本実施形態に用いる半導体チップ４０の貫通孔１２は、全てＸ方向に傾いているのではなく、Ｘ方向に沿った２辺はＸ方向に傾けて設けられており、Ｙ方向に沿った２辺はＹ方向に傾けて設けられている。
【００５４】
このような構成であれば、Ｘ方向は勿論のことＹ方向に関しても、図４（ｂ）に示すように、隣接チップで貫通電極１６を１ピッチずらして接続することができる。従って、先の第２の実施形態と同様の効果が得られる。
【００５５】
なお、本発明は上述した各実施形態に限定されるものではない。チップ本体に設ける貫通孔（貫通電極）は、必ずしもチップ本体の周辺部に沿って１列設けたものに限らず、複数列設けたものであってもよい。さらに、必ずしも周辺部のみに限らず、周辺以外の部分に設けることも可能である。また、貫通孔は、電極ピッチと同じだけずらす必要はなく、チップ本体の表裏において電極ピッチαの整数倍（Ｎ≧１）のずれを持つものであればよい。
【００５６】
また、実施形態では４層積層の例を説明したが、２層，３層、更には５層以上の積層に適用できるのは勿論のことである。さらに、実施形態では、４層積層のために４つおきに外部電極と内部回路との接続用の配線を設けたが、２層の場合は２つおきに、３層の場合は３つおきに、接続用の配線を設ければよい。つまり、各々の半導体チップ毎に、貫通孔を傾けた方向と平行に並ぶ貫通電極に対し、想定する積層段数×Ｎのピッチを持って内部回路との接続用配線を設けるようにすればよい。
【００５７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５８】
【発明の効果】
以上詳述したように本発明によれば、複数個積層した場合における、接合外力によるダメージを低減することができ、貫通電極の抜け落ちや界面の剥離を防止することができ、信頼性向上及び製造コストの低減をはかることができる。さらに、この半導体チップを複数積層することにより、各層にチップ固有の再配線層を設けたり、チップをずらして配置することなしに、半導体チップの個々の端子に、外部から独立に電気的にアクセスすることが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体チップの概略構成を示す平面図と断面図。
【図２】第１の実施形態の半導体チップの製造工程を示す断面図。
【図３】第２の実施形態に係わる積層型半導体モジュールの概略構成を示す平面図と断面図。
【図４】第３の実施形態に係わる積層型半導体モジュールの概略構成を示す平面図と断面図。
【図５】従来の積層型半導体モジュールの概略構成を示す平面図と断面図。
【図６】従来の半導体チップを積層したモジュール構成を示す断面図と斜視図。
【図７】接合ツールを用いて複数チップを垂直実装する際の問題を説明するための断面図。
【図８】ＴＣＰを積層したモジュール構成を示す斜視図と断面図。
【図９】半導体チップをずらして積層したモジュール構成を示す平面図と断面図。
【符号の説明】
１０，４０…半導体チップ
１１…チップ本体
１２…貫通孔
１３，１４，１５…絶縁膜
１６…貫通電極
１７，１８…外部電極
１９…半導体ウェハ
２０…補強部材
３０…インターポーザ基板
５０…接合ツール
Claims (4)
- 所望の回路が形成されたチップ本体と、このチップ本体の表裏を貫通した複数の貫通孔にそれぞれ埋め込み形成された貫通電極と、を備えた半導体チップを複数個積層してなる積層型半導体モジュールにおいて、
前記貫通孔は、前記チップ本体の主平面と垂直な方向に対して傾けて形成され、
前記貫通孔は、一定ピッチαで複数個設けられ、
前記貫通孔は、表面側の開口と裏面側の開口とが、前記チップ本体の主平面と垂直な方向の投影に対して、ピッチαの整数倍（Ｎ≧１）のずれを持って形成され、
前記ずれの方向に一致する方向Ｘに沿った電極は、隣接する半導体チップ同士で方向Ｘに沿ってＮ個分だけずれて電気的に接続され、
前記ずれの方向に垂直な方向Ｙに沿った電極の少なくとも１つは、チップの表面若しくは裏面の再配線により、隣接するチップの同一位置に対応するバンプに接続されることを特徴とする積層型半導体モジュール。 - 所望の回路が形成されたチップ本体と、このチップ本体の表裏を貫通した複数の貫通孔にそれぞれ埋め込み形成された貫通電極と、を備えた半導体チップを複数個積層してなる積層型半導体モジュールにおいて、
前記貫通孔は、前記チップ本体の周辺のＸ方向に沿った２辺とＸ方向に直交するＹ方向に沿った２辺に一定ピッチαで形成され、
前記貫通孔は、表面側の開口と裏面側の開口とが、前記チップ本体の主平面と垂直な方向の投影に対して、ピッチαの整数倍（Ｎ≧１）のずれを持って形成され、
前記貫通孔は、Ｘ方向に沿った２辺ではＸ方向に傾けて形成され、Ｙ方向に沿った２辺ではＹ方向に傾けて形成され、
前記Ｘ方向に沿った貫通電極は、隣接する半導体チップ同士でＸ方向に沿ってＮ個分だけずれて電気的に接続され、前記Ｙ方向に沿った貫通電極は、隣接する半導体チップ同士でＹ方向に沿ってＮ個分だけずれて電気的に接続されていることを特徴とする積層型半導体モジュール。 - 前記半導体チップ毎に、前記貫通孔を傾けた方向と平行に並ぶ貫通電極に対し、想定する積層段数×Ｎのピッチを持って内部回路との接続用の電極が設けられていることを特徴とする請求項２記載の積層型半導体モジュール。
- 前記貫通電極の内の少なくとも１組は、各々のチップに個別に与えるべき信号が入力されるものであることを特徴とする請求項２記載の積層型半導体モジュール。
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