JP2003151978A - ウェーハの諸部分を電気的に分離するためのシステム - Google Patents
ウェーハの諸部分を電気的に分離するためのシステムInfo
- Publication number
- JP2003151978A JP2003151978A JP2002298439A JP2002298439A JP2003151978A JP 2003151978 A JP2003151978 A JP 2003151978A JP 2002298439 A JP2002298439 A JP 2002298439A JP 2002298439 A JP2002298439 A JP 2002298439A JP 2003151978 A JP2003151978 A JP 2003151978A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- conductor
- insulating layer
- dielectric material
- outer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
- H01L2223/6622—Coaxial feed-throughs in active or passive substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】ウェーハの諸部分を電気的に分離するためのシ
ステムを提供する。 【解決手段】典型的な実施形態には、第１のウェーハ、
及び、第１のウェーハを少なくとも部分的に貫通して形
成された第１の導体（２０２）が含まれている。第１の
導体絶縁層（２０４）が、第１のウェーハを少なくとも
部分的に貫通して形成されている。第１の導体絶縁層
は、第１の導体と係合し、第１の導体と第１のウェーハ
材料（２０６）との間に配置されている。第１のウェー
ハを少なくとも部分的に貫通して形成された、第１の外
部絶縁層（２１０）も設けられている。第１の外部絶縁
層は、第１の導体絶縁層から間隔をあけて配置されてい
る。第１の導体絶縁層と第１の外部絶縁層は、誘電体材
料から形成されている。
ステムを提供する。 【解決手段】典型的な実施形態には、第１のウェーハ、
及び、第１のウェーハを少なくとも部分的に貫通して形
成された第１の導体（２０２）が含まれている。第１の
導体絶縁層（２０４）が、第１のウェーハを少なくとも
部分的に貫通して形成されている。第１の導体絶縁層
は、第１の導体と係合し、第１の導体と第１のウェーハ
材料（２０６）との間に配置されている。第１のウェー
ハを少なくとも部分的に貫通して形成された、第１の外
部絶縁層（２１０）も設けられている。第１の外部絶縁
層は、第１の導体絶縁層から間隔をあけて配置されてい
る。第１の導体絶縁層と第１の外部絶縁層は、誘電体材
料から形成されている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、半導体に
関するものである。とりわけ、本発明は、１つ以上の電
気的に分離された部分を組み込んだ半導体に関連したシ
ステム及び方法に関するものである。 【０００２】 【従来の技術】半導体ウェーハは、互いに重なるように
配置され、結合されて、ウェーハ・スタックを形成する
ことになる場合が多い。こうしたウェーハ・スタックの
一方のウェーハの加工部（processing of wafer）とも
う一方のウェーハの加工部との連絡を容易にするため、
さまざまな相互接続構造を利用することが可能である。
例えば、ワイヤを利用して、各種ウェーハのコンポーネ
ントを相互接続し、コンポーネントが互いに電気的に通
じるようにすることが可能である。他のウェーハ・スタ
ックでは、導体バイアを用いることが可能である。図１
には、こうしたバイア(via)の典型的な例が描かれてい
る。 【０００３】図１に示すように、ウェーハ１００には、
ウェーハ材料に形成されたバイア構造１０２が含まれて
いる。バイア構造１０２には、導体１０６のまわりに形
成された絶縁リング１０４が含まれている。バイア構造
１０２によって、低電圧信号が、ウェーハ１００の一方
の側面からもう一方の側面に伝搬可能になる。すなわ
ち、こうした信号は、導体１０６を介して、ウェーハの
一方の側面からもう一方の側面に伝搬させることができ
る。あいにく、バイア構造１０２は、導体１０６と基板
１０８の間に比較的大きい電位差が生じると、破壊また
は短絡することになりがちである。 【０００４】 【発明が解決しようとする課題】従って、本発明の目的
は、当該技術の以上の及び／またはその他の欠点に対処
する改良されたシステム及び方法を提供することにあ
る。 【０００５】 【課題を解決するための手段】要するに、本発明は、１
つ以上の電気的に分離された部分を組み込んだ半導体に
関するものである。これに関して、本発明の実施形態
は、ウェーハの諸部分を電気的に分離するための方法を
提供するものとみなすことが可能である。典型的な方法
には、第１のウェーハを設けるステップと、第１のウェ
ーハを少なくとも部分的に貫通して第１の導体を形成す
るステップと、第１の導体と第１のウェーハ材料との間
に第１の誘電体材料を配置するステップと、第２の誘電
体材料によって、第１の導体及び第１の誘電体材料を少
なくとも部分的に包囲するステップが含まれている。第
２の誘電体材料は、第１の誘電体材料から間隔をあけて
配置し、第１のウェーハ材料の第１の部分が、第１の誘
電体材料と第２の誘電体材料の間に位置し、第１のウェ
ーハ材料の第２の部分が、第２の誘電体材料の外周の外
側に位置するようにするのが望ましい。 【０００６】本発明の実施形態は、ウェーハの諸部分を
電気的に分離するためのシステムを提供するものとみな
すことも可能である。これに関して、典型的な実施形態
には、第１のウェーハ、及び、第１のウェーハを少なく
とも部分的に貫通して形成された第１の導体が含まれて
いる。第１の導体絶縁層が、第１のウェーハを少なくと
も部分的に貫通して形成されている。第１の導体絶縁層
は、第１の導体と係合し、第１の導体と第１のウェーハ
材料との間に配置されている。第１のウェーハを少なく
とも部分的に貫通して形成された、第１の外部絶縁層も
設けられている。第１の外部絶縁層は、第１の導体絶縁
層から間隔をあけて配置されている。第１の導体絶縁層
と第１の外部絶縁層は、誘電体材料から形成されてい
る。 【０００７】本発明の他のシステム、方法、特徴、及
び、利点については、下記の図面及び詳細な説明を検討
することにより、当業者には明らかになるであろう。こ
うした、さらなるシステム、方法、特徴、及び、利点
は、本明細書に含まれており、本発明の範囲内にあり、
特許請求の範囲によって保護されることを意図したもの
である。 【０００８】 【発明の実施の形態】さらに詳細に後述されるように、
本発明は、ウェーハの諸部分を電気的に分離することに
関連したものである。すなわち、本発明の実施形態は、
バイア構造を包囲する基板から電気的に分離されたバイ
ア構造の利用を伴う。こうして、バイア構造は、ウェー
ハの少なくとも一部を介した、例えば、電力信号及び／
またはデータ信号といった信号の伝達が容易になり、同
時に、バイア構造の近くにおける基板の電気的破壊の可
能性が低くなるように適合させることが可能である。 【０００９】次に、同様の参照番号がいくつかの図を通
じて対応する部分を表している、図面を参照すると、図
２には、本発明によるバイア構造２００の実施形態の概
略が示されている。図２において、バイア構造２００
は、ウェーハ２０１内に設けられており、１つ以上の導
体２０２を含んでいる。すなわち、図２の実施形態に
は、２つのこうした導体が描かれている。後述するよう
に、導体は、ドープしたシリコンのような基板材料から
形成されるのが望ましい。 【００１０】各導体まわりには、絶縁層２０４が設けら
れている。絶縁層は、二酸化珪素、窒化珪素、多結晶シ
リコン、または、その組み合わせといった、さまざまな
材料から形成することが可能である。各絶縁層２０４
は、導体と導体を包囲する基板材料２０６の間に物理的
障壁を形成している。 【００１１】バイア構造２００には、導体のまわりに形
成された外部絶縁層２１０も含まれている。外部絶縁層
２１０は、二酸化珪素、窒化珪素、多結晶シリコン、ま
たは、その組み合わせといった、さまざまな材料から形
成することが可能である。外部絶縁層２１０は、外部絶
縁層によって包囲された導体及び／または基板材料２０
６を、外部絶縁層の外側に配置された基板材料２１２及
び／または（図示しない）コンポーネントから電気的に
分離するようになっている。このように構成されると、
導体は、それぞれ、隣接導体、並びに、外部絶縁層の外
側に配置された材料２１２及び／またはコンポーネント
から電気的に十分に分離することが可能になる。実施形
態によっては、導体を利用して、ウェーハ・スタックの
ようなウェーハ・アセンブリのそれぞれのウェーハ間に
おいて信号を伝搬させることが可能なものもある。実施
形態によっては、バイア構造の導体を利用して、単一ウ
ェーハのそれぞれに異なる深さに配置されたコンポーネ
ント間において信号を伝搬することが可能なものもあ
る。 【００１２】例えば、バイア構造２００のような本発明
のバイア構造は、基板にトレンチ（溝）を設けることに
よって形成することが可能である。例えば、トレンチ
は、エッチング・プロセスによって形成することが可能
である。形成後、トレンチには、バイア構造の絶縁層及
び外部絶縁層を形成するため、例えば、堆積または成長
によって、絶縁材料が充填される。トレンチは、一般
に、基板材料を完全に貫通するわけではないので、一般
に、前述のプロセスによって形成されるバイア構造が、
基板を完全に貫通することはない。バイア構造の１つ以
上が基板を完全に貫通することが望ましい用途では、例
えば、研削またはエッチングで基板材料の一部を取り除
くことによって、基板の一部を除去し、バイア構造のあ
らかじめ埋め込まれている端部を露出させることが可能
である。 【００１３】前述のように、バイア構造２００を利用し
て、ウェーハ及び／またはウェーハ・スタックのさまざ
まな位置間における電気的連絡を容易にすることが可能
である。例えば、図３の場合、ウェーハ・スタック３０
０において２つのバイア構造２００Ａ、２００Ｂが示さ
れている。詳細には、バイア構造２００Ａは、ウェーハ
３０２を貫通して形成され、バイア構造２００Ｂは、ウ
ェーハ３０４を貫通して形成されている。バイア構造２
００Ａには、２つの導体２０２Ａ及びその関連絶縁層２
０４Ａ、並びに、外部絶縁層２１０Ａが含まれている。
同様に、バイア構造２００Ｂには、２つの導体２０２Ｂ
及びその関連絶縁層２０４Ｂ、並びに、外部絶縁層２１
０Ｂが含まれている。各導体２０２Ａは、対応する導体
２０２Ｂと電気的に通じている。このように構成される
と、導体を介して、ウェーハ・スタック３００のさまざ
まな位置に、及び／または、さまざまな位置から電気信
号を伝搬させることが可能になる。例えば、電気信号
（矢印で表示）は、外部表面３０６と３０８の間、及び
／または、ウェーハ・スタックの外部表面と、ウェーハ
間に形成された、例えば、位置３１０のような位置との
間で伝搬させることが可能である。 【００１４】留意すべきは、例えば、ウェーハ・スタッ
ク３００（図３）のような、本明細書に示されたウェー
ハ・スタックは、２つのウェーハだけしか含んでいない
が、さまざまな構成をなすように設けることが可能であ
り、図示以外のさまざまな数のウェーハを組み込むこと
が可能である。こうした構成及びウェーハ数は、全て、
十分に本発明の範囲内にあるものとみなされる。 【００１５】図４に示すように、バイア構造２００の実
施形態には、複数の外部絶縁層を含むことが可能であ
る。より具体的に、ウェーハ４００に形成される図４の
実施形態には、第１の外部絶縁層２１０と第２の外部絶
縁層４０２が含まれている。この特定の構成によって、
絶縁破壊を起こすことなしに、導体と、第２の外部絶縁
層の外側に配置された基板材料との間に高電位の印加が
可能になるという利点が得られる。 【００１６】次に、ウェーハ５００に形成されたバイア
構造のアレイを描いた図５の概略図を参照する。図５に
示すように、各バイア構造２００には、少なくとも１つ
の導体２０２が含まれている。詳細には、図５の各バイ
ア構造には、４つの導体２０２が含まれている。ただ
し、他のさまざまな数及び構成の導体を利用することも
可能であるという点に留意すべきである。詳細に既述の
ように、各導体２０２のまわりには、絶縁層２０４が形
成される。さらに、各高電圧バイア構造２００の導体及
び関連絶縁層は、外部絶縁層２１０によって包囲されて
いる。 【００１７】図５には、ウェーハ５００をさいの目に切
る、さいの目切りの位置５０２及び５０４も示されてい
る。例えば、ウェーハ５００は、ウェーハ材料に切断ま
たはエッチングを施すことによってさいの目に切ること
が可能である。図５の場合、さいの目切りの位置５０２
は、隣接するバイア構造２００間に配置されているが、
さいの目切りの位置５０４は、さらに詳細に後述するこ
とになる複数バイア・アセンブリになるように、各高電
圧バイア構造を切り離すことによって、バイア構造列
が、分割されるように配置されている。 【００１８】図６に示すように、さまざまなダイ・アセ
ンブリは、ウェーハ５００（図５）にさいの目切りの位
置に沿ってさいの目に切ることによって形成することが
可能である。２つのこうしたダイ・アセンブリ、すなわ
ち、ダイ・アセンブリ６００及び６０２の典型的な部分
が、図６に描かれている。図６において、ダイ・アセン
ブリのそれぞれには、バイア・アセンブリ６０４が含ま
れている。各バイア・アセンブリ６０４には、少なくと
も１つの導体２０２及びその関連絶縁層２０４、外部絶
縁層２１０の一部、及び、他のウェーハ材料２１２から
電気的に分離されたウェーハ材料２０６が含まれてい
る。各バイア・アセンブリは、例えば、そのウェーハの
側壁６１０といった外部エッジに接しているので、高電
圧バイア・アセンブリの導体を伝搬する信号の電気的分
離は、空隙６０８によって少なくとも部分的に助長され
る。従って、図７の場合、各導体２０２は、少なくとも
１つの絶縁層２０４、導体を少なくとも部分的に包囲す
る材料２０６、少なくとも１つの外部絶縁層２１０の少
なくとも一部、及び、空隙６０８によって、基板材料２
１２から電気的に分離されている。 【００１９】図７に示すように、バイア・アセンブリ６
０６を用いて、ウェーハ・スタックのさまざまな位置に
配置されたコンポーネントの連絡を容易にすることが可
能である。より具体的に、ウェーハ７０２の２つのバイ
ア・アセンブリ６０６Ａ、６０６Ｂ及びウェーハ７０４
の２つのバイア・アセンブリ６０６Ｃ、６０６Ｄが、ウ
ェーハ・スタック７００内に描かれている。バイア・ア
センブリのそれぞれには、２つの導体及びその関連絶縁
層、並びに、外部絶縁層の一部が含まれている。各導体
は、他のウェーハの対応する導体と電気的に通じてい
る。このように構成されると、導体を介して、ウェーハ
・スタック７００のさまざまな位置に、及び／または、
さまざまな位置から電気信号を伝搬することが可能にな
る。例えば、電気信号（矢印によって示されている）
は、外部表面７０６と７０８の間、及び／または、ウェ
ーハ・スタックの外部表面と、例えば、位置７１０のよ
うなウェーハ間に形成された位置との間で伝搬させるこ
とが可能である。 【００２０】以上の説明は、例示及び説明を目的として
提示されたものである。本発明を余すところなく説明し
ようとか、あるいは、開示の形態にそっくりそのまま制
限することを意図したものではない。上記教示に鑑み
て、修正または変更が可能である。しかし、論述された
実施形態は、本発明の原理及びその実際の応用例を最も
分かりやすく例示することによって、通常の当業者が、
企図する特定の用途に合わせて、さまざまな実施形態に
おいて、さまざまな修正を加えて、本発明を利用できる
ようにするために、選択され、説明されている。こうし
た修正及び変更は、全て、公正かつ合法的に与えられる
広さに従って解釈した場合に、特許請求の範囲によって
決まる、本発明の範囲内に含まれる。 【００２１】本発明の態様を以下に例示する。 【００２２】１．ウェーハの一部を電気的に分離するた
めのシステムであって、第１のウェーハ（２０１）と、
前記第１のウェーハを少なくとも部分的に貫通して形成
された第１の導体（２０２）と、前記第１のウェーハを
少なくとも部分的に貫通して形成されて、前記第１の導
体と係合し、前記第１の導体と前記第１のウェーハ材料
（２１２）の間に配置された、誘電体材料から形成され
ている、第１の導体絶縁層（２０４）と、前記第１のウ
ェーハを少なくとも部分的に貫通して形成されて、前記
第１の絶縁層から間隔をあけて配置された、誘電体材料
から形成されている、第１の外部絶縁層（２１０）とを
含むシステム。 【００２３】２． 前記第１のウェーハを少なくとも部
分的に貫通して形成される第２の外部絶縁層（４０２）
であって、第２の外部絶縁層（４０２）と前記第１の導
体絶縁層の間に、前記第１の外部絶縁層が位置するよう
に、前記第１の外部絶縁層から間隔をあけて配置され、
誘電体材料から形成されている、第２の外部絶縁層（４
０２）をさらに含む上記１に記載のシステム。 【００２４】３．前記第１のウェーハを少なくとも部分
的に貫通して形成されて、前記第１の外部絶縁層によっ
て少なくとも部分的に境界を定められた領域内に配置さ
れた第２の導体（２０２）と、 前記第１のウェーハを
少なくとも部分的に貫通して形成されて、前記第２の導
体と係合し、前記第２の導体と前記第１のウェーハ材料
との間に配置された、誘電体材料から形成されている、
第２の導体絶縁層（２０４）とをさらに含む上記１に記
載のシステム。 【００２５】４．前記第１のウェーハに少なくとも部分
的に重なる第２のウェーハ（３０４）と、前記第２のウ
ェーハを少なくとも部分的に貫通して形成された第１の
導体と、前記第２のウェーハを少なくとも部分的に貫通
して形成されて、前記第２のウェーハの前記第１の導体
と係合し、前記第２のウェーハの前記第１の導体と前記
第２のウェーハ材料との間に配置されて、誘電体材料か
ら形成されている、第１の導体絶縁層と、前記第２のウ
ェーハを少なくとも部分的に貫通して形成されて、前記
第２のウェーハの前記第１の導体絶縁層から間隔をあけ
て配置され、誘電体材料から形成されている、第１の外
部絶縁層とをさらに含み、前記第２のウェーハの前記第
１の導体が、前記第１のウェーハの前記第１の導体と電
気的に通じている上記１に記載のシステム。 【００２６】５．前記第１のウェーハを少なくとも部分
的に貫通して形成される第２の外部絶縁層であって、第
２の外部絶縁層と前記第１の導体絶縁層の間に、前記第
１の外部絶縁層が位置するように、前記第１の外部絶縁
層から間隔をあけて配置され、誘電体材料から形成され
ている、第２の外部絶縁層をさらに含む上記４に記載の
システム。 【００２７】６．前記第１のウェーハが、第１の側面、
前記第１の側面と向かい合った第２の側面、及び、前記
第１の側面と前記第２の側面の間に延びる側壁（６１
０）を備えており、前記第１の導体が、前記第１の側面
から前記第２の側面に前記第１のウェーハを貫通して伸
びており、前記第１の外部絶縁層が前記側壁と交差して
いる上記１に記載のシステム。 【００２８】７．前記第１のウェーハに少なくとも部分
的に重なる第２のウェーハと、前記第２のウェーハを少
なくとも部分的に貫通して形成された第１の導体と、前
記第２のウェーハを少なくとも部分的に貫通して形成さ
れて、前記第２のウェーハの前記第１の導体と係合し、
前記第２のウェーハの前記第１の導体と前記第２のウェ
ーハ材料との間に配置されて、誘電体材料から形成され
ている、第１の導体絶縁層と、前記第２のウェーハを少
なくとも部分的に貫通して形成されて、前記第２のウェ
ーハの前記第１の導体絶縁層から間隔をあけて配置さ
れ、誘電体材料から形成されている、第１の外部絶縁層
とをさらに含み、前記第２のウェーハの前記第１の導体
が、前記第１のウェーハの前記第１の導体と電気的に通
じている上記６に記載のシステム。 【００２９】８．ウェーハの一部を電気的に分離するた
めの方法であって、第１のウェーハ（７０２）を設ける
ステップと、前記第１のウェーハを少なくとも部分的に
貫通して第１の導体（２０２）を形成するステップと、
前記第１の導体と前記第１のウェーハ材料との間に第１
の誘電体材料（２０４）を配置するステップと、前記第
１の導体及び前記第１の誘電体材料を第２の誘電体材料
（２１０）で少なくとも部分的に包囲し、前記第２の誘
電体材料が、前記第１の誘電体材料から間隔をあけて配
置されて、前記第１のウェーハ材料の第１の部分（２０
６）が、前記第１の誘電体材料と前記第２の誘電体材料
の間に位置し、前記第１のウェーハ材料の第２の部分
（２１２）が、前記第２の誘電体材料の外周の外側に位
置するようにするステップとを含む方法。 【００３０】９．第２のウェーハ（７０４）を設けるス
テップと、前記第２のウェーハを少なくとも部分的に貫
通して第１の導体（２０２）を形成するステップと、前
記第１の導体と前記第２のウェーハ材料との間に第１の
誘電体材料（２０４）を配置するステップと、前記第１
の導体及び前記第２のウェーハの前記第１の誘電体材料
を第２の誘電体材料（２１０）で少なくとも部分的に包
囲し、前記第２のウェーハの前記第２の誘電体材料が、
前記第２のウェーハの前記第１の誘電体材料から間隔を
あけて配置されて、前記第２のウェーハ材料の第１の部
分（２０６）が、前記第１の誘電体材料と前記第２のウ
ェーハの前記第２の誘電体材料の間に位置し、前記第２
のウェーハ材料の第２の部分（２１２）が、前記第２の
ウェーハの前記第２の誘電体材料の外周の外側に位置す
るようにするステップと、前記第１のウェーハの前記第
１の導体と前記第２のウェーハの前記第１の導体が、互
いに電気的に通じるように、前記第２のウェーハと前記
第１のウェーハを配置するステップとをさらに含む上記
８に記載の方法。 【００３１】１０．さらに、前記第１のウェーハ及び前
記第２のウェーハを結合して、ウェーハ・スタックを形
成するステップと、前記ウェーハ・スタックをさいの目
に切って、第１のダイ・アセンブリ及び第２のダイ・ア
センブリを形成するステップとを含み、前記第１のダイ
・アセンブリに、前記第１のウェーハの前記第１の導
体、前記第１のウェーハの前記第１の誘電体材料、前記
第２のウェーハの前記第１の導体、前記第２のウェーハ
の前記第１の誘電体材料、前記第１のウェーハの前記第
２の誘電体材料の第１の部分、及び前記第２のウェーハ
の前記第２の誘電体材料の第１の部分が含まれ、前記第
２のダイ・アセンブリに、前記第１のウェーハの前記第
２の導体、前記第２のウェーハの前記第２の導体、前記
第１のウェーハの前記第２の誘電体材料の第２の部分、
及び前記第２のウェーハの前記第２の誘電体材料の第２
の部分が含まれる上記９に記載の方法。
関するものである。とりわけ、本発明は、１つ以上の電
気的に分離された部分を組み込んだ半導体に関連したシ
ステム及び方法に関するものである。 【０００２】 【従来の技術】半導体ウェーハは、互いに重なるように
配置され、結合されて、ウェーハ・スタックを形成する
ことになる場合が多い。こうしたウェーハ・スタックの
一方のウェーハの加工部（processing of wafer）とも
う一方のウェーハの加工部との連絡を容易にするため、
さまざまな相互接続構造を利用することが可能である。
例えば、ワイヤを利用して、各種ウェーハのコンポーネ
ントを相互接続し、コンポーネントが互いに電気的に通
じるようにすることが可能である。他のウェーハ・スタ
ックでは、導体バイアを用いることが可能である。図１
には、こうしたバイア(via)の典型的な例が描かれてい
る。 【０００３】図１に示すように、ウェーハ１００には、
ウェーハ材料に形成されたバイア構造１０２が含まれて
いる。バイア構造１０２には、導体１０６のまわりに形
成された絶縁リング１０４が含まれている。バイア構造
１０２によって、低電圧信号が、ウェーハ１００の一方
の側面からもう一方の側面に伝搬可能になる。すなわ
ち、こうした信号は、導体１０６を介して、ウェーハの
一方の側面からもう一方の側面に伝搬させることができ
る。あいにく、バイア構造１０２は、導体１０６と基板
１０８の間に比較的大きい電位差が生じると、破壊また
は短絡することになりがちである。 【０００４】 【発明が解決しようとする課題】従って、本発明の目的
は、当該技術の以上の及び／またはその他の欠点に対処
する改良されたシステム及び方法を提供することにあ
る。 【０００５】 【課題を解決するための手段】要するに、本発明は、１
つ以上の電気的に分離された部分を組み込んだ半導体に
関するものである。これに関して、本発明の実施形態
は、ウェーハの諸部分を電気的に分離するための方法を
提供するものとみなすことが可能である。典型的な方法
には、第１のウェーハを設けるステップと、第１のウェ
ーハを少なくとも部分的に貫通して第１の導体を形成す
るステップと、第１の導体と第１のウェーハ材料との間
に第１の誘電体材料を配置するステップと、第２の誘電
体材料によって、第１の導体及び第１の誘電体材料を少
なくとも部分的に包囲するステップが含まれている。第
２の誘電体材料は、第１の誘電体材料から間隔をあけて
配置し、第１のウェーハ材料の第１の部分が、第１の誘
電体材料と第２の誘電体材料の間に位置し、第１のウェ
ーハ材料の第２の部分が、第２の誘電体材料の外周の外
側に位置するようにするのが望ましい。 【０００６】本発明の実施形態は、ウェーハの諸部分を
電気的に分離するためのシステムを提供するものとみな
すことも可能である。これに関して、典型的な実施形態
には、第１のウェーハ、及び、第１のウェーハを少なく
とも部分的に貫通して形成された第１の導体が含まれて
いる。第１の導体絶縁層が、第１のウェーハを少なくと
も部分的に貫通して形成されている。第１の導体絶縁層
は、第１の導体と係合し、第１の導体と第１のウェーハ
材料との間に配置されている。第１のウェーハを少なく
とも部分的に貫通して形成された、第１の外部絶縁層も
設けられている。第１の外部絶縁層は、第１の導体絶縁
層から間隔をあけて配置されている。第１の導体絶縁層
と第１の外部絶縁層は、誘電体材料から形成されてい
る。 【０００７】本発明の他のシステム、方法、特徴、及
び、利点については、下記の図面及び詳細な説明を検討
することにより、当業者には明らかになるであろう。こ
うした、さらなるシステム、方法、特徴、及び、利点
は、本明細書に含まれており、本発明の範囲内にあり、
特許請求の範囲によって保護されることを意図したもの
である。 【０００８】 【発明の実施の形態】さらに詳細に後述されるように、
本発明は、ウェーハの諸部分を電気的に分離することに
関連したものである。すなわち、本発明の実施形態は、
バイア構造を包囲する基板から電気的に分離されたバイ
ア構造の利用を伴う。こうして、バイア構造は、ウェー
ハの少なくとも一部を介した、例えば、電力信号及び／
またはデータ信号といった信号の伝達が容易になり、同
時に、バイア構造の近くにおける基板の電気的破壊の可
能性が低くなるように適合させることが可能である。 【０００９】次に、同様の参照番号がいくつかの図を通
じて対応する部分を表している、図面を参照すると、図
２には、本発明によるバイア構造２００の実施形態の概
略が示されている。図２において、バイア構造２００
は、ウェーハ２０１内に設けられており、１つ以上の導
体２０２を含んでいる。すなわち、図２の実施形態に
は、２つのこうした導体が描かれている。後述するよう
に、導体は、ドープしたシリコンのような基板材料から
形成されるのが望ましい。 【００１０】各導体まわりには、絶縁層２０４が設けら
れている。絶縁層は、二酸化珪素、窒化珪素、多結晶シ
リコン、または、その組み合わせといった、さまざまな
材料から形成することが可能である。各絶縁層２０４
は、導体と導体を包囲する基板材料２０６の間に物理的
障壁を形成している。 【００１１】バイア構造２００には、導体のまわりに形
成された外部絶縁層２１０も含まれている。外部絶縁層
２１０は、二酸化珪素、窒化珪素、多結晶シリコン、ま
たは、その組み合わせといった、さまざまな材料から形
成することが可能である。外部絶縁層２１０は、外部絶
縁層によって包囲された導体及び／または基板材料２０
６を、外部絶縁層の外側に配置された基板材料２１２及
び／または（図示しない）コンポーネントから電気的に
分離するようになっている。このように構成されると、
導体は、それぞれ、隣接導体、並びに、外部絶縁層の外
側に配置された材料２１２及び／またはコンポーネント
から電気的に十分に分離することが可能になる。実施形
態によっては、導体を利用して、ウェーハ・スタックの
ようなウェーハ・アセンブリのそれぞれのウェーハ間に
おいて信号を伝搬させることが可能なものもある。実施
形態によっては、バイア構造の導体を利用して、単一ウ
ェーハのそれぞれに異なる深さに配置されたコンポーネ
ント間において信号を伝搬することが可能なものもあ
る。 【００１２】例えば、バイア構造２００のような本発明
のバイア構造は、基板にトレンチ（溝）を設けることに
よって形成することが可能である。例えば、トレンチ
は、エッチング・プロセスによって形成することが可能
である。形成後、トレンチには、バイア構造の絶縁層及
び外部絶縁層を形成するため、例えば、堆積または成長
によって、絶縁材料が充填される。トレンチは、一般
に、基板材料を完全に貫通するわけではないので、一般
に、前述のプロセスによって形成されるバイア構造が、
基板を完全に貫通することはない。バイア構造の１つ以
上が基板を完全に貫通することが望ましい用途では、例
えば、研削またはエッチングで基板材料の一部を取り除
くことによって、基板の一部を除去し、バイア構造のあ
らかじめ埋め込まれている端部を露出させることが可能
である。 【００１３】前述のように、バイア構造２００を利用し
て、ウェーハ及び／またはウェーハ・スタックのさまざ
まな位置間における電気的連絡を容易にすることが可能
である。例えば、図３の場合、ウェーハ・スタック３０
０において２つのバイア構造２００Ａ、２００Ｂが示さ
れている。詳細には、バイア構造２００Ａは、ウェーハ
３０２を貫通して形成され、バイア構造２００Ｂは、ウ
ェーハ３０４を貫通して形成されている。バイア構造２
００Ａには、２つの導体２０２Ａ及びその関連絶縁層２
０４Ａ、並びに、外部絶縁層２１０Ａが含まれている。
同様に、バイア構造２００Ｂには、２つの導体２０２Ｂ
及びその関連絶縁層２０４Ｂ、並びに、外部絶縁層２１
０Ｂが含まれている。各導体２０２Ａは、対応する導体
２０２Ｂと電気的に通じている。このように構成される
と、導体を介して、ウェーハ・スタック３００のさまざ
まな位置に、及び／または、さまざまな位置から電気信
号を伝搬させることが可能になる。例えば、電気信号
（矢印で表示）は、外部表面３０６と３０８の間、及び
／または、ウェーハ・スタックの外部表面と、ウェーハ
間に形成された、例えば、位置３１０のような位置との
間で伝搬させることが可能である。 【００１４】留意すべきは、例えば、ウェーハ・スタッ
ク３００（図３）のような、本明細書に示されたウェー
ハ・スタックは、２つのウェーハだけしか含んでいない
が、さまざまな構成をなすように設けることが可能であ
り、図示以外のさまざまな数のウェーハを組み込むこと
が可能である。こうした構成及びウェーハ数は、全て、
十分に本発明の範囲内にあるものとみなされる。 【００１５】図４に示すように、バイア構造２００の実
施形態には、複数の外部絶縁層を含むことが可能であ
る。より具体的に、ウェーハ４００に形成される図４の
実施形態には、第１の外部絶縁層２１０と第２の外部絶
縁層４０２が含まれている。この特定の構成によって、
絶縁破壊を起こすことなしに、導体と、第２の外部絶縁
層の外側に配置された基板材料との間に高電位の印加が
可能になるという利点が得られる。 【００１６】次に、ウェーハ５００に形成されたバイア
構造のアレイを描いた図５の概略図を参照する。図５に
示すように、各バイア構造２００には、少なくとも１つ
の導体２０２が含まれている。詳細には、図５の各バイ
ア構造には、４つの導体２０２が含まれている。ただ
し、他のさまざまな数及び構成の導体を利用することも
可能であるという点に留意すべきである。詳細に既述の
ように、各導体２０２のまわりには、絶縁層２０４が形
成される。さらに、各高電圧バイア構造２００の導体及
び関連絶縁層は、外部絶縁層２１０によって包囲されて
いる。 【００１７】図５には、ウェーハ５００をさいの目に切
る、さいの目切りの位置５０２及び５０４も示されてい
る。例えば、ウェーハ５００は、ウェーハ材料に切断ま
たはエッチングを施すことによってさいの目に切ること
が可能である。図５の場合、さいの目切りの位置５０２
は、隣接するバイア構造２００間に配置されているが、
さいの目切りの位置５０４は、さらに詳細に後述するこ
とになる複数バイア・アセンブリになるように、各高電
圧バイア構造を切り離すことによって、バイア構造列
が、分割されるように配置されている。 【００１８】図６に示すように、さまざまなダイ・アセ
ンブリは、ウェーハ５００（図５）にさいの目切りの位
置に沿ってさいの目に切ることによって形成することが
可能である。２つのこうしたダイ・アセンブリ、すなわ
ち、ダイ・アセンブリ６００及び６０２の典型的な部分
が、図６に描かれている。図６において、ダイ・アセン
ブリのそれぞれには、バイア・アセンブリ６０４が含ま
れている。各バイア・アセンブリ６０４には、少なくと
も１つの導体２０２及びその関連絶縁層２０４、外部絶
縁層２１０の一部、及び、他のウェーハ材料２１２から
電気的に分離されたウェーハ材料２０６が含まれてい
る。各バイア・アセンブリは、例えば、そのウェーハの
側壁６１０といった外部エッジに接しているので、高電
圧バイア・アセンブリの導体を伝搬する信号の電気的分
離は、空隙６０８によって少なくとも部分的に助長され
る。従って、図７の場合、各導体２０２は、少なくとも
１つの絶縁層２０４、導体を少なくとも部分的に包囲す
る材料２０６、少なくとも１つの外部絶縁層２１０の少
なくとも一部、及び、空隙６０８によって、基板材料２
１２から電気的に分離されている。 【００１９】図７に示すように、バイア・アセンブリ６
０６を用いて、ウェーハ・スタックのさまざまな位置に
配置されたコンポーネントの連絡を容易にすることが可
能である。より具体的に、ウェーハ７０２の２つのバイ
ア・アセンブリ６０６Ａ、６０６Ｂ及びウェーハ７０４
の２つのバイア・アセンブリ６０６Ｃ、６０６Ｄが、ウ
ェーハ・スタック７００内に描かれている。バイア・ア
センブリのそれぞれには、２つの導体及びその関連絶縁
層、並びに、外部絶縁層の一部が含まれている。各導体
は、他のウェーハの対応する導体と電気的に通じてい
る。このように構成されると、導体を介して、ウェーハ
・スタック７００のさまざまな位置に、及び／または、
さまざまな位置から電気信号を伝搬することが可能にな
る。例えば、電気信号（矢印によって示されている）
は、外部表面７０６と７０８の間、及び／または、ウェ
ーハ・スタックの外部表面と、例えば、位置７１０のよ
うなウェーハ間に形成された位置との間で伝搬させるこ
とが可能である。 【００２０】以上の説明は、例示及び説明を目的として
提示されたものである。本発明を余すところなく説明し
ようとか、あるいは、開示の形態にそっくりそのまま制
限することを意図したものではない。上記教示に鑑み
て、修正または変更が可能である。しかし、論述された
実施形態は、本発明の原理及びその実際の応用例を最も
分かりやすく例示することによって、通常の当業者が、
企図する特定の用途に合わせて、さまざまな実施形態に
おいて、さまざまな修正を加えて、本発明を利用できる
ようにするために、選択され、説明されている。こうし
た修正及び変更は、全て、公正かつ合法的に与えられる
広さに従って解釈した場合に、特許請求の範囲によって
決まる、本発明の範囲内に含まれる。 【００２１】本発明の態様を以下に例示する。 【００２２】１．ウェーハの一部を電気的に分離するた
めのシステムであって、第１のウェーハ（２０１）と、
前記第１のウェーハを少なくとも部分的に貫通して形成
された第１の導体（２０２）と、前記第１のウェーハを
少なくとも部分的に貫通して形成されて、前記第１の導
体と係合し、前記第１の導体と前記第１のウェーハ材料
（２１２）の間に配置された、誘電体材料から形成され
ている、第１の導体絶縁層（２０４）と、前記第１のウ
ェーハを少なくとも部分的に貫通して形成されて、前記
第１の絶縁層から間隔をあけて配置された、誘電体材料
から形成されている、第１の外部絶縁層（２１０）とを
含むシステム。 【００２３】２． 前記第１のウェーハを少なくとも部
分的に貫通して形成される第２の外部絶縁層（４０２）
であって、第２の外部絶縁層（４０２）と前記第１の導
体絶縁層の間に、前記第１の外部絶縁層が位置するよう
に、前記第１の外部絶縁層から間隔をあけて配置され、
誘電体材料から形成されている、第２の外部絶縁層（４
０２）をさらに含む上記１に記載のシステム。 【００２４】３．前記第１のウェーハを少なくとも部分
的に貫通して形成されて、前記第１の外部絶縁層によっ
て少なくとも部分的に境界を定められた領域内に配置さ
れた第２の導体（２０２）と、 前記第１のウェーハを
少なくとも部分的に貫通して形成されて、前記第２の導
体と係合し、前記第２の導体と前記第１のウェーハ材料
との間に配置された、誘電体材料から形成されている、
第２の導体絶縁層（２０４）とをさらに含む上記１に記
載のシステム。 【００２５】４．前記第１のウェーハに少なくとも部分
的に重なる第２のウェーハ（３０４）と、前記第２のウ
ェーハを少なくとも部分的に貫通して形成された第１の
導体と、前記第２のウェーハを少なくとも部分的に貫通
して形成されて、前記第２のウェーハの前記第１の導体
と係合し、前記第２のウェーハの前記第１の導体と前記
第２のウェーハ材料との間に配置されて、誘電体材料か
ら形成されている、第１の導体絶縁層と、前記第２のウ
ェーハを少なくとも部分的に貫通して形成されて、前記
第２のウェーハの前記第１の導体絶縁層から間隔をあけ
て配置され、誘電体材料から形成されている、第１の外
部絶縁層とをさらに含み、前記第２のウェーハの前記第
１の導体が、前記第１のウェーハの前記第１の導体と電
気的に通じている上記１に記載のシステム。 【００２６】５．前記第１のウェーハを少なくとも部分
的に貫通して形成される第２の外部絶縁層であって、第
２の外部絶縁層と前記第１の導体絶縁層の間に、前記第
１の外部絶縁層が位置するように、前記第１の外部絶縁
層から間隔をあけて配置され、誘電体材料から形成され
ている、第２の外部絶縁層をさらに含む上記４に記載の
システム。 【００２７】６．前記第１のウェーハが、第１の側面、
前記第１の側面と向かい合った第２の側面、及び、前記
第１の側面と前記第２の側面の間に延びる側壁（６１
０）を備えており、前記第１の導体が、前記第１の側面
から前記第２の側面に前記第１のウェーハを貫通して伸
びており、前記第１の外部絶縁層が前記側壁と交差して
いる上記１に記載のシステム。 【００２８】７．前記第１のウェーハに少なくとも部分
的に重なる第２のウェーハと、前記第２のウェーハを少
なくとも部分的に貫通して形成された第１の導体と、前
記第２のウェーハを少なくとも部分的に貫通して形成さ
れて、前記第２のウェーハの前記第１の導体と係合し、
前記第２のウェーハの前記第１の導体と前記第２のウェ
ーハ材料との間に配置されて、誘電体材料から形成され
ている、第１の導体絶縁層と、前記第２のウェーハを少
なくとも部分的に貫通して形成されて、前記第２のウェ
ーハの前記第１の導体絶縁層から間隔をあけて配置さ
れ、誘電体材料から形成されている、第１の外部絶縁層
とをさらに含み、前記第２のウェーハの前記第１の導体
が、前記第１のウェーハの前記第１の導体と電気的に通
じている上記６に記載のシステム。 【００２９】８．ウェーハの一部を電気的に分離するた
めの方法であって、第１のウェーハ（７０２）を設ける
ステップと、前記第１のウェーハを少なくとも部分的に
貫通して第１の導体（２０２）を形成するステップと、
前記第１の導体と前記第１のウェーハ材料との間に第１
の誘電体材料（２０４）を配置するステップと、前記第
１の導体及び前記第１の誘電体材料を第２の誘電体材料
（２１０）で少なくとも部分的に包囲し、前記第２の誘
電体材料が、前記第１の誘電体材料から間隔をあけて配
置されて、前記第１のウェーハ材料の第１の部分（２０
６）が、前記第１の誘電体材料と前記第２の誘電体材料
の間に位置し、前記第１のウェーハ材料の第２の部分
（２１２）が、前記第２の誘電体材料の外周の外側に位
置するようにするステップとを含む方法。 【００３０】９．第２のウェーハ（７０４）を設けるス
テップと、前記第２のウェーハを少なくとも部分的に貫
通して第１の導体（２０２）を形成するステップと、前
記第１の導体と前記第２のウェーハ材料との間に第１の
誘電体材料（２０４）を配置するステップと、前記第１
の導体及び前記第２のウェーハの前記第１の誘電体材料
を第２の誘電体材料（２１０）で少なくとも部分的に包
囲し、前記第２のウェーハの前記第２の誘電体材料が、
前記第２のウェーハの前記第１の誘電体材料から間隔を
あけて配置されて、前記第２のウェーハ材料の第１の部
分（２０６）が、前記第１の誘電体材料と前記第２のウ
ェーハの前記第２の誘電体材料の間に位置し、前記第２
のウェーハ材料の第２の部分（２１２）が、前記第２の
ウェーハの前記第２の誘電体材料の外周の外側に位置す
るようにするステップと、前記第１のウェーハの前記第
１の導体と前記第２のウェーハの前記第１の導体が、互
いに電気的に通じるように、前記第２のウェーハと前記
第１のウェーハを配置するステップとをさらに含む上記
８に記載の方法。 【００３１】１０．さらに、前記第１のウェーハ及び前
記第２のウェーハを結合して、ウェーハ・スタックを形
成するステップと、前記ウェーハ・スタックをさいの目
に切って、第１のダイ・アセンブリ及び第２のダイ・ア
センブリを形成するステップとを含み、前記第１のダイ
・アセンブリに、前記第１のウェーハの前記第１の導
体、前記第１のウェーハの前記第１の誘電体材料、前記
第２のウェーハの前記第１の導体、前記第２のウェーハ
の前記第１の誘電体材料、前記第１のウェーハの前記第
２の誘電体材料の第１の部分、及び前記第２のウェーハ
の前記第２の誘電体材料の第１の部分が含まれ、前記第
２のダイ・アセンブリに、前記第１のウェーハの前記第
２の導体、前記第２のウェーハの前記第２の導体、前記
第１のウェーハの前記第２の誘電体材料の第２の部分、
及び前記第２のウェーハの前記第２の誘電体材料の第２
の部分が含まれる上記９に記載の方法。
【図面の簡単な説明】
【図１】先行技術によるバイア構造を表した概略図であ
る。 【図２】本発明のバイア構造の実施形態を表した概略図
である。 【図３】ウェーハ・スタックの一部として形成された典
型的なバイア構造を表した概略図である。 【図４】本発明のバイア構造の実施形態を表した概略図
である。 【図５】複数バイア構造を含むウェーハの一部を表した
概略図である。 【図６】さいの目切りの手順後における、図５に示され
たウェーハの典型的な諸部分を表した概略図である。 【図７】ウェーハ・スタックの一部として形成された、
図５及び６に示されたウェーハの典型的な諸部分を表し
た概略図である。 【符号の説明】 ２０１ 第１のウェーハ ２０２ 導体 ２０４ 第１の導体絶縁層 ２０６ ウェーハ材料の第１の部分 ２１０ 第１の外部絶縁層 ２１２ ウェーハ材料 ３０４ 第２のウェーハ ４０２ 第２の外部絶縁層 ６１０ ウェーハの側壁
る。 【図２】本発明のバイア構造の実施形態を表した概略図
である。 【図３】ウェーハ・スタックの一部として形成された典
型的なバイア構造を表した概略図である。 【図４】本発明のバイア構造の実施形態を表した概略図
である。 【図５】複数バイア構造を含むウェーハの一部を表した
概略図である。 【図６】さいの目切りの手順後における、図５に示され
たウェーハの典型的な諸部分を表した概略図である。 【図７】ウェーハ・スタックの一部として形成された、
図５及び６に示されたウェーハの典型的な諸部分を表し
た概略図である。 【符号の説明】 ２０１ 第１のウェーハ ２０２ 導体 ２０４ 第１の導体絶縁層 ２０６ ウェーハ材料の第１の部分 ２１０ 第１の外部絶縁層 ２１２ ウェーハ材料 ３０４ 第２のウェーハ ４０２ 第２の外部絶縁層 ６１０ ウェーハの側壁
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 MM30 NN40 RR01 RR04 RR06
TT07
Claims (1)
- 【特許請求の範囲】 【請求項１】ウェーハの一部を電気的に分離するための
システムであって、 第１のウェーハと、 前記第１のウェーハを少なくとも部分的に貫通して形成
された第１の導体と、 前記第１のウェーハを少なくとも部分的に貫通して形成
されて、前記第１の導体と係合し、前記第１の導体と前
記第１のウェーハ材料の間に配置された、誘電体材料か
ら形成されている、第１の導体絶縁層と、 前記第１のウェーハを少なくとも部分的に貫通して形成
されて、前記第１の絶縁層から間隔をあけて配置され
た、誘電体材料から形成されている、第１の外部絶縁層
とを含むシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/035,792 US6750516B2 (en) | 2001-10-18 | 2001-10-18 | Systems and methods for electrically isolating portions of wafers |
| US10/035,792 | 2001-10-18 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003151978A true JP2003151978A (ja) | 2003-05-23 |
| JP2003151978A5 JP2003151978A5 (ja) | 2005-09-29 |
| JP3955810B2 JP3955810B2 (ja) | 2007-08-08 |
Family
ID=21884809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002298439A Expired - Fee Related JP3955810B2 (ja) | 2001-10-18 | 2002-10-11 | ウェーハの諸部分を電気的に分離するためのシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6750516B2 (ja) |
| EP (1) | EP1306901A3 (ja) |
| JP (1) | JP3955810B2 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019431A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびそれを用いた半導体モジュール |
| JP2006165025A (ja) * | 2004-12-02 | 2006-06-22 | Nec Electronics Corp | 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法 |
| JP2006261403A (ja) * | 2005-03-17 | 2006-09-28 | Elpida Memory Inc | 半導体装置 |
| JP2007059769A (ja) * | 2005-08-26 | 2007-03-08 | Honda Motor Co Ltd | 半導体装置の製造方法、半導体装置およびウエハ |
| JP2007059826A (ja) * | 2005-08-26 | 2007-03-08 | Honda Motor Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2007123857A (ja) * | 2005-09-29 | 2007-05-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007180529A (ja) * | 2005-12-02 | 2007-07-12 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2008251964A (ja) * | 2007-03-30 | 2008-10-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008541473A (ja) * | 2005-05-18 | 2008-11-20 | コロ テクノロジーズ インコーポレイテッド | 貫通ウェーハ相互接続 |
| JP2009531849A (ja) * | 2006-03-27 | 2009-09-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体担体用の低抵抗貫通基板相互接続 |
| JP2010098318A (ja) * | 2008-10-15 | 2010-04-30 | Samsung Electronics Co Ltd | マイクロ電子構造体、マルチチップモジュール及びそれを含むメモリカードとシステム並びに集積回路素子の製造方法 |
| US8008191B2 (en) | 2004-03-31 | 2011-08-30 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2011181823A (ja) * | 2010-03-03 | 2011-09-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4875622B2 (ja) * | 2005-08-26 | 2012-02-15 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US8183685B2 (en) | 2005-09-29 | 2012-05-22 | Renesas Electronics Corporation | Semiconductor device |
| US8247945B2 (en) | 2005-05-18 | 2012-08-21 | Kolo Technologies, Inc. | Micro-electro-mechanical transducers |
| JP2012231173A (ja) * | 2000-02-28 | 2012-11-22 | Commissariat A L'energie Atomique & Aux Energies Alternatives | 基板の２つの表面の電気的接続およびその方法 |
| US8395269B2 (en) | 2005-12-02 | 2013-03-12 | Renesas Electronics Corporation | Method of stacking semiconductor chips including forming an interconnect member and a through electrode |
| JP2013115382A (ja) * | 2011-11-30 | 2013-06-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8796901B2 (en) | 2005-06-17 | 2014-08-05 | Kolo Technologies, Inc. | Micro-electro-mechanical transducer having an insulation extension |
| JP5568467B2 (ja) * | 2008-08-28 | 2014-08-06 | パナソニック株式会社 | 半導体装置 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4179186B2 (ja) * | 2004-02-25 | 2008-11-12 | ソニー株式会社 | 配線基板およびその製造方法および半導体装置 |
| US7786592B2 (en) | 2005-06-14 | 2010-08-31 | John Trezza | Chip capacitive coupling |
| US7687400B2 (en) | 2005-06-14 | 2010-03-30 | John Trezza | Side stacking apparatus and method |
| US7851348B2 (en) | 2005-06-14 | 2010-12-14 | Abhay Misra | Routingless chip architecture |
| US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
| US7215032B2 (en) | 2005-06-14 | 2007-05-08 | Cubic Wafer, Inc. | Triaxial through-chip connection |
| US7781886B2 (en) | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
| US7560813B2 (en) | 2005-06-14 | 2009-07-14 | John Trezza | Chip-based thermo-stack |
| US7942182B2 (en) | 2005-06-14 | 2011-05-17 | Cufer Asset Ltd. L.L.C. | Rigid-backed, membrane-based chip tooling |
| US7838997B2 (en) | 2005-06-14 | 2010-11-23 | John Trezza | Remote chip attachment |
| US7807550B2 (en) * | 2005-06-17 | 2010-10-05 | Dalsa Semiconductor Inc. | Method of making MEMS wafers |
| US9601474B2 (en) * | 2005-07-22 | 2017-03-21 | Invensas Corporation | Electrically stackable semiconductor wafer and chip packages |
| DE102005039068A1 (de) * | 2005-08-11 | 2007-02-15 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Halbleitersubstrat und Verfahren zur Herstellung |
| US20070042563A1 (en) * | 2005-08-19 | 2007-02-22 | Honeywell International Inc. | Single crystal based through the wafer connections technical field |
| WO2007023416A1 (en) * | 2005-08-26 | 2007-03-01 | Philips Intellectual Property & Standards Gmbh | Electrically shielded through-wafer interconnect |
| EP1987535B1 (en) | 2006-02-01 | 2011-06-01 | Silex Microsystems AB | Method of making vias |
| US7687397B2 (en) | 2006-06-06 | 2010-03-30 | John Trezza | Front-end processed wafer having through-chip connections |
| US20080067665A1 (en) * | 2006-09-20 | 2008-03-20 | Azniza Binti Abd Aziz | Via structure |
| US7670874B2 (en) * | 2007-02-16 | 2010-03-02 | John Trezza | Plated pillar package formation |
| US7799612B2 (en) * | 2007-06-25 | 2010-09-21 | Spansion Llc | Process applying die attach film to singulated die |
| US20090146295A1 (en) * | 2007-12-11 | 2009-06-11 | Hidefumi Narita | Ceramic substrate having thermal via |
| US8242593B2 (en) * | 2008-01-27 | 2012-08-14 | International Business Machines Corporation | Clustered stacked vias for reliable electronic substrates |
| TWI470766B (zh) * | 2009-03-10 | 2015-01-21 | Advanced Semiconductor Eng | 晶片結構、晶圓結構以及晶片製程 |
| US8455349B2 (en) * | 2010-04-28 | 2013-06-04 | Headway Technologies, Inc. | Layered chip package and method of manufacturing same |
| US8283785B2 (en) * | 2010-09-20 | 2012-10-09 | Micron Technology, Inc. | Interconnect regions |
| FR2970120A1 (fr) * | 2010-12-31 | 2012-07-06 | St Microelectronics Crolles 2 | Via traversant isole |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3663308A (en) * | 1970-11-05 | 1972-05-16 | Us Navy | Method of making ion implanted dielectric enclosures |
| US3769562A (en) * | 1972-02-07 | 1973-10-30 | Texas Instruments Inc | Double isolation for electronic devices |
| ATE78363T1 (de) * | 1984-02-03 | 1992-08-15 | Advanced Micro Devices Inc | Bipolartransistor mit in schlitzen gebildeten aktiven elementen. |
| US4688069A (en) * | 1984-03-22 | 1987-08-18 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4949151A (en) * | 1986-09-24 | 1990-08-14 | Hitachi, Ltd. | Bipolar transistor having side wall base and collector contacts |
| US4939567A (en) * | 1987-12-21 | 1990-07-03 | Ibm Corporation | Trench interconnect for CMOS diffusion regions |
| US5760452A (en) * | 1991-08-22 | 1998-06-02 | Nec Corporation | Semiconductor memory and method of fabricating the same |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| EP0888636A1 (en) * | 1996-03-22 | 1999-01-07 | Telefonaktiebolaget Lm Ericsson | Semiconductor device shielded by an array of electrically conducting pins and a method to manufacture such a device |
| JP2998662B2 (ja) * | 1996-11-15 | 2000-01-11 | 日本電気株式会社 | 半導体装置 |
| US6331722B1 (en) * | 1997-01-18 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Hybrid circuit and electronic device using same |
| US5998292A (en) * | 1997-11-12 | 1999-12-07 | International Business Machines Corporation | Method for making three dimensional circuit integration |
| US6122187A (en) * | 1998-11-23 | 2000-09-19 | Micron Technology, Inc. | Stacked integrated circuits |
| JP2001015589A (ja) * | 1999-06-30 | 2001-01-19 | Denso Corp | 半導体装置 |
| FR2805709B1 (fr) * | 2000-02-28 | 2002-05-17 | Commissariat Energie Atomique | Connexion electrique entre deux faces d'un substrat et procede de realisation |
| US6737740B2 (en) * | 2001-02-08 | 2004-05-18 | Micron Technology, Inc. | High performance silicon contact for flip chip |
-
2001
- 2001-10-18 US US10/035,792 patent/US6750516B2/en not_active Expired - Fee Related
-
2002
- 2002-10-11 JP JP2002298439A patent/JP3955810B2/ja not_active Expired - Fee Related
- 2002-10-17 EP EP02257193A patent/EP1306901A3/en not_active Withdrawn
-
2004
- 2004-04-12 US US10/822,413 patent/US7115505B2/en not_active Expired - Fee Related
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012231173A (ja) * | 2000-02-28 | 2012-11-22 | Commissariat A L'energie Atomique & Aux Energies Alternatives | 基板の２つの表面の電気的接続およびその方法 |
| US8008191B2 (en) | 2004-03-31 | 2011-08-30 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8022529B2 (en) | 2004-03-31 | 2011-09-20 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8704355B2 (en) | 2004-03-31 | 2014-04-22 | Renesas Electronics Corporation | Semiconductor device comprising through-electrode interconnect |
| US8310039B2 (en) | 2004-03-31 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor device |
| US7898073B2 (en) | 2004-06-30 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor device and semiconductor module employing thereof |
| JP2006019431A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびそれを用いた半導体モジュール |
| US7768133B2 (en) | 2004-06-30 | 2010-08-03 | Nec Electronics Corporation | Semiconductor device and semiconductor module employing thereof |
| JP4568039B2 (ja) * | 2004-06-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそれを用いた半導体モジュール |
| JP2006165025A (ja) * | 2004-12-02 | 2006-06-22 | Nec Electronics Corp | 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法 |
| JP2006261403A (ja) * | 2005-03-17 | 2006-09-28 | Elpida Memory Inc | 半導体装置 |
| JP4577687B2 (ja) * | 2005-03-17 | 2010-11-10 | エルピーダメモリ株式会社 | 半導体装置 |
| US7842610B2 (en) | 2005-03-17 | 2010-11-30 | Elpida Memory, Inc. | Semiconductor device |
| US8952595B2 (en) | 2005-05-18 | 2015-02-10 | Kolo Technologies, Inc. | Micro-electro-mechanical transducers |
| JP2008541473A (ja) * | 2005-05-18 | 2008-11-20 | コロ テクノロジーズ インコーポレイテッド | 貫通ウェーハ相互接続 |
| US9224648B2 (en) | 2005-05-18 | 2015-12-29 | Kolo Technologies, Inc. | Through-wafer interconnection |
| US8247945B2 (en) | 2005-05-18 | 2012-08-21 | Kolo Technologies, Inc. | Micro-electro-mechanical transducers |
| US8796901B2 (en) | 2005-06-17 | 2014-08-05 | Kolo Technologies, Inc. | Micro-electro-mechanical transducer having an insulation extension |
| TWI385783B (zh) * | 2005-08-26 | 2013-02-11 | Honda Motor Co Ltd | 半導體積體電路裝置之製造方法 |
| JP2007059769A (ja) * | 2005-08-26 | 2007-03-08 | Honda Motor Co Ltd | 半導体装置の製造方法、半導体装置およびウエハ |
| US8049296B2 (en) | 2005-08-26 | 2011-11-01 | Honda Motor Co., Ltd. | Semiconductor wafer |
| JP4875622B2 (ja) * | 2005-08-26 | 2012-02-15 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2007059826A (ja) * | 2005-08-26 | 2007-03-08 | Honda Motor Co Ltd | 半導体集積回路装置およびその製造方法 |
| US8048763B2 (en) | 2005-08-26 | 2011-11-01 | Honda Motor Co., Ltd. | Semiconductor device manufacturing method |
| US8384207B2 (en) | 2005-08-26 | 2013-02-26 | Honda Motor Co., Ltd. | Semiconductor integrated circuit device having insulated through wires |
| US8354730B2 (en) | 2005-08-26 | 2013-01-15 | Hitachi, Ltd. | Manufacturing method of semiconductor device and semiconductor device |
| US8456019B2 (en) | 2005-09-29 | 2013-06-04 | Renesas Electronics Corporation | Semiconductor device |
| US8183685B2 (en) | 2005-09-29 | 2012-05-22 | Renesas Electronics Corporation | Semiconductor device |
| JP2007123857A (ja) * | 2005-09-29 | 2007-05-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US8395269B2 (en) | 2005-12-02 | 2013-03-12 | Renesas Electronics Corporation | Method of stacking semiconductor chips including forming an interconnect member and a through electrode |
| JP2007180529A (ja) * | 2005-12-02 | 2007-07-12 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2009531849A (ja) * | 2006-03-27 | 2009-09-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体担体用の低抵抗貫通基板相互接続 |
| US8633572B2 (en) | 2006-03-27 | 2014-01-21 | Koninklijke Philips N.V. | Low ohmic through substrate interconnection for semiconductor carriers |
| JP2008251964A (ja) * | 2007-03-30 | 2008-10-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP5568467B2 (ja) * | 2008-08-28 | 2014-08-06 | パナソニック株式会社 | 半導体装置 |
| JP2010098318A (ja) * | 2008-10-15 | 2010-04-30 | Samsung Electronics Co Ltd | マイクロ電子構造体、マルチチップモジュール及びそれを含むメモリカードとシステム並びに集積回路素子の製造方法 |
| JP2011181823A (ja) * | 2010-03-03 | 2011-09-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013115382A (ja) * | 2011-11-30 | 2013-06-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1306901A3 (en) | 2005-09-14 |
| US20040192029A1 (en) | 2004-09-30 |
| US20030077877A1 (en) | 2003-04-24 |
| US6750516B2 (en) | 2004-06-15 |
| US7115505B2 (en) | 2006-10-03 |
| JP3955810B2 (ja) | 2007-08-08 |
| EP1306901A2 (en) | 2003-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003151978A (ja) | ウェーハの諸部分を電気的に分離するためのシステム | |
| EP2419930B1 (en) | Through substrate vias | |
| US10629482B2 (en) | Backside contact to a final substrate | |
| US8188574B2 (en) | Pedestal guard ring having continuous M1 metal barrier connected to crack stop | |
| US20110241185A1 (en) | Signal shielding through-substrate vias for 3d integration | |
| CN101517728A (zh) | 电子器件及其制造方法 | |
| TWI648818B (zh) | 具有閘極接觸之積體電路結構及其形成方法 | |
| US8987067B2 (en) | Segmented guard ring structures with electrically insulated gap structures and design structures thereof | |
| WO2006040738A1 (en) | Semiconductor device having a frontside contact and vertical trench isolation and method of fabricating same | |
| EP3179511A1 (en) | Semiconductor device and fabrication method thereof | |
| CA2285273A1 (en) | Trench isolation | |
| JPS63168032A (ja) | 集積回路分離方法 | |
| JP2000156408A (ja) | 半導体装置及びその製造方法 | |
| CN111446202A (zh) | 一种半导体器件隔离环的制造方法及半导体器件 | |
| US7485926B2 (en) | SOI contact structures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050506 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050506 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070306 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070410 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070507 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |