JP5357543B2 - 電気的に遮蔽されたウェハ貫通インターコネクト - Google Patents

電気的に遮蔽されたウェハ貫通インターコネクト Download PDF

Info

Publication number
JP5357543B2
JP5357543B2 JP2008527552A JP2008527552A JP5357543B2 JP 5357543 B2 JP5357543 B2 JP 5357543B2 JP 2008527552 A JP2008527552 A JP 2008527552A JP 2008527552 A JP2008527552 A JP 2008527552A JP 5357543 B2 JP5357543 B2 JP 5357543B2
Authority
JP
Japan
Prior art keywords
wafer
wafer interconnect
conductive ring
interconnect structure
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008527552A
Other languages
English (en)
Other versions
JP2009506528A (ja
Inventor
スティードマン,ロヘル
フォグトマイアー,ゲレオン
ドルシャイド,ラルフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV, Koninklijke Philips Electronics NV filed Critical Koninklijke Philips NV
Publication of JP2009506528A publication Critical patent/JP2009506528A/ja
Application granted granted Critical
Publication of JP5357543B2 publication Critical patent/JP5357543B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6616Vertical connections, e.g. vias
    • H01L2223/6622Coaxial feed-throughs in active or passive substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13025Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body

Description

本発明は半導体物理の分野に関する。具体的には、本発明は電気的に遮蔽されたウェハ貫通インターコネクト、検査装置に適用される検出素子、検査装置、及び電気的に遮蔽されたウェハ貫通インターコネクトを製造する方法に関する。
コンピュータ断層撮影応用(CT応用)における今日の動向は、検出器が大きくなるに連れ、多数の検出器チップを全ての方向に敷き詰める可能性をもたらす技術によってのみ可能にされている。例えば相補型金属酸化物半導体(CMOS)等のコスト効率に優れた基板を使用することを可能にするため、ウェハの一方側から他方側に信号を伝送するためにビアが使用されている。しかしながら、例えばコンピュータ断層撮影応用の検出器チップといったチップが、外界に接続されなければならない多数の低ノイズ且つ高感度の入力/出力を有する場合、信号を接続することは、しばしば、ノイズ擾乱の影響を受けやすい。また、高周波数の入力/出力は外部擾乱及び寄生成分の影響を受けやすい。
ウェハを貫通しての信号伝送を改善することが望まれる。
本発明は、電気的に遮蔽されたウェハ貫通インターコネクトを提供することを目的とする。
本発明の典型的な一実施形態に従って、電気的に遮蔽されたウェハ貫通インターコネクト(Through-Wafer Interconnect;TWI)が提供される。このTWIは、ウェハ、第1のウェハ貫通インターコネクト構造、及び第2のウェハ貫通インターコネクト構造を有し、第2のウェハ貫通インターコネクト構造は第1のウェハ貫通インターコネクトの周りに同軸配置されている。
故に、本発明のこの典型的な実施形態によれば、第2のウェハ貫通インターコネクト構造の形態をした遮蔽構造を同軸の接続の形態で設けることによって、外部要素及び/又は内部部品に対する第1のウェハ貫通インターコネクト構造の影響の受けやすさが低減され得る。
ウェハ貫通インターコネクト(TWI)技術は、前面のCMOS(又はその他のプロセス)から背面のバンプボールへのインターコネクトを用いた、チップ(特に、CMOSチップ/CMOS撮像素子)の3次元相互接続を可能にする。互いに直に隣り合うように(例えば撮像素子では、同一の画素ピッチで)これらのチップを全ての側に配置することは、コンピュータ断層撮影装置などの大面積検出器にとって非常に重要なことであるが、こうすることを妨げるチップ側の接続パッドがこの選択肢により排除される。このTWI技術の使用はまた、相異なるチップ群の3次元モジュール設計を可能にする。このことは、この技術を全ての半導体応用にとって興味深いものにする。
TWIの実現可能な実装法は、未加工のCMOSウェハの頂面から、一定の形状を有するトレンチをエッチングすることである。これらのトレンチは、ドーピングされたポリシリコン又は何らかのその他の導電性材料で充填される。CMOSプロセスが頂部に施される。その完了後、厚さを薄くすることによって背面からTWIが開け放される。最終工程は背面のメタライゼーションとコンタクト(すなわち、バンプ)の配置である。その他のTWI方法も本発明による恩恵を受け得る。
本発明の典型的な他の一実施形態によれば、ウェハは、第1の金属領域を備えた相補型金属酸化物半導体(CMOS)構造を有し、第1のウェハ貫通インターコネクト構造はCMOS構造の第1の金属領域に接続されている。
故に、第1のウェハ貫通インターコネクト構造は、第2のウェハ貫通インターコネクト構造によって電気的に遮蔽されながら、CMOS構造の第1の金属領域からの信号又はそれへの信号を、ウェハを貫いて伝送するように適応され得る。
本発明の典型的な他の一実施形態によれば、第2のウェハ貫通インターコネクト構造はCMOS構造の第2の金属領域に接続されており、第1のウェハ貫通インターコネクト構造は第1の深さを有し、且つ第2のウェハ貫通インターコネクト構造は、第1の深さより小さい第2の深さを有する。
故に、第2のウェハ貫通インターコネクト構造はウェハを完全に貫通せずに、或る深さまで到達しているだけでもよい。その結果、第1のウェハ貫通インターコネクト構造はウェハを貫通してウェハの背面まで到達している一方で、第2のウェハ貫通インターコネクト構造はウェハ内に埋め込まれていてもよい。
本発明の典型的な他の一実施形態によれば、第2のウェハ貫通インターコネクト構造は閉じた構造である。
第1のインターコネクト構造の周りに同軸配置された遮蔽用の第2のインターコネクト構造を閉構造とすることにより、外部擾乱からの保護が向上され得る。
本発明の典型的な他の一実施形態によれば、ウェハ貫通インターコネクトは更に、第1のウェハ貫通インターコネクト構造の周りに同軸配置された第3のウェハ貫通インターコネクト構造を有し、第2のウェハ貫通インターコネクト構造及び第3のウェハ貫通インターコネクト構造の一方は、接地電位とし得る第1の電位に接続される。
本発明の典型的な他の一実施形態によれば、第2のウェハ貫通インターコネクト構造及び第3のウェハ貫通インターコネクト構造の他方は第2の電位に接続される。
故に、本発明のこの典型的な実施形態によれば、TWIに基づく三軸構造が提供され、中央のリングは特定の電位に接続されてガードリングとして機能し得る。そして、外側のリングは接地に接続され得る。なお、この逆であってもよい。これは、目的にかなった信号の、外界に対して遮蔽された伝送を提供する。
なお、本発明の典型的な一実施形態によれば、四軸構造又はその他の多軸構造も提供され、選択された遮蔽リングがそれぞれの電位に接続される。
本発明の典型的な他の一実施形態によれば、ウェハ貫通インターコネクトは更に、第2のウェハ貫通インターコネクト構造を第1の電位に接続するバンプ又は再ルーティング層を有していてもよい。
本発明の典型的な他の一実施形態に従って、検査装置に用いられる検出素子が提供される。この検出素子は、放射線又はエネルギー粒子を検出するように適応された検知領域を有するウェハであり、検出された放射線又は粒子が検出信号を生じさせるウェハ、検知領域からウェハを貫通して第1の接合部まで検出信号を伝送するように適応された第1のウェハ貫通インターコネクト構造、及びウェハを貫通しての検出信号の伝送中に検出信号を遮蔽するように適応された第2のウェハ貫通インターコネクト構造を有する。第2のウェハ貫通インターコネクト構造は第1のウェハ貫通インターコネクト構造の周りに同軸配置されている。
故に、同軸の外側ウェハ貫通インターコネクト構造の形態をした遮蔽構造を設けることによって、外部要素及び/又は内部部品に対する内側相互接続の影響の受けやすさが低減され得る。
本発明の典型的な他の一実施形態によれば、検出素子は大面積のタイル状の検出器の一部である。
本発明の典型的な他の一実施形態に従って、興味対象の検査用の検査装置が提供される。この検査装置は、上述の検出素子に従ったウェハ、第1のウェハ貫通インターコネクト構造、及び第2のウェハ貫通インターコネクト構造を有する。
また、本発明の典型的な他の一実施形態によれば、この検査装置は、荷物検査装置、医療用装置、材料試験装置、又は材料科学分析装置として適用され得る。本発明の適用分野は荷物検査であってもよい。
本発明の典型的な他の一実施形態によれば、この検査装置は、コンピュータ断層撮影(CT)撮像システム、コヒーレント散乱コンピュータ断層撮影(CSCT)撮像システム、陽電子放出断層撮影(PET)撮像システム、及び単一光子放出コンピュータ断層撮影(SPECT)撮像システムから成るグループから選択されてもよい。故に、様々な診断用の診断ツールが提供される。
さらに、本発明の典型的な他の一実施形態に従って、電気的に遮蔽されたウェハ貫通インターコネクトを製造する方法が提供される。この方法は、ウェハを設ける工程、第1のウェハ貫通インターコネクト構造を形成する工程、及び第2のウェハ貫通インターコネクト構造を形成する工程を有し、第2のウェハ貫通インターコネクト構造は第1のウェハ貫通インターコネクトの周りに同軸配置される。
本発明の典型的な一実施形態の要旨として理解されるように、同軸、三軸又はその他の多軸の接続の形態をした遮蔽構造を設けることによって、ウェハ内の相互接続の影響の受けやすさが低減され得る。これは、アナログとデジタルとの双方で、例えば高精度アナログ信号や高周波信号の改善された信号伝送を提供する。さらに、信号と基板との間に幾つかの“分離−境界”が存在するので、この遮蔽構成はリーク電流を抑圧し得る。
本発明のこれらの態様及びその他の態様は、以下に記載される実施形態から明らかになる。本発明の典型的な実施形態は、以下にて、添付の図面を参照して説明される。
以下、添付の図面を参照しながら、本発明の典型的な実施形態を説明する。図面中の説明図は概略的なものである。相異なる図において、類似又は同一の要素には同一の参照符号を用いることとする。
図1は、本発明の典型的な一実施形態に従ったCTスキャナシステムの典型的な一実施形態を示している。この典型的な実施形態を参照し、荷物品目の中から例えば爆発物などの危険物を検出するための荷物検査への適用に関して本発明を説明する。しかしながら、本発明はこの用途に限定されるものではなく、医療撮像分野、又は例えば材料試験などのその他の産業用途の分野にも適用され得るものである。
図1に示されたコンピュータ断層撮影装置100は円錐ビーム式のCTスキャナである。しかしながら、本発明は、扇ビーム形状を用いて、あるいは例えばCSCT、PET、SPEC又はMR撮像システム等のその他のスキャンシステムを用いて実施されてもよいものである。図1に示されたCTスキャナはガントリー101を有しており、ガントリー101は回転軸102の周りを回転可能である。ガントリー101はモータ103によって駆動される。参照符号104は例えばX線源などの放射線源を示しており、この放射線源は本発明の一態様に従って多色放射線を放射する。
参照符号105は、放射線源から放射された放射線ビームを円錐状の放射線ビーム106に整形する開口系を示している。円錐ビーム106は、ガントリー101の中央、すなわちCTスキャナの検査領域、に配置された興味対象107を貫通し、検出器108に突き当たるように方向付けられる。検出器108は、図1から理解され得るように、検出器108の表面に円錐ビーム106が及ぶように、放射線源104に対向してガントリー101に配置されている。図1に示された検出器108は、ウェハを有する複数の検出素子123を有している。ウェハは、検出されて検出信号をもたらす放射線又はエネルギー粒子を検出するように適応された検知領域、検知領域からウェハを貫通して第1の接合部まで検出信号を伝送するように適応された第1のウェハ貫通インターコネクト(相互接続)構造、ウェハを貫通しての検出信号の伝送中に検出信号をシールドするように適応された第2のウェハ貫通インターコネクト構造を有している。ここで、第2のウェハ貫通インターコネクト構造は第1のウェハ貫通インターコネクト構造の周りに同軸配置されている。
興味対象107のスキャン中、放射線源104、開口系105及び検出器108はガントリー101とともに矢印116で指し示された向きに回転させられる。放射線源104、開口系105及び検出器108を備えるガントリー101の回転のため、モータ103はモータ制御ユニット117に接続されており、モータ制御ユニット117は計算ユニット又は決定ユニット118に接続されている。
図1において、興味対象107はコンベヤーベルト119上に配置された荷物品目(又は患者)である。興味対象107のスキャン中、ガントリー101が荷物品目107の周りを回転しながら、コンベヤーベルト119が興味対象107をガントリー101の回転軸102に平行な方向に移動させる。これにより、興味対象107は螺旋状のスキャン経路に沿ってスキャンされる。コンベヤーベルト119は、単一の断層を測定するようにスキャン中に停止されてもよい。コンベヤーベルト119を設けることに代えて、例えば、興味対象107が患者である医療応用においては、可動テーブルが用いられてもよい。しかしながら、上述の場合の何れにおいても、回転軸102に平行な方向の移動が存在せず、回転軸102の周りでのガントリー101の回転のみが存在する円形のスキャンを実行することも可能である。
強調されるべきことには、図1に示される円錐ビーム構成に代えて、本発明は扇ビーム構成によって実施されることもできる。主の扇ビームを生成するため、開口系105はスリットコリメータとして構成されていてもよい。
検出器108は決定ユニット118に接続されている。決定ユニット118は、検出器108の検出素子123から読み出された出力である検出結果を受け取り、これらの出力に基づいてスキャン結果を決定する。さらに、決定ユニット118はモータ制御ユニット117と信号伝達し、モータ103及び120、並びにコンベヤーベルト119を用いてガントリー101の動作を調整する。
決定ユニット118は検出器108の出力から画像を再構成するように適応され得る。計算ユニット118によって作成された再構成画像は、インターフェース122を介してディスプレー(図示せず)に出力され得る。
決定ユニット118は、検出器108の検出素子123から読み出された出力を処理するデータプロセッサによって実現されてもよい。
決定ユニット118は更に、図1から理解されるように、例えば荷物品目107内に不審な物質を検出した場合に自動的に警報を出力するために、スピーカ121に接続されていてもよい。
コンピュータ断層撮影装置100は、興味対象107にX線を放射するように適応されたX線源104を有している。電磁放射線源104と検出素子群123との間に設置されたコリメータ105は、電磁放射線源104から放射された電磁放射線ビームをコリメートして円錐ビームを形成するように適応されている。他の例では、図1には示されていないが、扇ビームを形成するためにコリメータ105に代えてスリットコリメータが用いられてもよい。検出素子群123はマルチスライス型の検出器アレイ108を形成している。コンピュータ断層撮影装置100は荷物検査装置として構成されている。
検出器108は、複数の検出素子123を有する大面積のタイル状検出器として適応されていてもよい。検出器チップ群123は相異なる方向にタイル状に敷き詰められ得る。例えばCMOS技術などのコスト効率に優れた基板を使用することを可能にするため、検出素子の検知領域からウェハの背面側に信号を伝送するウェハ貫通インターコネクト(TWI)が使用され得る。
TWIの入力及び出力は何れも、本発明の典型的な一実施形態に従って、TWI技術で形成される同軸構造又は三軸構造を用いることによって外部擾乱に対して遮蔽される。このプロセスは、医療システムや材料試験システムだけでなく、数多くの半導体応用に適用され得るものである。
図2は、コンピュータ断層撮影用の検出器として適用され得るチップ200の基本的なTWI構造を示している。ここで、低ノイズ入力/出力204は外界に接続されなければならない。ノイズ擾乱の影響を非常に受けやすい信号を外部の部品に接続することは、細心の注意を要する事項である。CMOS構造202の金属領域204からの信号を外界に接続することは、ポリシリコンTWIの形態に適応され得るビア203、すなわち、ウェハ貫通インターコネクト203によって行われる。TWI203は基板201を貫通し、ウェハの背面上のバンプ205に接続されている。これにより、大面積検出器に多数の検出素子をタイル状に敷き詰めることが可能である。
図2に示されるように、前面前処理されたTWIはCMOSの前面プロセス中に前面の(何らかの層の)金属204に接触させられる。そして、TWIが開け放されるように、ウェハは背面側から薄層化される。その後、背面プロセスとバンプ205の設置とにより、このチップを何らかの基板(又はその他の接合部)に接触させることが可能になる。
なお、このTWIの断面形状は、頂面又は底面から見て、円形、長方形又はその他の何らかの形状とし得る。これはまた、例えば半円など、閉構造ではない形状を有していてもよい。
また、材料との接触は、導電体としてのトレンチ群の間ではなく、トレンチ群の上で行われる。これは、基板ではなく更なる導電性材料が使用されるので、良好な電気コンタクトをもたらし得る。
しかしながら、信号品質への外的影響の影響力を更に低減させるため、TWI203は本発明の典型的な一実施形態に従って遮蔽される。
この遮蔽は、入力及び出力ノードに一体化された同軸、三軸又は多軸構造を実装することによって行われる。これは、外部擾乱に対する遮蔽能力を向上させることができ、また一層低いリーク(又は、より良好なリークパス)を確保し得る。さらに、相異なる入力及び出力の間でのチップ間擾乱が防止され得る。同軸構造及び三軸構造はまた、如何なるリークも基板に到達しないので、特定の入力/出力がチップのその他の部分に擾乱を与えることを防止し得る。
図3に示された同軸構造203、206はTWIに基づいている。ここでは、図2のウェハ貫通インターコネクト構造203が第2のウェハ貫通インターコネクト構造206によって囲まれている。この外側構造206は、接地電位208によって図示されるような何らかの一定電位(接地又は電源)、又は何らかのその他の信号に接続されることができる。
この外側構造206の使用法は多種多様である。主な利点は、内側のTWI203からのリークの場合、外側リング206は隣接するTWI/チップのノードへの如何なる擾乱をも防止し得ることである。他のTWI/チップのノードからの擾乱が内側構造203に影響を及ぼすことも防止され得る。例えば、外側リングは、内側のTWIを完全に囲む閉構造の形態にされてもよい。
外側リング206を接地電位208(又はその他の何らかの電位)に接続するため、更なるバンプ(バンプ205のようであるが図示せず)を設置することによって、あるいは背面に再ルーティング層(図示せず)を設けることによって、外側リングの背面側209にコンタクトがとられる。
本発明の典型的な他の一実施形態に従った実装法が図4に示されている。ここでは、外側リング206はCMOSプロセス側で電気的に接続されている。背面側から外側リング206にコンタクトをとる代わりに、外側リング206に一定電位208を接触させるためにCMOSプロセスが使用される。言い換えると、第2のウェハ貫通インターコネクト構造206はCMOS構造202の第2の金属領域207に接続される。なお、第1の金属領域及び第2の金属領域は同一の金属層内にあってもよいし、相異なる金属層内にあってもよい。
一部の場合には、ウェハを完全に貫通した外側リング206を有することは必ずしも必要でない。この実施形態は図5に示されており、外側リング206はCMOSプロセス側で接続され、且つ深さが制限されている。言い換えると、外側リング206は基板201に埋め込まれている。TWIの深さはまたTWIの幅に依存するので、この構造の製造は制御が容易である。故に、内側のインターコネクト203に対して外側のインターコネクト206の幅を狭くすることにより、外側のTWI206は内側のTWI203の深さに達しないようにされる。
図6は、本発明の典型的な一実施形態に従った三軸構造の実装を示している。図6から見て取れるように、この三軸構造は内側のTWI203、中央のTWI206、及び外側のTWI210を有している。外側のTWI210は基板201を完全に貫通し、接地電位208に接続されている。中央のTWI206は基板の背面209には達しておらず、図5に示されたTWI206のようにして或る電位に接続され得る。中央のTWIリング206はガードリングとして機能するように特定の電位に接続され、且つ外側のTWIリング210は接地208に接続されてもよいし、この逆であってもよい。これは最大級の遮蔽効果をもたらし得る。
なお、本発明は、特に大面積のタイル状検出器として、コンピュータ断層撮影分野に適用され得るが、荷物検査や半導体プロセス及び半導体応用の分野の様々な用途にも使用され得るものである。
なお、用語“有する”はその他の要素又は段階の存在を排除するものではなく、“或る(a又はan)”は複数であることを排除するものではない。また、単一のプロセッサ又はシステムが、請求項に列挙された複数の手段又は装置の機能を果たしてもよい。また、相異なる実施形態に関連して説明された要素が組み合わされてもよい。
さらに、請求項中の参照符号は請求項の範囲を限定するものとして解釈されるべきではない。
本発明に従ったコンピュータ断層撮影スキャナの一実施形態を示す概略図である。 基本的なTWI構造を示す図である。 本発明の典型的な一実施形態に従った、TWIに基づく同軸構造を示す図である。 本発明の典型的な一実施形態に従った、CMOSプロセス側で接続された外側リングを有するTWIに基づく同軸構造を示す図である。 本発明の典型的な一実施形態に従った、CMOSプロセス側で接続され且つ深さが制限された外側リングを有するTWIに基づく同軸構造を示す図である。 本発明の典型的な一実施形態に従った、TWI群に基づく三軸構造を示す図である。

Claims (10)

  1. ウェハ;
    第1のウェハ貫通インターコネクト構造;及び
    導電性リング
    を有する電気的に遮蔽されたウェハ貫通インターコネクトであって:
    前記導電性リングは前記第1のウェハ貫通インターコネクト構造の周りに同軸配置されており;
    前記ウェハは、第1の金属領域を備えたCMOS構造を有し;
    前記第1のウェハ貫通インターコネクト構造は前記CMOS構造の前記第1の金属領域に接続されており;
    前記導電性リングは前記CMOS構造の第2の金属領域に接続されており;
    前記第1のウェハ貫通インターコネクト構造は第1の深さを有し;且つ
    前記導電性リングは、前記第1の深さより小さい第2の深さを有し、前記ウェハを貫通していない
    ウェハ貫通インターコネクト。
  2. 前記導電性リングは閉構造である、請求項1に記載のウェハ貫通インターコネクト。
  3. 前記第1のウェハ貫通インターコネクト構造の周りに同軸配置された第3のウェハ貫通インターコネクト構造を更に有し;
    前記導電性リング及び前記第3のウェハ貫通インターコネクト構造の一方は第1の電位に接続され;且つ
    前記第1の電位は接地電位である;
    請求項1に記載のウェハ貫通インターコネクト。
  4. 前記導電性リング及び前記第3のウェハ貫通インターコネクト構造の他方は第2の電位に接続される、請求項3に記載のウェハ貫通インターコネクト。
  5. 前記導電性リングを前記第1の電位に接続するバンプ又は再ルーティング層を更に有する請求項3に記載のウェハ貫通インターコネクト。
  6. 検査装置に用いられる検出素子であって:
    放射線又はエネルギー粒子を検出するように適応された検知領域を有するウェハであり、検出された放射線又は粒子が検出信号を生じさせる、ウェハ;
    前記検知領域から前記ウェハを貫通して第1の接合部まで前記検出信号を伝送するように適応された第1のウェハ貫通インターコネクト構造;及び
    前記ウェハを貫通しての前記検出信号の伝送中に前記検出信号を遮蔽するように適応された導電性リング
    を有し、
    前記導電性リングは前記第1のウェハ貫通インターコネクト構造の周りに同軸配置されており;
    前記ウェハは、第1の金属領域を備えたCMOS構造を有し;
    前記第1のウェハ貫通インターコネクト構造は前記CMOS構造の前記第1の金属領域に接続されており;
    前記導電性リングは前記CMOS構造の第2の金属領域に接続されており;
    前記第1のウェハ貫通インターコネクト構造は第1の深さを有し;且つ
    前記導電性リングは、前記第1の深さより小さい第2の深さを有し、前記ウェハを貫通していない
    検出素子。
  7. 大面積のタイル状の検出器の一部である、請求項6に記載の検出素子。
  8. 興味対象の検査用の検査装置であって:
    放射線又はエネルギー粒子を検出するように適応された検知領域を有するウェハであり、検出された放射線又は粒子が検出信号を生じさせる、ウェハ;
    前記検知領域から前記ウェハを貫通して第1の接合部まで前記検出信号を伝送するように適応された第1のウェハ貫通インターコネクト構造;及び
    前記ウェハを貫通しての伝送中に前記検出信号を遮蔽するように適応された導電性リング
    を含む検出素子を有し、
    前記導電性リングは前記第1のウェハ貫通インターコネクト構造の周りに同軸配置されており、前記ウェハを貫通していない
    当該検査装置は、CT撮像システム、CSCT撮像システム、PET撮像システム、SPECT撮像システム及びMR撮像システムから成るグループのうちの1つとして構成されている;
    検査装置。
  9. 荷物検査装置、医療用装置、材料試験装置及び材料科学分析装置から成るグループのうちの1つとして構成された請求項8に記載の検査装置。
  10. 電気的に遮蔽されたウェハ貫通インターコネクトを製造する方法であって:
    ウェハを設ける工程;
    第1のウェハ貫通インターコネクト構造を形成する工程;及び
    導電性リングを形成する工程;
    を有し、
    前記ウェハは、第1の金属領域を備えたCMOS構造を有し;
    当該方法は更に:
    前記第1のウェハ貫通インターコネクト構造を前記CMOS構造の前記第1の金属領域に接続する工程;及び
    前記導電性リングを前記CMOS構造の第2の金属領域に接続する工程;
    を有し、
    前記第1のウェハ貫通インターコネクト構造は第1の深さを有し;
    前記導電性リングは、前記第1の深さより小さい第2の深さを有し、前記ウェハを貫通しておらず;且つ
    前記導電性リングは前記第1のウェハ貫通インターコネクト構造の周りに同軸配置される;
    方法。
JP2008527552A 2005-08-26 2006-08-15 電気的に遮蔽されたウェハ貫通インターコネクト Active JP5357543B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP05107848 2005-08-26
EP05107848.3 2005-08-26
PCT/IB2006/052809 WO2007023416A1 (en) 2005-08-26 2006-08-15 Electrically shielded through-wafer interconnect

Publications (2)

Publication Number Publication Date
JP2009506528A JP2009506528A (ja) 2009-02-12
JP5357543B2 true JP5357543B2 (ja) 2013-12-04

Family

ID=37547600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008527552A Active JP5357543B2 (ja) 2005-08-26 2006-08-15 電気的に遮蔽されたウェハ貫通インターコネクト

Country Status (5)

Country Link
US (1) US8018067B2 (ja)
EP (1) EP1922756B1 (ja)
JP (1) JP5357543B2 (ja)
CN (1) CN100559574C (ja)
WO (1) WO2007023416A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5431918B2 (ja) * 2006-03-27 2014-03-05 コーニンクレッカ フィリップス エヌ ヴェ 半導体担体用の低抵抗貫通基板相互接続
GB2449853B (en) * 2007-06-04 2012-02-08 Detection Technology Oy Photodetector for imaging system
WO2009136342A1 (en) * 2008-05-08 2009-11-12 Koninklijke Philips Electronics N.V. A microelectronic device with wafer trenches
JP2010219425A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置
JP2012164702A (ja) * 2011-02-03 2012-08-30 Elpida Memory Inc 半導体装置
JP5842368B2 (ja) * 2011-04-11 2016-01-13 ソニー株式会社 半導体装置
JP2012019228A (ja) * 2011-09-05 2012-01-26 Toshiba Corp 半導体装置
US9013615B2 (en) 2011-09-21 2015-04-21 Semiconductor Components Industries, Llc Image sensor with flexible interconnect capabilities
JP6108671B2 (ja) * 2012-03-13 2017-04-05 キヤノン株式会社 放射線撮影装置
US9076715B2 (en) 2013-03-12 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for connecting dies and methods of forming the same
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9543257B2 (en) 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US9526468B2 (en) 2014-09-09 2016-12-27 General Electric Company Multiple frame acquisition for exposure control in X-ray medical imagers

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3698082A (en) * 1966-04-25 1972-10-17 Texas Instruments Inc Complex circuit array method
JPS63157439A (ja) * 1986-12-20 1988-06-30 Fujitsu Ltd スル−ホ−ル内の多層配線構造
JP3004071B2 (ja) * 1991-04-16 2000-01-31 日本特殊陶業株式会社 集積回路用パッケージ
JPH0594993A (ja) * 1991-10-02 1993-04-16 Mitsubishi Electric Corp 半導体素子
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
JP3447941B2 (ja) * 1998-01-05 2003-09-16 株式会社東芝 半導体装置及びその製造方法
JPH11251316A (ja) * 1998-03-02 1999-09-17 Toshiba Corp マルチチップ半導体装置の製造方法
US6122187A (en) * 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
JP2002043502A (ja) * 2000-07-25 2002-02-08 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップ及びその製造方法
US6605551B2 (en) * 2000-12-08 2003-08-12 Intel Corporation Electrocoating process to form a dielectric layer in an organic substrate to reduce loop inductance
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US6737740B2 (en) * 2001-02-08 2004-05-18 Micron Technology, Inc. High performance silicon contact for flip chip
JP3601462B2 (ja) * 2001-03-05 2004-12-15 オムロン株式会社 電子部品のパッケージ構造
US6750516B2 (en) * 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
US7101770B2 (en) * 2002-01-30 2006-09-05 Micron Technology, Inc. Capacitive techniques to reduce noise in high speed interconnections
GB2392307B8 (en) * 2002-07-26 2006-09-20 Detection Technology Oy Semiconductor structure for imaging detectors
US7081650B2 (en) * 2003-03-31 2006-07-25 Intel Corporation Interposer with signal and power supply through vias
JP4192035B2 (ja) * 2003-05-27 2008-12-03 大日本印刷株式会社 配線基板の製造方法
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7230318B2 (en) 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
JP4383939B2 (ja) * 2004-03-29 2009-12-16 シャープ株式会社 伝送線路形成方法、伝送線路、半導体チップおよび半導体集積回路ユニット
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US7364934B2 (en) * 2004-08-10 2008-04-29 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US7946331B2 (en) * 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
JP2007027451A (ja) * 2005-07-19 2007-02-01 Shinko Electric Ind Co Ltd 回路基板及びその製造方法

Also Published As

Publication number Publication date
CN100559574C (zh) 2009-11-11
WO2007023416A1 (en) 2007-03-01
US8018067B2 (en) 2011-09-13
US20100171196A1 (en) 2010-07-08
JP2009506528A (ja) 2009-02-12
EP1922756B1 (en) 2013-05-22
EP1922756A1 (en) 2008-05-21
CN101253624A (zh) 2008-08-27

Similar Documents

Publication Publication Date Title
JP5357543B2 (ja) 電気的に遮蔽されたウェハ貫通インターコネクト
US8710448B2 (en) Radiation detector array
US8492762B2 (en) Electrical interface for a sensor array
US9599725B2 (en) Spectral imaging detector
JP6298447B2 (ja) 読み出しエレクトロニクス及び/又はフォトセンサにアンチエイリアシングフィルタを備えた撮像検出器
US10488532B2 (en) Detector unit for detector array of radiation imaging modality
US8798229B2 (en) Detector modules and methods of manufacturing
US8610079B2 (en) Robust radiation detector and method of forming the same
RU2647206C1 (ru) Сенсорное устройство и система визуализации для обнаружения сигналов излучения
US20130168796A1 (en) Photodiode arrays and methods of fabrication
US20140348290A1 (en) Apparatus and Method for Low Capacitance Packaging for Direct Conversion X-Ray or Gamma Ray Detector
JP2014508567A (ja) 2つ又はこれ以上の代替的に選択可能で別々のサブ陽極を含む陽極を持つ光子計数検出器ピクセル
US20080068815A1 (en) Interface Assembly And Method for Integrating A Data Acquisition System on a Sensor Array
US10761219B2 (en) Detector array for radiation imaging modality
US9318524B2 (en) Imaging detector with per pixel analog channel well isolation with decoupling
NL2009365A (en) Anode-illuminated radiation detector.
US9841514B2 (en) X-ray detector arrangement
US10211249B2 (en) X-ray detector having a capacitance-optimized light-tight pad structure
CN106456091B (zh) Ct装置
Zhang et al. The TSV process in the hybrid pixel detector for the High Energy Photon Source
Wang et al. Defect location and Physical analysis in chip-on-chip device
Juntunen et al. Fully tileable photodiode matrix for medical imaging by using through-wafer interconnects
EP1538460A1 (en) A pixel detector for incident particles and/or photons having improved testing capabilities and a method for testing a pixel detector
WO2019055132A1 (en) DETECTOR NETWORK FOR MODALITY OF IMAGING BY TOMODENSITOMETRY

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090814

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130830

R150 Certificate of patent or registration of utility model

Ref document number: 5357543

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250