JP6298447B2 - 読み出しエレクトロニクス及び／又はフォトセンサにアンチエイリアシングフィルタを備えた撮像検出器 - Google Patents

Description

以下は、概して撮像検出器に関し、より具体的には読み出し電子装置及び／又はフォトセンサにアンチエイリアシングフィルタを備えた撮像検出器に関し、コンピュータ断層撮影（ＣＴ）との関連で説明される。

ＣＴスキャナは一般に、ｚ軸を中心にして検査領域の周りを回転する回転式ガントリーに搭載されたｘ線管を含んでいる。ｘ線管は、検査領域を横断する放射線を放出する。検査領域のｘ線管とは反対側で検出器アレイが或る角度の弧を描いており、これが、検査領域を横断した放射線を検出して、それを指し示す信号を生成する。再構成部がこの信号を処理して、検査領域とスキャン中にその内に位置する被検体若しくは対象物の部分とを指し示すボリューム画像データを再構成する。

Ｃｈａｐｐｏ等の特許文献１に記載されたＣＴ検出器アレイは、１つ以上の行（ロウ）をなす検出器タイル（タイル状検出器）を含んでいる。各検出器タイルは、シンチレータ層を、複数の検出器画素（例えば、１６個以上）からなる２次元（２Ｄ）裏面照射型フォトダイオードアレイに光学的に結合して含んでいる。フォトダイオードアレイはバンプボンディングによってキャリア基板に接合される。特定用途向け集積回路（ＡＳＩＣ）にてパッケージングされた読み出しエレクトロニクス（電子回路）も、キャリア基板に接合される。キャリア基板は、検出器画素によって作り出された信号を読み出しエレクトロニクスへと経路付ける電極を含んでいる。

Ｌｕｈｔａ等の特許文献２において、検出器タイルは、感光性領域と非感光性領域とを有するシリコンフォトダイオードを含んでいる。このタイルの場合、フォトダイオードアレイはシリコン基板の感光性領域の部分であり、非感光性領域が、各検出器画素をボンディングパッドに相互接続する電極を含んでいる。シリコンＡＳＩＣが直接的にシリコン基板の非感光性領域に接合され、ボンディングパッドひいては検出器画素と電気的に連通される。

このＡＳＩＣは、画素ごとに、各検出器画素用のアナログ及びデジタルの電子回路を含んだ読み出しエレクトロニクスを含んでいる。図１は、一従来技術例に係るＡＳＩＣ１０２の一部を示しており、これは、第１の検出器画素用の第１の読み出しエレクトロニクス１０４と、第１の異なる画素用の第２の読み出しエレクトロニクス１０６とを含んでいる。第１の読み出しエレクトロニクス１０４は、第１のアナログコンポーネント１０８と第１のデジタルコンポーネント１１０とを含み、第２の読み出しエレクトロニクス１０６は、第２のアナログコンポーネント１１４と第２のデジタルコンポーネント１１６とを含んでいる。ＡＳＩＣ１０２はまた、共通のデジタルコンポーネント１１８を含んだ共通デジタルエレクトロニクス１１２を含んでいる。

なお、コンポーネント１０８−１１８の周りの破線は、ＡＳＩＣ１０２の物理的な構造を指し示すものではなく、画素同士の間、並びに、アナログ、デジタル及び共有デジタルの間の、例示の読み出しエレクトロニクスコンポーネントのグループ分けを明瞭化するために含められたものである。残念ながら、アナログ及びデジタルの読み出しエレクトロニクス１０８−１１８は、同じ基板１２０内にあり、故に、基板ノイズの影響を受けやすい。さらに、アナログ及びデジタルの読み出しエレクトロニクス１０８−１１８は、同じ基板１２０内にあるので、アナログ読み出しエレクトロニクス１０８及び１１４は、デジタル読み出しエレクトロニクス１１０、１１６及び１１８からのノイズの影響を受けやすく、その逆もまた然りである。

ノイズ混入を軽減する１つの手法は、アナログ及びデジタルの読み出しエレクトロニクスを、基板から、そして互いに、電気的に分離（アイソレート）することである。これは、図２に示すように、ＣＭＯＳ三重（トリプル）ウェル又はシャロートレンチアイソレーションにより行われてきた。図２において、第１のウェル２０２は、アナログ読み出しエレクトロニクス１０８及び１１４を、基板１２０並びにデジタル読み出しエレクトロニクス１１０、１１６及び１１８から電気的に分離し、第２のウェル２０４は、デジタル読み出しエレクトロニクス１１０、１１６及び１１８を、基板１２０並びにアナログチャネル１０８及び１１４から電気的に分離する。しかしながら、この手法は、同じウェル内の読み出しエレクトロニクス同士の間でのクロストークを軽減せず、そのようなクロストークが、検出器の線形性、利得、及びノイズ性能に悪影響を及ぼして、低線量での撮像を制限してしまい得る。

ＡＳＩＣによる処理の前に信号の帯域幅を制限することによって量子雑音及び電子回路雑音を抑制するよう、検出器と接続してアンチエイリアシングフィルタリングが使用されている。このようなアンチエイリアシングフィルタ処理は、一次又は複数次のローパスフィルタにより実装されている。受動的な２次の一実装例を図３に示す。そのアンチエイリアシングフィルタ３００は、抵抗３０２及び３０４と、キャパシタ３０６及び３０８と、入力電極３１０と、出力電極３１２とを含んでいる。フィルタリングされた信号は、次いで、処理のためにＡＳＩＣ１０２に送られる。残念ながら、このようなフィルタは、電子回路の全体的なフットプリント（占有面積）を増大させるとともに、十分なアンチエイリアシングフィルタリングに満たないものを提供することがある。これは、より高周波の不所望のノイズ成分がフィルタリング後の信号に残存するとき、低雑音性能及び低線量撮像を制限してしまい得る。アクティブフィルタも、更なる面積、電力及びコストとともに使用され得る。

米国特許第６５１０１９５号明細書 米国特許出願公開第２００９／０１２１１４６号明細書

少なくとも以上のことに鑑みるに、他のアンチエイリアシングフィルタ構成に対する未解決のニーズが存在する。

ここに記載される態様は、上述及びその他の問題を解決するものである。

一態様において、撮像装置は、少なくとも１つの検出器タイルを備える検出器アレイを含む。検出器タイルは、非感光性領域内に位置する２次元アレイ状の個々の感光性検出器画素を備えるフォトセンサアレイを含む。撮像装置はまた、フォトセンサアレイに結合され、個々の検出器画素に対応する個々の読み出しチャネルウェルを含む読み出しエレクトロニクスを含む。撮像装置はまた、検出器画素のアンチエイリアシングフィルタを含み、該アンチエイリアシングフィルタは、該検出器画素に対応するフォトセンサアレイの領域、又は該検出器画素に対応する読み出しエレクトロニクスの領域、の少なくとも一方内に位置する。

他の一態様において、方法は、撮像検出器のフォトセンサアレイ内の複数の検出器画素のうちの１つである検出器画素の出力信号を、該検出器画素に対応する読み出しエレクトロニクスに、フォトセンサアレイ又は読み出しエレクトロニクスの一方内に位置するアンチエイリアシングフィルタを介して送るステップであり、該検出器画素の読み出しエレクトロニクスは、該検出器画素に対応するウェル内に位置する、送るステップと、読み出しエレクトロニクスを用いて前記信号を処理するステップとを含む。

他の一態様において、撮像検出器アレイは、非感光性領域内に位置する２次元アレイ状の個々の感光性検出器画素を備えるフォトセンサアレイを含む。撮像検出器アレイは更に、フォトセンサアレイに結合された読み出しエレクトロニクスを含み、読み出しエレクトロニクスは、各ウェルが個々の検出器画素の１つに対応する個々の読み出しチャネルウェルを有する。撮像検出器アレイは更に、個々の読み出しチャネルウェルの各々に関するアンチエイリアシングフィルタを含み、該アンチエイリアシングフィルタは、フォトセンサアレイ又は読み出しエレクトロニクスの一方内に位置する。

本発明は、様々な構成要素及びその配置、並びに様々なステップ及びその編成の形態を取り得る。図面は、単に好適実施形態を例示するためのものであり、本発明を限定するものとして解釈されるべきではない。
アナログ及びデジタルの読み出しエレクトロニクス並びに基板の間に電気的アイソレーションのない従来技術に係る撮像検出器ＡＳＩＣの一部を示す図である。 共通アナログウェル及び共通デジタルウェルによってアナログ及びデジタルの読み出しエレクトロニクスが互いに且つ基板から電気的にアイソレートされた従来技術に係る撮像検出器ＡＳＩＣの一部を示す図である。 図１又は２の読み出しエレクトロニクス用の従来技術に係る外付けアンチエイリアシング回路を示す図である。 少なくともアナログ読み出しエレクトロニクスが画素毎に電気的にアイソレートされた検出器タイルを含むとともに、アンチエイリアシングＡＳＩＣ及び／又はフォトセンサを含んだ、撮像システムを例示する図である。 検出器タイルの一例を模式的に示す図である。 各検出器画素のアナログ及びデジタルの読み出しエレクトロニクスが、対応するアナログチャネルウェル内に位置付けられた、検出器タイルの一例を模式的に示す図である。 画素のアナログ及びデジタルの読み出しエレクトロニクスが相異なるウェル内に位置付けられた、図６の一変形例を模式的に示す図である。 読み出しエレクトロニクスのレイヤ群の中にアンチエイリアシング回路が位置付けられた検出器タイルの一例を模式的に示す図である。 図８の検出器タイルの斜視図であり、アンチエイリアシング回路と、個々の画素チャネルウェルと、個々の検出器画素との間の幾何学関係を示している。に位置付けられた、図６の一変形例を模式的に示す図である。 フォトセンサのレイヤ群の中にアンチエイリアシング回路が位置付けられた検出器タイルの一例を模式的に示す図である。 図１０の検出器タイルの斜視図であり、アンチエイリアシング回路と、個々の画素チャネルウェルと、個々の検出器画素との間の幾何学関係を示している。 アンチエイリアシング回路の一構成例を示す図である。 一方法例を示す図である。

先ず図４を参照するに、例えばコンピュータ断層撮影（ＣＴ）スキャナなどの撮像システム４００が例示されている。撮像システム４００は、概して静止したガントリー４０２及び回転式ガントリー４０４を含んでいる。回転式ガントリー４０４は、静止ガントリー４０２によって回転可能に支持され、縦軸すなわちｚ軸を中心にして検査領域４０６の周りを回転する。例えばｘ線管などの放射線源４０８が、回転式ガントリー４０４によって支持され且つそれとともに回転するとともに、検査領域４０６を横断する概して円錐状、扇状、楔状又はその他形状の放射線ビームを生成する。

放射線感知検出器アレイ４１２が、検査領域４０６を挟んで放射線源４０８の反対側で、或る角度の弧を描いており、検査領域４０６を横断した放射線を検出する。放射線感知検出器アレイ４１２は、１つ以上の行（ロウ）４１６をなす検出器タイル４１８（タイル状検出器）を含んでおり、これらの行４１６はｚ軸に沿って互いに対して配置されている。検出器タイル４１８は、ｚ軸に沿った互いに対して配置された、システムに取り付けられた、はんだボール、スタッドバンプ、及び／又はその他を介して、検出器モジュール４１９に結合されている。しばし図５を参照するに、検出器タイル４１８の非限定的な一例が示されている。明瞭さ及び説明の目的で、タイル４１８は、その様々な構成要素が互いに分離された分解図にて示されている。

タイル４１８は、フォトセンサ４２２に光学的に結合されたシンチレータ層４２０を含んでいる。フォトセンサ４２２は、フォトセンサ４２２の第１の面４２８上で、非感光性領域４２６内に複数の感光性領域（検出器画素）４２４を含んでいる。図示したフォトセンサ４２２は、検出器画素４２４をボンディングパッド又はそれに類するもの（見えていない）に相互接続する電極（見えていない）をフォトセンサ４２２の第２の反対側の面４３０上に配置した裏面（背面）照射型フォトセンサである。他の一実施形態において、フォトセンサ４２２は、第１の面４２８から反対面４３０上のパッドにルーティングするビアを備えた前面照射型フォトセンサである。シンチレータ層４２０は、各々が検出器画素４２４のうちの１つに対応する複数のシンチレータ画素を含んでいてもよい。

ＡＳＩＣ（読み出しエレクトロニクス）４３２は、複数の画素チャネルウェル４３４を含んでいる。各チャネルウェル４３４は、検出器画素４２４のうちの１つのみに対応する。チャネルウェル４３４は、それが対応する検出器画素４２４用の例えばトランジスタ及び／又はその他の電子部品などの１つ以上の電気コンポーネントを含んでいる。図示したＡＳＩＣ４３２は、フォトセンサ４２２と一対一の幾何学関係を有しており、各チャネルウェル４３４は、検出器画素４２４と一対一の幾何学関係を有する。すなわち、接合されるＡＳＩＣ４３２の表面とフォトセンサ４２２の表面は略同じサイズである。同様に、ウェル４３４の表面と検出器画素４２４の表面は略同じサイズである。他の一実施形態において、これらの表面は同じサイズでなく、例えば、ＡＳＩＣ４３２はフォトセンサ４２２より小さい。

更に詳細に後述するように、個々のチャネルウェル４３４は、チャネルの少なくともアナログ電気コンポーネントを、他のチャネルのアナログ電気コンポーネントから電気的にアイソレートする。このようにアナログ電気コンポーネントをアイソレートすることは、異なる検出器画素４２４の異なるチャネルのアナログ電気コンポーネント同士の間のクロストークを抑制する。これは、検出器の線形性、利得及びノイズ性能を、ウェル４３４が省略された構成よりも向上させ得る。これはまた、システム４００を低線量撮像によく適したものにする。

また、更に詳細に後述するように、一例において、ＡＳＩＣ４３２は、例えばＡＳＩＣ４３２の１つ以上の金属層内、及び／又はＡＳＩＣ４３２のうちのさもなければ電気部品を含まない領域のウェル４３４内に、ＡＳＩＣ４３２は、各検出器画素４２４用のアンチエイリアシングフィルタを含む。従って、アンチエイリアシングフィルタ処理を、更なる空間を必要とすることなく、ＡＳＩＣレベルで提供することができ、それにより、量子雑音及び電子回路雑音を抑制し得る。これは、ＡＳＩＣ４３２からアンチエイリアシングフィルタが省かれた構成よりも低い線量での撮像及び向上されたノイズ性能を可能にする。

ＡＳＩＣ４３２及びフォトセンサ４２２は、ＡＳＩＣチャネル４３４をフォトセンサ４２２のボンディングパッドと電気的に連通させて、共に接合される。例示の実施形態において、フォトセンサ４２２及びＡＳＩＣ４３２の双方がシリコンを有し、接着剤、はんだボール、フリップチップ、共有結合、及び／又はその他のシリコン−シリコン接合法によって共に接合される。半導体シリコン−シリコン接合の一例が、先述のＬｕｈｔａ等の特許文献２にて議論されており、その全体をここに援用する。必要に応じて、幾らかの追加コストの下で組立を容易にするよう、アセンブリ４２２と４３２との間にインターポーザ基板を配置して貫通接続を用いてもよい。

図４に戻るに、再構成部４３６が、検出器アレイ４１２からの信号を再構成して、ボリューム３次元画像データを生成する。例えばカウチなどの支持台４３８が、検査領域４０６内の対象物又は被検体を指示する。汎用コンピューティングシステムが、例えばディスプレイ及び／又はプリンタなどの人間が読み取り可能な出力装置と例えばキーボード及び／又はマウスなどの入力装置とを含んだオペレータコンソール（操作卓）４４０としての役割を果たす。コンソール４４０の常駐するソフトウェアが、撮像システム４００の動作をオペレータが制御することを可能にする。

図６は、ＡＳＩＣ４３２の一部を示している。この例において、ＡＳＩＣ４３２は、少なくとも１つのアナログ画素チャネルウェル６０２、６０４、・・・と、少なくとも１つのデジタル共通ウェル６０６とを含んでいる。ＡＳＩＣ４３２はまた、少なくとも１つのアナログ共通ウェル及び／又は１つ以上のその他のウェルを含んでいてもよい。

上記少なくとも１つのアナログ画素チャネルウェル６０２は、各々がＮ型アナログチャネルウェル内にアナログＮチャネル電界効果トランジスタ（ＮＦＥＴ）６１０、アナログＰ型電界効果トランジスタ（ＰＦＥＴ）６１２、デジタルＮＦＥＴ６１４及びデジタルＰＦＥＴ６１６を含んだ複数のチャネル６０８を含んでいる。ここでは、Ｐ型ウェル及び対応するトランジスタ構成も企図される。上記少なくとも１つの共通デジタルウェル６０６も、例えばＮＦＥＴ及びＰＦＥＴなどの複数のチャネル６１８を含んでいる。同様に、共通デジタルウェル６０６は他の例ではＰ型ウェルを含み得る。

例えばウェル６０２といった所与のアナログ画素チャネルウェルに関し、その中のトランジスタ（６１０−６１６）は、例えばアナログチャネルウェル６０４といった別のアナログチャネルウェルのトランジスタから電気的にアイソレートされる。チャネルウェル６０２、６０４及び６０６はまた、その中のトランジスタを、ウェル６０２、６０４及び６０６が中に位置する基板６２０から電気的にアイソレートする。ウェル６０２、６０４及び６０６内の回路のアイソレーションは、三重ウェル分離、及び／又はシリコン半導体材料におけるアイソレーションを提供する例えばＳＴＩ（シャロートレンチアイソレーション）などのその他の知られた手法によって形成されることができる。

図７は、デジタルトランジスタ６１４及び６１６が、アナログチャネルウェル６０２内の代わりにデジタル共有ウェル６０６内に位置付けられた、ＡＳＩＣ４３２の一部の一変形例を示している。この実施形態において、アナログトランジスタ６１０及び６１２は依然としてアナログチャネルウェル６０２内に位置付けられているが、デジタルトランジスタ６１４及び６１６はデジタルチャネルウェル６０６内に位置付けられている。この構成は更に、検出器画素のアナログトランジスタ６１０及び６１２とデジタルトランジスタ６１４及び６１６とを電気的にアイソレートする。

図６及び７に示した構成は少なくとも、１つの検出器画素のアナログチャネルのアナログトランジスタを、別の検出器画素のその他のアナログチャネルのアナログトランジスタから、アナログチャネルウェル（例えば、ウェル６０２及び６０４）によって電気的にアイソレートすることによって、検出器画素間でのアナログチャネル−アナログチャネル間電気アイソレーションを提供する。このような構成は、チャネル活動を単一のウェルに閉じ込め、チャネル−チャネル間クロストークを抑制する。

認識されるように、これは、個々のチャネルが互いに電気アイソレーションされない構成（例えば、図１及び／又は２に関して示したもの）に対して、検出器の線形性及びノイズ性能を向上させることができる。図７に示したように、１つのチャネルのアナログトランジスタ及びデジタルトランジスタも、それらを異なるウェル内に分離することによって電気的にアイソレートされることができ、それにより、単一のチャネルでのアナログ−デジタルノイズ混入が抑制される。

図８は、検出器画素群４２４の各検出器画素用のアンチエイリアシングフィルタ８００をＡＳＩＣ４３２が含む一実施形態を模式的に示している。明瞭さ及び簡潔さのため、唯一のアンチエイリアシングフィルタ８００が、対応する検出器画素４２４及びアナログＡＳＩＣウェル６０２とともに示されている。しかしながら、理解されるように、他の検出器画素４２４及びウェル６０２に関するアンチエイリアシングフィルタ８００も同様である。

この例において、ＡＳＩＣ４３２は、層（レイヤ）８０２_１、８０２_２、８０２_３、８０２_４、・・・、８０２_Ｋ（ただし、Ｋは１より大きい整数である）を含む複数の金属層８０２を含んでおり、アンチエイリアシングフィルタ８００は、この金属層８０２の一部である。各アンチエイリアシングフィルタ８００は、レイヤ群８０２内にキャパシタを形成するレイヤ８０２_４内の第１電極８０４と、レイヤ８０２_２内の第２電極８０６と、これらの間のレイヤ８０２_３であって或る誘電率を有する誘電材料を含んだ絶縁層８０８と、を含んでいる。フィルタ８００のキャパシタを製造することには、金属−絶縁体−金属（ＭＩＭ）プロセス及び／又はその他の製造プロセスを使用することができる。フィルタ８００の抵抗８１４は、ＡＳＩＣ金属層８０２内のキャパシタ８０４／８０６／８０８と抵抗８１４との間に電気インターコネクト（相互接続）８１６を設けて、ウェル６０２のシリコン内に形成されることができる。

フォトセンサ４２２もまた、レイヤ８１０_１、８１０_２、８１０_３、８１０_４、・・・、８１０_Ｌ（ただし、Ｌは１より大きい整数である）を含む複数の金属層８１０を含んでおり、これらは、検出器画素４２４がアンチエイリアシングフィルタ８００を介してウェル６０２及び６０６の読み出しエレクトロニクスと電気的に連通するように、ＡＳＩＣ４３２のレイヤ群８０２に、レイヤ８１２を介して結合されている。

図９は、図８の実施形態の斜視図を示しており、検出器画素４２４と、アンチエイリアシングフィルタ８００と、チャネルウェル６０２との間の幾何学関係の一例を示している。この実施形態において、検出器ウェル６０２のエリア８０４に対する検出器画素４２４のエリア８０４の間に一対一の幾何学関係が存在するとともに、アンチエイリアシングフィルタ８００のエリア８０８に対する検出器画素４２４のエリア８０４の間に一対一の幾何学関係が存在しており、故に、ウェル６０２のエリア８０４に対するアンチエイリアシングフィルタ８００のエリア８１０の間にも一対一の幾何学関係が存在する。ここでは、一対一以外の関係も企図される。

図１０及び１１は、アンチエイリアシングフィルタ８００が、ＡＳＩＣ４３２の金属層８０２の代わりにフォトセンサアレイ４２２の金属層８１０（この例において、レイヤ８１０_２、８１０_３及び８１０_４）の中に位置付けられた、図８及び９の一変形例を模式的に示している。図１０に示すように、ウェル６０２のシリコン内に抵抗８１４があり、フォトセンサアレイの金属層８１０内のキャパシタ８０４／８０６／８０８と抵抗８１４との間に電気インターコネクト８１６が走っている。

図１２は、複数の部分キャパシタ１２０２を含むアンチエイリアシングフィルタ８００の一構成例を示している。この例において、第１グループ１２０４の部分キャパシタが、アンチエイリアシングフィルタ８００のキャパシタのうちの１つを形成するように電気的に並列接続され、第２グループ１２０６の部分キャパシタが、アンチエイリアシングフィルタ８００のキャパシタのうちの第２の１つを形成するように電気的に並列接続される。この実施形態において、第１のキャパシタは第２のキャパシタの約１０倍のキャパシタンスを有し、グループ１２０４及び１２０６の双方が、理に適ったアンチエイリアシングフィルタ８００を形成するのに好適なキャパシタンスを有する。

他の一実施形態において、アンチエイリアシングフィルタのキャパシタは、ＡＳＩＣレイヤ群８０２、フォトセンサレイヤ群８１０、及び／又はチャネルウェル６０２のうちの１つ以上の中とし得る。ここでは、ＡＳＩＣ４３２又はフォトセンサ４２２内にアンチエイリアシングフィルタを実装するその他の手法も企図される。

図１３は、方法を例示している。

ステップ１３０２にて、フォトセンサアレイの或る検出器画素が、ｘ放射線の検出に応答してシンチレータによって生成された光を受ける。

ステップ１３０４にて、該検出器画素が、受けた光を指し示す信号を生成する。

ステップ１３０６にて、該信号が、該検出器画素に対応する読み出しエレクトロニクスに、ＡＳＩＣ又はフォトセンサアレイ内に位置するアンチエイリアシングフィルタを介して送られる。

ステップ１３０８にて、該読み出しエレクトロニクスが該信号を処理する。

ステップ１３１０にて、処理された信号が、再構成を含む更なる処理のために、該読み出しエレクトロニクスから別のコンポーネントに送られる。

認識されるように、ここに記載された方法における動作の順序は限定的なものではない。従って、その他の順序もここに企図される。さらに、１つ以上の動作が削除されてもよく、且つ／或いは１つ以上の追加の動作が含められてもよい。

好適実施形態を参照して本発明を説明した。以上の詳細な説明を読んで理解した者は変更及び変形に想到し得る。本発明は、添付の請求項の範囲又はその均等範囲に入る限り、全てのそのような変更及び変形を含むと解されるものである。

Claims (15)

1. 少なくとも２つの検出器タイルを備える検出器アレイを有する撮像装置であって、
   前記検出器タイルは、
   非感光性領域内に位置する２次元アレイ状の個々の感光性検出器画素を備えるフォトセンサアレイと、
   前記フォトセンサアレイに結合され、それぞれ前記個々の検出器画素の各々に関する個々の読み出しチャネルウェルを含む読み出しエレクトロニクスと、
   検出器画素のアンチエイリアシングフィルタであり、該検出器画素の前記読み出しエレクトロニクスの領域内に位置するアンチエイリアシングフィルタと、
   を有する、
   撮像装置。
2. １つのアンチエイリアシングフィルタの幾何学形状は、１つの検出器画素の幾何学形状に略等しいか、それより小さいかである、請求項１に記載の撮像装置。
3. 前記読み出しエレクトロニクスの幾何学形状は、前記検出器画素の幾何学形状に略等しいか、それより小さいかである、請求項１又は２に記載の撮像装置。
4. 前記読み出しエレクトロニクスは複数の金属層を有し、前記アンチエイリアシングフィルタは、前記読み出しエレクトロニクスの前記複数の金属層内に位置する、請求項１乃至３の何れかに記載の撮像装置。
5. 前記アンチエイリアシングフィルタは、対応する読み出しチャネルウェル内に位置する、請求項１乃至３の何れかに記載の撮像装置。
6. 前記フォトセンサアレイは複数の金属層を有し、前記アンチエイリアシングフィルタは、前記フォトセンサアレイの前記複数の金属層内に位置する、請求項１乃至３の何れかに記載の撮像装置。
7. 前記アンチエイリアシングフィルタは、２つのキャパシタを含む、請求項４乃至６の何れかに記載の撮像装置。
8. 前記アンチエイリアシングフィルタは、絶縁体によって離隔された２つの導電性電極を含む、請求項７に記載の撮像装置。
9. 前記２つの導電性電極の各々のおよそ１／１０が前記キャパシタのうちの一方を形成し、前記２つの導電性電極の各々のおよそ９／１０が前記キャパシタのうちの他方を形成する、請求項８に記載の撮像装置。
10. 前記フォトセンサアレイはシリコンフォトセンサアレイであり、前記読み出しエレクトロニクスは、シリコン集積回路の一部であり、前記シリコン集積回路と前記フォトセンサアレイとがシリコン−シリコン接合により接合されている、請求項１乃至９の何れかに記載の撮像装置。
11. 前記フォトセンサアレイは裏面照射型フォトダイオードを含む、請求項１乃至１０の何れかに記載の撮像装置。
12. 前記フォトセンサアレイは前面照射型フォトダイオードを含む、請求項１乃至１１の何れかに記載の撮像装置。
13. 前記読み出しエレクトロニクス及び前記フォトセンサアレイは、共有結合により共に接合されたシリコン基板を含む、請求項１乃至１２の何れかに記載の撮像装置。
14. 撮像検出器のフォトセンサアレイ内の複数の検出器画素のうちの１つである検出器画素の出力信号を、該検出器画素に対応する読み出しエレクトロニクスに、前記読み出しエレクトロニクス内に位置するアンチエイリアシングフィルタを介して送るステップであり、該検出器画素の前記読み出しエレクトロニクスは、該検出器画素に対応するウェルを含む、送るステップと、
    前記読み出しエレクトロニクスを用いて前記信号を処理するステップと、
    を有する方法。
15. 前記アンチエイリアシングフィルタは、前記対応するウェル内に位置する、請求項１４に記載の方法。

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