JP5431918B2 - 半導体担体用の低抵抗貫通基板相互接続 - Google Patents

半導体担体用の低抵抗貫通基板相互接続 Download PDF

Info

Publication number
JP5431918B2
JP5431918B2 JP2009502271A JP2009502271A JP5431918B2 JP 5431918 B2 JP5431918 B2 JP 5431918B2 JP 2009502271 A JP2009502271 A JP 2009502271A JP 2009502271 A JP2009502271 A JP 2009502271A JP 5431918 B2 JP5431918 B2 JP 5431918B2
Authority
JP
Japan
Prior art keywords
groove
connection
front surface
semiconductor substrate
carrier structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009502271A
Other languages
English (en)
Other versions
JP2009531849A (ja
Inventor
フォーグトマイアー，ゲレオン
スティードマン，ロヘル
ドルシャイト，ラルフ
ヨンケルス，イェルーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV, Koninklijke Philips Electronics NV filed Critical Koninklijke Philips NV
Publication of JP2009531849A publication Critical patent/JP2009531849A/ja
Application granted granted Critical
Publication of JP5431918B2 publication Critical patent/JP5431918B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、全般に、集積回路チップを構成するための担体構造に関する。特に、本発明は、導電性接続により、半導体ウェハ構造の前表面と反対側の後表面とを相互接続する分野に関する。
半導体技術の開発は、近年の複数の電気的部材が一つの微細半導体チップ内で形成されるような、高部品集積密度化につながっている。集積部品の高密度化は、しばしば、少なくともいくつかの集積部材の外部接触に対する課題を提供する。従って、貫通ウェハ相互接続（Through Wafer Interconnections）（IWI）が開発され、高集積チップの少なくともいくつかの部品は、半導体回路担体の前側と、この反対の後側との間に延在する接続部により接触される。これにより、回路担体の前表面の2次元平面内に配置された導電経路に加えて、回路担体基板を貫通して延在する接続部を、部品の接触用に使用することが可能となる。これは、部品の外部接触用に、第3の次元を利用することができ、微細で小型の配置内に、高集積化チップが構築される点で有意である。
米国特許第6,365,513号には、半導体構造内に、貫通孔を形成する方法が示されている。この場合、基板内に底部を有するビア孔が形成され、その後、少なくともビア孔の側壁を覆うように、導体層が形成される。その後、基板は、該基板の反対側の部分を除去することにより薄膜化され、導体層が露出されるようにして、ビア孔が形成される。
米国特許出願第2005／0121768A1号には、貫通ビアを有する担持構造、およびそのような担持構造を製作する方法が示されている。各貫通ビアは、導電構造を有し、その実効熱膨張係数は、基板の値よりも小さくなるように、あるいは基板の値に近づくように調整される。導電構造は、基板の値よりも小さくなるように、あるいはこの値に近づくように調整された実効弾性率値を有する。導電構造は、同心状に配置された、異なる材料を含む同心ビア充填領域を有し、ここには、導電性材料の環状リングにより取り囲まれた基板材料のコア部、導電性材料の環状リングにより取り囲まれた非導電性材料に適合された熱膨張係数（CTE）のコア部、低いCTEを有する内部ボイドを有する導電性ビア、または焼結され溶融された、金属−セラミックペーストのような導電性複合材料のフィルを有する。
米国特許出願第2005／0121768A1号公報
半導体基板の前表面と後表面の間に、低抵抗接続部を提供する半導体担体において、さらなる貫通基板相互接続に対する要望がある。
この要望は、独立請求項に示した半導体担体基板、検出器配置、および方法により満たされる。
本発明の第1の態様では、半導体担体構造は、
前表面および反対の後表面を有する半導体基板と、
前記前表面と前記後表面の間に延在する第1の接続部であって、ポリシリコンよりも小さな比抵抗を有する低抵抗材料で充填された、貫通孔を有する第1の接続部と、
前記前表面と前記後表面の間に延在する第2の接続部と、
を有する。また、前記第1の接続部および前記第2の接続部は、前記半導体基板の少なくとも一部によって、相互に空間的に分離され、
前記前表面には、集積回路配置が提供され、
前記第1の接続部は、前記集積回路配置に進入せずに、前記集積回路配置の少なくとも一つのノードと電気的に結合される。
本発明のこの態様は、半導体基板の両表面の間に延在する低抵抗の第1の接続部は、貫通ホールへの低抵抗材料の充填により実現され得るという思想に基づくものである。低抵抗材料は、金属接着剤のような、半導体製造プロセスに適合し、ポリシリコンの比抵抗よりも低い比抵抗を有する、いかなる材料であっても良い。通常の場合、ポリシリコンの比抵抗の値は、0.6mΩcmから1.5mΩcmの間にある。
第1の接続部は、これが集積回路配置に配置される半導体層と境界を接し、あるいは隣接するように形成される。
前表面と後表面の間の低抵抗相互接続部は、例えば、無線周波数（RF）および高出力向けの用途に使用されても良い。両方の用途においては、良好な信頼性のある接地処理を提供し、および／または大電流用の低抵抗信号経路を提供することが必要である。
本発明のこの態様では、低抵抗材料による貫通孔の充填処理は、半導体基板の前側の上部に集積回路、特にCMOS回路が構成されてから、実施されることを強調しておく必要がある。これは、いわゆる後側端部処理における貫通孔の充填処理が、いわゆる前側端部処理により、集積回路の形成が完了した後に開始されることを意味する。通常の場合、集積回路の形成直後に、該集積回路は、保護層で保護される。これにより、いかなる任意の低抵抗材料も使用することができるという利点が得られる。特に、低抵抗材料は、通常の場合、集積回路の製造プロセスに適合しないような材料であっても良い。
半導体基板は、半導体物理の分野において広く使用されている、シリコン基板であることが好ましい。
貫通孔は、異なる形状および容積を有する、いかなる種類の経路であっても良い。
導電性接続部内の金属材料は、アースされても良く、あるいはいかなる他の照合電圧レベルまたは供給電圧レベルと接続されても良い。この場合、示されている貫通ウェハ相互接続部（IWI）により、照合電圧を提供する導電経路の全長の抑制が可能となる。
さらに、示されている半導体担体は、対応するウェハが複数の個々の担体に単体化される前の、極めて初期の処理プロセス段階で、相互接続部を形成することができるという利点を有する。従って、複数の異なる回路担体内において、全てのまたは少なくともいくつかの相互接続部は、一つのウェハ製造処理プロセス内で同時に形成される。これは、各個々の担体の製造コストが有意に抑制されるという利点を有する。
本発明の実施例では、低抵抗材料は、金属材料である。銅、タングステン、アルミニウム等の金属を使用することが好ましい。
本発明のさらなる実施例では、貫通孔に充填される低抵抗材料は、前段階の非金属充填材料との置換により得ることができる。この場合、前段階の非金属充填材料として、導電性または非導電性の材料が使用されても良い。
前段階の非金属充填材料および基板材料は、同等の熱膨張係数を有することが好ましい。通常の場合、非金属充填材料は、低抵抗材料に比べて大きな比抵抗を有する。
前段階のまたは中間段階の非金属充填材料を使用することにより、処理段階において、前表面の上部に、CMOS回路配置が形成されても良い。この段階では、低抵抗材料は、まだ基板に導入されていない。これにより、半導体基板に導入された低抵抗材料を備える構造に必要となる、特殊な処理パラメータを維持することなく、通常のCMOS処理を行うことが可能になる。そのような特殊な条件は、例えば、低抵抗材料とシリコン基板の熱膨張係数が大きく異なる場合に必要となる。
本発明のさらなる実施例では、前段階の非金属充填材料は、ポリシリコンである。ポリシリコンは、通常、シリコン基板と同等の熱的および機械的特性を有する。前表面の上部には、通常の公知の半導体製造処理プロセスにより、電子回路配置が形成されても良い。この場合、シリコン基板に導入されたポリシリコンを有する基板に対して、特別な特性を考慮する必要はない。
また、全てのポリシリコン相互接続部が置換されなくても良く、ポリシリコンインサートの一部のみが低抵抗材料と置換されても良いことを指摘しておく必要がある。この場合、低抵抗材料が充填された少なくとも一つの導電性接続部と、ポリシリコンが充填された少なくとも一つの導電性接続部との両方を有する構造が得られる。
また、一つの隙間内のポリシリコン材料の一部のみを置換することも可能であることに留意する必要がある。
本発明のさらなる実施例では、第1の接続部は、第1の隙間の形状を呈する。これは、適当なマスクを用いて基板材料を部分的に除去する既知の技術により、容易に貫通孔が形成される点で有意である。
本願において、「隙間（gap）」には、2つの素子の間の空間、または単一の材料内部の空間が空ではなく、それぞれ、2つの素子の材料または単一の材料とは異なる材料で充填されている構造も含まれる。
異なる形状で隙間が形成されても良いことに留意する必要がある。この点に関しては、各隙間が、前表面と後表面の間に、連続的な開口または経路を提供することだけが必要となる。第1の隙間は、前表面に対して垂直に延在することが好ましい。異なる種類の除去技術を使用して、前表面に対して実質的に垂直に延在する隙間を形成しても良い。
この点に関して、半導体製造処理プロセスにおいて、隙間は、各種技術を用いて形成されても良いことが指摘される。例えば、溝または非貫通ビアから始めて、薄膜化処理により、隙間が形成されても良い。この場合、前表面と後表面の間の経路が貫通するまで、半導体材料が除去される。
隙間は、非テーパー状に、または少なくとも極めて僅かのテーパー状に延在することが好ましい。後者の場合、隙間の厚さは、後表面に近づくにつれて、僅かに小さくなる。これは、深反応性イオンエッチング処理、例えば最適化された、いわゆるボッシュ（Bosch）処理プロセスにより、得ることができる。ボッシュ処理プロセスでは、第1のエッチング処理と、第2の不動態化処理とを有する一連の処理が繰り返し実施される。
本発明のさらなる実施例では、第1の隙間は、第1の内蔵型構造である。これは、第1の接続部が機械的に極めて安定な構造を呈する点で有意である。熱膨張係数の差は、基板材料と、隙間に充填される低抵抗材料の間を接近させ、密着させることにより補償される。
本発明のさらなる実施例では、第1の内蔵型構造は、所定の壁厚を有する、第1の円筒状リングの形状を呈する。この場合、機械的な見地から極めて耐久性のある、高い対称性を有する構造が形成される。
本発明のさらなる実施例では、第2の接続部は、第2の隙間の形状を有する第2の内蔵型構造を呈する。また、第2の隙間は、適当なマスクを用いて基板材料を部分的に除去する既知の技術により、形成されても良い。
また、第2の接続部は、各種異なる形状で形成されても良いことを言及しておく必要がある。この点に関して、異なる形状という用語は、前表面と後表面の間で端から端まで延在する、貫通孔の全ての可能な構造として理解される必要がある。第2の隙間は、前表面に対して垂直に延在することが好ましい。
本発明のさらなる実施例では、第2の内蔵型構造は、所定の壁厚を有する第2の円筒状リングの形状を呈する。これは、第2の接続部が、機械的に極めて耐久性のある、高い対称性の構造を有することを意味する。
本発明のさらなる実施例では、第2の隙間は、第1の接続部を取り囲む。これは、第1および第2の接続部の両方を有する構造が、高い対称性を有し、機械的に安定な配置となる点で有意である。
また、半導体担体は、第3の接続部を有し、第3の隙間は、第2の隙間を取り囲んでいても良いことに言及しておく必要がある。また当然のことながら、複数の接続部が4以上の接続部を有することも可能であり、この場合、高次の接続部は、低次の接続部を取り囲む。
本発明のさらなる実施例では、第2の隙間は、電気絶縁材料で充填される。これは、前表面と後表面の間の第2の接続部によって、導電性の第1の接続部と、第2の隙間を取り囲む外側の半導体基板の間に、有効で信頼性のある絶縁が提供される点で有意である。
本発明のさらなる実施例では、第1の接続部の外側壁および／または第2の接続部の外側壁は、絶縁コーティングを有する。この絶縁コーティングは、例えば、SiO2である。そのような層を形成するため、広く知られた酸化技術および／または不動態化技術を適用しても良い。
特に、第2の隙間が第1の接続部を取り囲み、第2の隙間が絶縁材料で充填されている場合、第2の隙間の外側壁に絶縁コーティングが提供されることにより、第2の隙間の絶縁特性は、有意に改善されることに留意する必要がある。これにより、導電性の第1の接続部と、第2の隙間を取り囲む基板の間で、より一層良好な絶縁が可能となる。
本発明のさらなる実施例では、前表面と集積回路配置の間に、絶縁層が形成され、この絶縁層には、導電性接続部が貫通する。これは、絶縁層の上部に、いかなる種類の半導体回路配置が提供されても良い点で有意である。従って、TWIにより、半導体担体構造上の所定の位置に、選択的に低抵抗導電性接続部が提供され、これは、半導体構造の前表面に形成された半導体回路配置により、接続が可能となる。
本発明のさらなる実施例では、半導体担体構造は、さらに、
前記前表面と前記後表面の間に延在する別の第1の接続部であって、別の貫通孔を有する別の第1の接続部と、
前記前表面と前記後表面の間に延在する別の第2の接続部と、
を有する。また、前記別の第1の接続部および前記別の第2の接続部は、前記半導体基板の少なくとも一部により、相互に空間的に分離されており、
前記別の第1の接続部は、前記集積回路配置に進入せずに、前記集積回路配置の少なくとも一つのノードと電気的に結合される。
また、別の第1および別の第2の接続部は、各種方法で形成されても良い。特に、これらの接続部は、それぞれ、第1および第2の接続部と同様の方法で形成されても良い。従って、前述の第1および第2の接続部に関して示された実施例は、別の接続部にも関連する。
本発明のさらなる実施例では、別の貫通孔には、非金属導電性材料が充填され、特に、導電性ポリシリコンが充填される。これは、半導体担体構造が低抵抗材料の相互接続部と、ポリシリコンの相互接続部との組み合わせを有しても良いことを意味する。これは、前述の半導体担体構造が、各種異なる用途に使用され得る点で有意であり、電子回路のいくつかの接触素子は、ポリシリコン相互接続部からの利点を受け、一方、電子回路の他の接触素子は、低抵抗相互接続部からの利点を受ける。
ポリシリコンの導電性は、例えば、ボロン、ヒ素、アルミニウム、リン等によるポリシリコン適切なドーピングにより、調整されても良い。
本発明のさらなる実施例では、電磁放射線、特にX線を検出する検出器配置が提供される。検出器配置は、前述の実施例のいずれか一つによる、少なくとも一つの半導体担体構造を有する。検出器配置は、センサ配列であることが好ましく、この場合、集積回路配置は、検出器素子を表す。
検出器配置は、複数の導電性の第1の接続部を有することが好ましく、各接続部は、対応する電気絶縁性の第2の接続部により取り囲まれ、複数の光学素子は、2次元配列に配置され、各光学素子は、第1の接続部の一つと結合される。これは、極めて有効に、2次元センサおよび2次元ディスプレイが製造される点で有意であり、この場合、光学素子の各々は、相互に電気的に絶縁される。
また、光学的に非活性な領域の比は、光学配列に比較して、小さくても良く、この場合、光学素子は、該光学素子として、基板の同じ側に配置された導電経路により接続される。
また、光学素子以外の電気的素子を接続するため、複数の導電性接続部が形成されても良いことが指摘される。前表面と後表面の間に延伸する導電性接続部は、第3の次元に配置された電気接続部を表す。従って、半導体担体上の比較的小さな領域内に、電気素子を配置することが可能となる。これは、特に、少なくとも一つの電気部材が別の電気部材上に直接配置されるような、いわゆる積層部材の場合、有意である。
光学素子は、CMOS光学素子であることが好ましい。
本発明のさらなる態様では、半導体基板の前表面と後表面の間に延在する第1の接続部および第2の接続部を有する、半導体担体構造を製作する方法が提供される。当該方法は、（a）前記半導体基板に、前記前表面から、第1の溝および第2の溝の形成を開始するステップであって、
各溝は、所定の最小深さを有し、
両溝は、前記半導体基板の少なくとも一部により、相互に空間的に分離される、ステップと、
（b）前記第1の溝および前記第2の溝に、非金属充填材料を充填するステップと、
（c）前記前表面に集積回路配置を形成するステップと、
（d）前記半導体基板を、前記後表面から薄膜化するステップであって、
前記充填された溝の後側端部前方が露出され、
前記第1の溝は、前記第1の接続部を表し、前記第2の溝は、前記第2の接続部を表すステップと、
を有する。当該方法は、さらに、
（e）前記第1の溝内の前記非金属充填材料の少なくとも一部を除去するステップと、
（f）前記第1の溝に、ポリシリコンよりも小さな比抵抗を有する低抵抗材料を充填するステップであって、
前記第1の接続部は、前記集積回路配置に進入せずに、前記集積回路配置の少なくとも一つのノードに、電気的に結合されるステップと、
を有する。
本発明のこの態様は、低抵抗相互接続部を提供するため、ポリシリコンよりも小さな比抵抗を有する低抵抗材料が使用できるという考えに基づくものである。低抵抗材料、および第2の溝に充填される他の材料は、相互に分離され、両材料の間の異なる熱膨張特性は、悪影響を及ぼさない。これは、両材料が、おおよそ剛性のある構造を示す半導体基板内に埋設されるためである。従って、基板は、そのような熱的挙動の差異に関して、適応可能である必要がある。
充填溝を薄膜化した後、充填溝は、隙間として示されることが好ましい。隙間は、前表面と後表面の間に延在する。非金属充填材料の除去処理、および第1の溝の充填処理は、半導体基板の後側から実施される。従って、非金属充填材料の低抵抗材料への置換は、いわゆる後側端部処理を行う処理ステップにおいて実施される。
低抵抗材料は、半導体製造プロセスに適応することの可能な、いかなる材料であっても良く、例えば金属接着剤であっても良い。しかしながら、低抵抗材料は、必ずしも、前表面に集積回路配置を形成する処理プロセスに適合する必要はない。すなわち、集積回路配置は、CMOS部材を有しても良く、この部材の形成は、通常、異なる低抵抗材料の変化に極めて敏感である。換言すれば、対応するCMOS処理プロセスの中で、CMOS回路の形成後に、第1の溝に充填される低的好材料に関して、特別な注意を払う必要はない。従って、CMOS処理プロセスに対して最適な処理パラメータを使用して、前表面にCMOS回路を構築することができる。
CMOS回路配置の最低部の金属層は、導電性の第1の接続部に接触されることが好ましい。
本発明の実施例では、非金属充填材料は、導電性ポリシリコンである。前述のように、ポリシリコンは、通常、シリコン基板と同等の熱的および機械的特性を有する。従って、電気回路配置は、通常の既知の半導体製造プロセスにより、前表面の上部に形成され、シリコン基板に導入されたポリシリコンを有する基板について、特別な特性を考慮する必要はない。
本発明のさらなる実施例では、低抵抗材料は、金属材料である。好ましい金属は、例えば、銅、タングステン、アルミニウム等である。
本発明のさらなる実施例では、低抵抗材料で第1の溝を充填するステップの前に、さらに、当該方法は、第1の溝の少なくとも一つの内壁に、絶縁コーティングを設置するステップを有する。このステップは、第1の溝から非金属充填材料を除去するステップの後に、実施されることが好ましい。絶縁コーティングは、例えば、SiO2のような酸化層の不動態化層である。
本発明のさらなる実施例では、当該方法は、さらに、第2の溝から、少なくとも部分的に、非金属充填材料を除去するステップと、第2の溝に充填材料を充填するステップとを有する。また、これらのステップは、充填材料が、集積回路配置、および特にCMOS回路の形成処理プロセスと互換性のない材料である場合、集積回路配置の形成後に実施される。
非金属充填材料を除去するステップは、通常、特定のマスクを用いたエッチング処理プロセスにより実施される。
本発明のさらなる実施例では、充填材料は、電気絶縁材料である。これは、第2の溝が第1の溝を取り囲んでいる場合に有意である。これにより、第1および第2の接続部が提供される半導体基板に、改良された機械的安定性が付与される。また、これにより、導電性の第1の接続部と、第2の溝を取り囲む半導体材料との間に、さらに改良された電気絶縁性が得られる。
本発明のさらなる実施例では、第2の溝が充填材料で充填される前に、当該方法は、さらに、第2の溝の少なくとも一つの内壁に、絶縁コーティングを提供するステップを有する。これは、第2の接続部と半導体基板の間に、容易かつ効果的に絶縁が形成される点で有意である。絶縁コーティングは、例えば、酸化層の不動態化層であっても良い。
本発明のさらなる実施例では、第1の溝への非金属充填材料の充填ステップ後であって、第1の溝から、少なくとも部分的に、非金属充填材料を除去するステップの前に、さらに、当該方法は、半導体基板の少なくとも前表面を研磨するステップを有する。
この場合、改質半導体基板の外寸法は、開始半導体基板の外寸法に正確に対応する。
研磨するステップは、ウェハ全体に実施されても良く、これにより、中間非金属充填材料で充填された複数の接続部が、同時に平坦化されることに留意する必要がある。これは、各個々の担体の製造コストが大きく抑制される点で有意である。ウェハは、その後の処理で、複数の半導体回路担体に単数化されるためである。
研磨操作により、第1の溝の充填後と、第1の溝を空にする前において、半導体基板は、より確実に、元の半導体基板と比べて同等の形状および同等の外寸法を有するようになる。非金属充填材料の機械的特性に応じて、改質半導体基板は、元の半導体基板と同様の方法で処理される。従って、通常の既知の半導体技術を用いて、電子回路を前表面に構築することができる。
本発明のさらなる実施例では、さらに、当該方法は、半導体基板の後表面において、第1の接続部に電気的接触を提供するステップを有する。そのような電気的接触は、半導体基板の後表面に形成された、はんだ球によって形成されることが好ましい。はんだ球を形成する操作は、バンピング（bumping）処理と呼ばれる。
本発明のさらなる実施例では、さらに、当該方法は、複数の第1の接続部と、複数の第2の接続部とを形成するステップを有し、各接続部は、半導体基板の前表面と後表面との間に延在する。第1の接続部は、導電性接続部であり、第2の接続部は、電気絶縁接続部であり、各第1の接続部は、対応する第2の接続部に取り囲まれることが好ましい。これは、前述の方法が、ウェハ全体に適用できる点で有意であり、ウェハの単一片の上に、複数の導電性相互接続部が形成され、これらの相互接続部は、相互に電気的に絶縁される。全ての相互接続部の共同形成後に、ウェハは、単一化され、複数の個々の半導体担体構造が製作される。従って、担体構造を製造する処理プロセスの効率が改善され、結果的に、各半導体担体構造を製造する実際のコストは、有意に抑制される。
本発明のさらなる実施例では、さらに、当該方法は、前表面に複数の光学素子を形成するステップを有し、光学素子は、2次元配列内に配置され、各光学素子は、少なくとも、導電性の第1の接続部の一つと電気的に結合される。
これは、極めて効率的に、2次元センサおよび2次元ディスプレイを製造することができる点で有意である。光学素子として、基板の同じ側に配置された導体経路により光学素子が接続された、既知の光学配列と比べると、利用可能な前表面の全領域に関して、光学的非活性領域の部分は、有意に抑制される。これにより、極めて効率的な光学センサ配列、および光学ディスプレイの製造が可能となる。
本発明のさらなる実施例では、光学素子は、光学的発信素子または光学的検出器素子である。特に、光学的素子は、電磁放射線に対して感度を有するCMOS検出器素子である。この場合、電気放射線は、例えば、X線、UV線、可視光線、または赤外線であっても良い。X線検出の場合、X線を直接、またはシンチレーション媒体を用いた間接変換により、検出することができる。
本発明の実施例は、異なるに主題ついて示されていることに留意する必要がある。特に、いくつかの実施例は、機器タイプのクレームに関して示されており、他の実施例は、方法タイプのクレームについて示されている。しかしながら、当業者には、特段の記載がなくても、前述のおよび以下の記載を収集することができ、一つの主題に属する特徴のあらゆる組み合わせに加えて、異なる主題に関する特徴同士の組み合わせ、特に、機器タイプのクレームと方法タイプのクレームの特徴の組み合わせは、本願の記載内とみなされる。
本発明の前述の態様およびさらなる態様は、以降に示す実施例の一例であることは明らかであり、実施例の一例を参照して説明される。以下、実施例の一例を参照して、本発明をより詳しく説明するが、これは、本発明を限定するものではない。
図の描写は、概略的なものである。異なる図面において、同様のまたは同じ素子には、同じ参照符号、あるいは第1桁のみが対応する参照符号とは異なる参照符号が付されていることに留意する必要がある。
図1には、シリコンで構成された、未処理CMOSウェハ100の3つの異なる斜視図を示す。ウェハ100は、前表面101と、後表面102とを有する。ウェハ100は、本発明の実施例による半導体担体構造の基本材料である。ウェハ100は、概して、ウェハ100の前表面101上に、同時に複数の電子回路配置が形成されるように処理される。
通常の場合、ウェハ100は、約600μｍから675μｍの厚さを有する。これにより、複数の処理ステップ間における、ウェハ100の取扱いが容易となり、機械的な損傷が生じるリスクが抑制される。ウェハ100は、通常、直径が6インチ（150mm）、8インチ（200mm）、または12インチ（300mm）である。
図2には、前表面201を有する半導体基板100の斜視断面図を示す。前表面201内には、第1の溝210と、第2の溝215とが提供される。2つの溝210および215は、環状である。また、2つの溝210および215は、相互に対して同心円状に配置される。
2つの溝210および215は、約280μmの深さを有する。溝210および215は、いわゆるボッシュ（Bosch）処理によりエッチングされることが好ましい。ボッシュ処理では、第1のエッチング処理と第2の不動態化処理とを含む処理手順が、繰り返し実施される。
エッチング処理は、いわゆる深反応性イオンエッチング処理であり、この場合、シリコンの研削に、反応性イオンが使用される。通常、不動態化処理は、酸化処理を有する。溝210および215は、半導体基板200の機械的安定性に大きな影響を及ぼすため、深さは、半導体基板200の全ての処理ステップにおいて、機械的安定性の要求が満たされるように選定される。
前述のボッシュ処理では、極めて高アスペクト比の溝が形成され得ることを指摘しておく必要がある。本願において、アスペクト比は、溝210および215の深さと溝210および215の幅の、それぞれの比である。当然のことながら、異なる深さの値とすることも可能である。
図3には、前表面301を有する半導体構造300の斜視断面図を示す。前表面301内には、第1の溝310および第2の溝315が提供される。2つの溝310および315は、環状形状を有する。また、2つの溝310および315は、相互に対して同心円状に配置される。
前表面301内には、さらに、第1の溝310aの第1変形と、第2の溝315aの第1変形とが示されている。溝310aおよび315aは、いずれも矩形状である。溝315aは、内蔵構造であり、溝310aを完全に取り囲んでいる。
また、前表面301内には、第1の溝310bの第2の変形と、第2の溝315bの第2変形とが提供される。溝301bおよび315bは、いずれも楕円形である。第2の溝315bは、内蔵構造であり、第1の溝310bを完全に取り囲んでいる。
この時点では、溝は、異なる形状で形成されても良いことが強調される。例えば、第2の溝により取り囲まれる第1の溝は、内蔵構造であっても良い。特に、第1の溝は、単一の非貫通ビア、または溝として形成され、これは、丸い螺旋構造もしくは角張った螺旋構造を有しても良い。いずれの場合も、第1の溝が内蔵構造であることは、必ずしも重要ではない。第1の溝は、任意形状の開口構造を示しても良い。
図4には、図3に示した半導体基板300を示すが、図4では、これは、参照符号400で示されている。図4から溝が充填されていることがわかる。
第1の溝410、410aおよび410b（図示されていない）、ならびに第2の溝415、415aおよび415b（図示されていない）は、導電性材料で充填され、この材料は、基板400に使用されているシリコン材料と同様の電気的および機械的特性を有する。導電性材料は、ポリシリコンであることが好ましく、これは、導電性を高めるため、適切にドープされる。
第1の溝410、410aと周囲の半導体材料との間の絶縁性を改善するため、第1の溝410、410aの側面壁には、絶縁コーティングが設置される。第2の溝415、415aの側壁壁も同様である。いずれの場合も、絶縁コーティングは、いかなる不動態化層または酸化層であっても良い。
充填処理の後、半導体基板400の前表面401は、研磨され、前表面401は、平坦で均一な表面を呈するようになる。その結果、充填溝の上側は、もはや視認することはできなくなる。
図4に示す半導体基板400は、既知のCMOS処理プロセスにより、上部にCMOS回路配置が形成される基板を示している。当然のことながら、ウェハ基板400の研磨された前表面401には、他の種類の回路配置を形成しても良い。
図5には、半導体基板500の後表面502と側表面の斜視断面図を示す。図4に示した半導体基板400と比べると、第1の変化Aおよび第2の変化Bが実施されている。
第1の変化A：前表面に、CMOS層520が提供される。この層は、概略的に示されている。CMOS層は、完全CMOS半導体組立体520を有し、これは、複数の半導体部材（図示されていない）で構築される。
第2の変化B：半導体基板500は、後表面から薄膜化され、充填溝510および515の後側端部前方が、露出化または開口化される。これは、溝がそれぞれ、隙間510および515に変換されたことを意味する。
薄膜化処理は、例えば化学機械式研磨法によって、または湿式化学エッチング法によって、実施されても良い。薄膜化処理の最後に、半導体基板500の最終厚さは、例えば、280μｍになる。
半導体基板500の薄膜化処理が完遂した後、2つの別の処理ステップが実施され、これは、図面には明確には示すことができない。第1の処理プロセスでは、エッチング処理プロセスにより、ポリシリコンが除去される。この場合、適当なマスクが使用され、全ての隙間において、ポリシリコンが除去され、全ての選定隙間においてのみ、ポリシリコンが除去されても良い。
本願に示した実施例では、マスクは、溝510のみから、ポリシリコンが除去されるように構成される。
ポリシリコンを除去するステップの後、開口された隙間510に、低抵抗材料が充填される。開口された隙間510には、導電性接着剤または金属材料が充填されても良い。金属材料としては、例えば焼成または焼結された金属粉末、銅、タングステンが使用される。
ポリシリコンを除去するステップ、および開口された隙間に金属材料を充填するステップは、半導体基板500の後表面502から実施されることが好ましい。これは、CMOS層520が金属材料と接触することが容易に抑制される点で有意である。
図6には、半導体基板600の斜視断面図を示す。この半導体基板には、前表面にCMOS層620が提供され、後表面にはんだ球645が提供されている。示された組立体は、電子チップの部分を示しており、この電子チップは、複数のはんだ球645を有する。そのようなチップは、ボールグリッド配列（BGA）と呼ばれる。
半導体基板600内には、第1の隙間610が提供され、この隙間は、低比抵抗を有する金属材料で充填される。さらに、半導体基板600内には、第2の隙間615が提供され、この隙間は、ポリシリコンで充填される。2つの隙間610および615は、環状形態を有し、相互に対して同心円状に配置される。
チップを保護するため、半導体基板600の後表面上には、不動態化層が提供される。
はんだ球645と低抵抗相互接続部610の間に信頼性のある接触を提供するため、低抵抗相互接続部610とはんだ球645の間には、第1の接触素子640と、第2の接触素子642とが提供される。第1の接触素子640は、AlSiTiで構成されても良い。第2の接触素子642は、NiAuで構成されても良い。
貫通ウェハ相互接続部（TWI）の構成に応じて、特に、溝または隙間の構成に応じて、TWIの容量、絶縁性および抵抗に関して、電気的仕様を最適化することが可能である。半導体担体基板の最終特性を予測する際に、特性を計算し、シミュレーションすることができる。この場合、アナログまたはデジタル信号の最適化処理が行われても良い。また、絶縁特性が調整され、リーク電流が回避される。はんだ球の最適な配置を得るため、二重接触部を形成して、電流負荷を増大するため、および／または冗長信号による構成を選択するため、ウェハの後表面処理（背面処理）を用いた、信号の再選択に関するいくつかの選択肢がある。
全体として、エッチング処理、充填処理、CMOS処理、薄膜化処理、置換処理、別の低抵抗充填材料による充填材料の置換処理、およびバンピング処理を有するTWI処理を、完全なウェハに実施した場合、個々のチップのコストは、個々のチップに相互接続部を提供する処理に比べて、より抑制される。記載の方法は、完成処理がCMOS製作互換性があって、標準的な機器のみが必要となる点で有意である。
基板または他の材料上のチップの配置は、BGA設置処理と同様である。チップの最終厚さは、TWI処理プロセスの最後に選定される。これにより、機械的特性についての大きな自由度が得られ、これにより、前述の半導体基板のいくつかの用途に利点が得られる。
「有する」という用語は、他の素子またはステップを排斥するものではなく、「一つの」という用語は、複数のものを排斥するものではないことに留意する必要がある。また、異なる実施例に関して記載された素子は、組み合わされても良い。また、請求項内の参照符号は、請求項の範囲を限定するものではないことに留意する必要がある。
前述の本発明の実施例を要約する：
半導体基板600上に形成された電子チップの、低抵抗貫通ウェハ相互接続部（TWI）について示した。TWIは、基板600の前表面と後表面の間に延在する、第1の接続部610を有する。第1の接続部610は、貫通孔を有し、この貫通孔には、ポリシリコンよりも低い比抵抗を有する低抵抗材料が充填される。TWIは、さらに、第2の相互接続部615を有し、この接続部は、前表面と後表面の間に延在する。第2の接続部615は、半導体基板600の少なくとも一部により、第1の導電部610から空間的に分離される。前表面には、集積回路配置620が提供され、第1の接続部610は、集積回路配置620には進入せずに、該集積回路配置620の少なくとも一つのノードに電気的に結合される。TWIを処理する間、非金属材料、例えばポリシリコンにより、貫通孔が充填される。前表面の上部に集積部材620が形成された後、基板600は、薄膜化され、非金属材料は、特に金属材料である、低抵抗材料と置換される。
未処理のシリコンウェハ基板を3つの異なる方向から示した図である。 相互に同心円状に配置された2つの環状溝が提供された、半導体基板の斜視断面図である。 3種類の異なる組の溝が提供された、半導体基板の斜視断面図である。 図3に示した半導体基板であって、溝がポリシリコンで充填された状態を示す図である。 2つの充填環状隙間と、完全に形成されたCMOS回路配置を有するCMOS層とが提供された、半導体基板の底部および側表面の斜視断面図である。 前表面にCMOS層が提供され、後表面にはんだ球が提供された、半導体基板の斜視断面図である。
符号の説明
100 未処理CMOSウェハ（シリコン）、101 前表面、102 後表面、200 半導体基板、201 前表面、210 第1の溝、215 第2の溝、300 半導体基板、301 前表面、310 第1の溝、315 第2の溝、310a 第1の溝（第1変形）、315a 第2の溝（第1変形）、310b 第1の溝（第2変形）、315b 第2の溝（第2変形）、400 半導体基板、401 前表面（研磨）、410 第1の溝（ポリシリコン充填）、415 第2の溝（ポリシリコン充填）、410a 第1の溝（ポリシリコン充填）、415a 第2の溝（ポリシリコン充填）、500 半導体基板、502 後表面、510 第1の溝／隙間（金属材料充填）、515 第2の溝／隙間（ポリシリコン充填）、520 CMOS層／CMOS半導体組立体、600 半導体基板、610第1の隙間（金属材料充填）、615第2の隙間（金ポリシリコン充填）、620 CMOS層／CMOS半導体組立体、630 不動態化層、640 第1の接触素子／AlSiTi、642 第2の接触素子／NiAu、645 はんだ球。

Claims (25)

  1. 半導体担体構造であって、
    前表面および反対の後表面を有し、前記前表面上に集積回路配置が配置される半導体基板と、
    前記前表面と前記後表面の間に延在する第1の接続部であって、
    ポリシリコンよりも小さな比抵抗を有する低抵抗材料で充填された貫通孔を有し、
    前記半導体基板の一部を取り囲み、前記集積回路配置に進入することなく、前記集積回路配置の少なくとも一つのノードに電気的に結合された、第1の接続部と、
    前記前表面と前記後表面の間に延在する第2の接続部と、
    を有し、
    前記第1の接続部および前記第2の接続部は、前記半導体基板の少なくとも一部によって、相互に空間的に分離され、
    前記第2の接続部は、ドープされたポリシリコンで充填された貫通孔を有し、前記第1の接続部を取り囲む内蔵型構造であり、
    当該半導体担体構造は、
    前記後表面のはんだ球と、
    前記第1の接続部と前記はんだ球の間に設けられた第1および第2の接触素子であって、前記第1の接触素子は、AlSiTiを含み、前記第1の接続部側に配置され、前記第2の接触素子は、NiAuを含み、前記はんだ球側に配置された第1および第2の接触素子と、
    を有することを特徴とする半導体担体構造。
  2. 前記低抵抗材料は、金属材料であることを特徴とする請求項1に記載の半導体担体構造。
  3. 前記貫通孔に充填された前記低抵抗材料は、前段階の非金属充填材料の置換により得られることを特徴とする請求項1に記載の半導体担体構造。
  4. 前記前段階の非金属充填材料は、ポリシリコンであることを特徴とする請求項3に記載の半導体担体構造。
  5. 前記第1の接続部は、第1の隙間の形状を呈することを特徴とする請求項1に記載の半導体担体構造。
  6. 前記第1の隙間は、所定の壁厚を有する、第1の円筒状リングの形状を呈することを特徴とする請求項5に記載の半導体担体構造。
  7. 前記第2の接続部は、第2の隙間の形状を呈することを特徴とする請求項1に記載の半導体担体構造。
  8. 前記第2の隙間は、所定の壁厚を有する、第2の円筒状リング形状を呈することを特徴とする請求項7に記載の半導体担体構造。
  9. 前記第1の接続部の側面壁、および／または前記第2の接続部の側面壁は、絶縁コーティングを有することを特徴とする請求項1に記載の半導体担体構造。
  10. 前記前表面と前記集積回路配置の間には、絶縁層が形成され、該絶縁層には、前記第1の接続部が貫通していることを特徴とする請求項1に記載の半導体担体構造。
  11. さらに、
    前記前表面と前記後表面の間に延在する別の第1の接続部であって、別の貫通孔を有する別の第1の接続部と、
    前記前表面と前記後表面の間に延在する別の第2の接続部と、
    を有し、
    前記別の第1の接続部および前記別の第2の接続部は、前記半導体基板の少なくとも一部により、相互に空間的に分離されており、
    前記別の第1の接続部は、前記集積回路配置に進入せずに、前記集積回路配置の少なくとも一つのノードと電気的に結合されることを特徴とする請求項1に記載の半導体担体構造。
  12. 前記別の貫通孔には、非金属導電材料が充填されることを特徴とする請求項11に記載の半導体担体構造。
  13. 電磁放射線を検出する検出器配置であって、
    請求項1乃至12のいずれか一つに記載の、少なくとも一つの半導体担体構造を有する検出器配置。
  14. 半導体基板の前表面と後表面の間に延在する第1の接続部および第2の接続部を有する、半導体担体構造を製作する方法であって、
    前記半導体基板に、前記前表面から、第1の溝および第2の溝の形成を開始するステップであって、
    各溝は、所定の最小深さを有し、
    両溝は、前記半導体基板の少なくとも一部により、相互に空間的に分離される、ステップと、
    次の、前記第1の溝および前記第2の溝に、非金属充填材料を充填し、前記前表面に集積回路配置を形成するステップと、
    次の、前記半導体基板を、前記後表面から薄膜化するステップであって、
    前記充填された溝の後側端部前方が露出され、
    前記第1の溝は、前記第1の接続部を表し、前記第2の溝は、前記第2の接続部を表すステップと、
    次の、前記第1の溝内の前記非金属充填材料の少なくとも一部を除去するステップと、
    次の、前記第1の溝に、ポリシリコンよりも小さな比抵抗を有する低抵抗材料を充填するステップであって、
    前記第1の接続部は、前記集積回路配置に進入せずに、前記集積回路配置の少なくとも一つのノードに、電気的に結合されるステップと、
    を有する方法。
  15. 前記非金属充填材料は、導電性ポリシリコンであることを特徴とする請求項14に記載の方法。
  16. 前記低抵抗材料は、金属材料であることを特徴とする請求項14に記載の方法。
  17. 当該方法は、さらに、前記第1の溝に前記低抵抗材料を充填するステップの前に、
    前記第1の溝の少なくとも一つの内壁に、絶縁コーティングを提供することを特徴とする請求項14に記載の方法。
  18. さらに、
    前記第2の溝から、前記非金属充填材料の少なくとも一部を除去するステップと、
    前記第2の溝に充填材料を充填するステップと、
    を有することを特徴とする請求項14に記載の方法。
  19. 前記充填材料は、電気絶縁材料であることを特徴とする請求項18に記載の方法。
  20. 当該方法は、さらに、前記第2の溝に前記充填材料を充填するステップの前に、
    前記第2の溝の少なくとも一つの内壁に、絶縁コーティングを提供するステップを有することを特徴とする請求項18に記載の方法。
  21. 当該方法は、さらに、前記第1の溝に前記非金属充填材料を充填するステップの後であって、前記前表面に前記集積回路配置を形成するステップの前に、
    少なくとも前記半導体基板の前記前表面を研磨するステップを有することを特徴とする請求項14に記載の方法。
  22. さらに、
    前記半導体基板の前記後表面において、前記第1の接続部に、電気接触部を提供するステップを有することを特徴とする請求項14に記載の方法。
  23. さらに、
    複数の第1の接続部および複数の第2の接続部を形成するステップであって、各々は、前記半導体基板の前記前表面と前記後表面の間に延在するステップを有することを特徴とする請求項14に記載の方法。
  24. さらに、
    前記前表面に、2次元配列で配置された複数の光学素子を形成するステップであって、各光学素子は、少なくとも一つの第1の接続部と電気的に接続されるステップを有することを特徴とする請求項23に記載の方法。
  25. 前記光学素子は、光学発信素子または光学検出器素子であることを特徴とする請求項24に記載の方法。
JP2009502271A 2006-03-27 2007-03-16 半導体担体用の低抵抗貫通基板相互接続 Active JP5431918B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP06111756 2006-03-27
EP06111756.0 2006-03-27
PCT/IB2007/050914 WO2007110799A2 (en) 2006-03-27 2007-03-16 Low ohmic through substrate interconnection for semiconductor carriers

Publications (2)

Publication Number Publication Date
JP2009531849A JP2009531849A (ja) 2009-09-03
JP5431918B2 true JP5431918B2 (ja) 2014-03-05

Family

ID=38267584

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009502271A Active JP5431918B2 (ja) 2006-03-27 2007-03-16 半導体担体用の低抵抗貫通基板相互接続

Country Status (6)

Country Link
US (1) US8633572B2 (ja)
EP (1) EP2002477B1 (ja)
JP (1) JP5431918B2 (ja)
CN (1) CN101410972B (ja)
AT (1) ATE538496T1 (ja)
WO (1) WO2007110799A2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8729713B2 (en) 2008-12-23 2014-05-20 Silex Microsystems Ab Via structure and method thereof
SE533992C2 (sv) 2008-12-23 2011-03-22 Silex Microsystems Ab Elektrisk anslutning i en struktur med isolerande och ledande lager
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
JP5330115B2 (ja) * 2009-06-17 2013-10-30 浜松ホトニクス株式会社 積層配線基板
US8487425B2 (en) 2011-06-23 2013-07-16 International Business Machines Corporation Optimized annular copper TSV
EP2597677B1 (en) 2011-11-23 2014-08-06 ams AG Semiconductor device with through-substrate via covered by a solder ball and related method of production
US9496337B2 (en) * 2013-12-19 2016-11-15 Infineon Technologies Austria Ag Method for producing a semiconductor device having a beveled edge termination
US9526468B2 (en) 2014-09-09 2016-12-27 General Electric Company Multiple frame acquisition for exposure control in X-ray medical imagers

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3962052A (en) 1975-04-14 1976-06-08 International Business Machines Corporation Process for forming apertures in silicon bodies
JPH0821675B2 (ja) 1987-11-13 1996-03-04 日産自動車株式会社 半導体装置
JPH047845A (ja) * 1990-04-25 1992-01-13 Mitsubishi Electric Corp 半導体装置の製造方法
CN1187800C (zh) * 1997-04-03 2005-02-02 株式会社山武 电路板以及检测器及其制造方法
JP3184493B2 (ja) 1997-10-01 2001-07-09 松下電子工業株式会社 電子装置の製造方法
US7786562B2 (en) * 1997-11-11 2010-08-31 Volkan Ozguz Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
FR2797140B1 (fr) 1999-07-30 2001-11-02 Thomson Csf Sextant Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
US6649993B2 (en) * 2001-03-16 2003-11-18 Agilent Technologies, Inc. Simplified upper electrode contact structure for PIN diode active pixel sensor
JP2002289623A (ja) 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP3941416B2 (ja) 2001-04-26 2007-07-04 ソニー株式会社 高周波モジュール装置及びその製造方法
US6787916B2 (en) * 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6750516B2 (en) * 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
GB2392307B8 (en) * 2002-07-26 2006-09-20 Detection Technology Oy Semiconductor structure for imaging detectors
SE526366C3 (sv) * 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
EP1465246B1 (en) 2003-04-03 2013-12-18 Imec Method for producing electrical through hole interconnects
US6897125B2 (en) * 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP2005353997A (ja) 2004-06-14 2005-12-22 Ricoh Co Ltd 半導体装置及びその製造方法
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US7396732B2 (en) * 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US8154131B2 (en) * 2005-06-14 2012-04-10 Cufer Asset Ltd. L.L.C. Profiled contact
CN100559574C (zh) * 2005-08-26 2009-11-11 皇家飞利浦电子股份有限公司 电屏蔽穿通晶片互连和其制造方法及检测元件和检测设备
US7488680B2 (en) * 2005-08-30 2009-02-10 International Business Machines Corporation Conductive through via process for electronic device carriers
US7633167B2 (en) * 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
WO2007110799A2 (en) 2007-10-04
US8633572B2 (en) 2014-01-21
WO2007110799A3 (en) 2007-12-13
ATE538496T1 (de) 2012-01-15
EP2002477A2 (en) 2008-12-17
CN101410972B (zh) 2010-09-08
US20090079021A1 (en) 2009-03-26
EP2002477B1 (en) 2011-12-21
JP2009531849A (ja) 2009-09-03
CN101410972A (zh) 2009-04-15

Similar Documents

Publication Publication Date Title
JP5431918B2 (ja) 半導体担体用の低抵抗貫通基板相互接続
TW495958B (en) Semiconductor device and method for fabricating the device
JP5972537B2 (ja) 半導体装置及びその製造方法
US8729711B2 (en) Semiconductor device
US8110900B2 (en) Manufacturing process of semiconductor device and semiconductor device
US6593644B2 (en) System of a package fabricated on a semiconductor or dielectric wafer with wiring on one face, vias extending through the wafer, and external connections on the opposing face
US8125058B2 (en) Faraday cage for circuitry using substrates
TWI525776B (zh) 最佳化之環型銅直通基板穿孔
JP5329733B2 (ja) 基板の２つの面間の電気的接続および製造工程
US9559135B2 (en) Conduction layer for stacked CIS charging prevention
US11563048B2 (en) Semiconductor device and method of manufacturing the same
WO2018146965A1 (ja) 半導体装置、および半導体装置の製造方法
JP2016035948A (ja) 半導体装置およびその製造方法
JP5330115B2 (ja) 積層配線基板
JP2009505382A (ja) 半導体基板及びその製造方法
CN110301044B (zh) 半导体器件
US8557677B2 (en) Stack-type semiconductor device and method for manufacturing the same
JP2011061132A (ja) インターポーザ
CN112470269B (zh) 带有贯穿衬底通孔的半导体器件
CN107452701A (zh) 用于改进接合的接合焊盘结构
US20120220101A1 (en) Internal conductive layer
JP6519785B2 (ja) 貫通電極及びその製造方法、並びに半導体装置及びその製造方法
KR102135982B1 (ko) 고체 촬상 장치의 제조 방법 및 고체 촬상 장치
KR20150032658A (ko) 고체 촬상 장치의 제조 방법 및 고체 촬상 장치
CN114999941A (zh) 硅通孔的测试结构及测试方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130321

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131205

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5431918

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250