JPH0594993A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH0594993A JPH0594993A JP3255185A JP25518591A JPH0594993A JP H0594993 A JPH0594993 A JP H0594993A JP 3255185 A JP3255185 A JP 3255185A JP 25518591 A JP25518591 A JP 25518591A JP H0594993 A JPH0594993 A JP H0594993A
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- JP
- Japan
- Prior art keywords
- substrate
- hole
- resistor
- conductor
- wiring
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
Abstract
(57)【要約】
【目的】 チップ面積の縮小を図った半導体素子を得
る。 【構成】 終端回路８をＧａＡｓ基板１のバイアホール
内に形成し、基板１表面から抵抗体形成用のスペースを
不要とすることによって、バイアホールの有効利用を図
るとともに、チップの小型化を実現したことを特徴とし
ている。
る。 【構成】 終端回路８をＧａＡｓ基板１のバイアホール
内に形成し、基板１表面から抵抗体形成用のスペースを
不要とすることによって、バイアホールの有効利用を図
るとともに、チップの小型化を実現したことを特徴とし
ている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子に係り、特
にモノリシックマイクロ波集積回路（ＭＭＩＣ）の終端
回路に関するものである。
にモノリシックマイクロ波集積回路（ＭＭＩＣ）の終端
回路に関するものである。
【０００２】
【従来の技術】従来のこの種の終端回路の構成図を図６
および図７に示す。図６は断面図、図７は平面図であ
る。これらの図において、１はＧａＡｓ基板（以下、単
に基板という）、２はマイクロストリップ線路等の金属
材料からなる配線、３は抵抗体（抵抗体には注入抵抗，
抵抗金属等を用いる方法があるが、この図では注入抵抗
を用いた場合を示している。）、４は前記配線２と抵抗
体３のコンタクト部、５はバイアホール、６はバイアホ
ールメッキ、７は接地電極である。
および図７に示す。図６は断面図、図７は平面図であ
る。これらの図において、１はＧａＡｓ基板（以下、単
に基板という）、２はマイクロストリップ線路等の金属
材料からなる配線、３は抵抗体（抵抗体には注入抵抗，
抵抗金属等を用いる方法があるが、この図では注入抵抗
を用いた場合を示している。）、４は前記配線２と抵抗
体３のコンタクト部、５はバイアホール、６はバイアホ
ールメッキ、７は接地電極である。
【０００３】上記のように、終端回路は基板１の表面上
に抵抗体３を形成し、バイアホール５を介して裏面の接
地電極７に接続されている。
に抵抗体３を形成し、バイアホール５を介して裏面の接
地電極７に接続されている。
【０００４】
【発明が解決しようとする課題】従来の終端回路は、上
記のように基板１の表面上に抵抗体３を形成し、バイア
ホール５により接地電極７に接続していたため、基板１
の表面上に抵抗体３を形成するスペースが必要であっ
た。また、バイアホール５は基板１の表面と接地電極７
とを接続するスルーホール５としての機能しか有してい
なかった。
記のように基板１の表面上に抵抗体３を形成し、バイア
ホール５により接地電極７に接続していたため、基板１
の表面上に抵抗体３を形成するスペースが必要であっ
た。また、バイアホール５は基板１の表面と接地電極７
とを接続するスルーホール５としての機能しか有してい
なかった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、基板表面上から抵抗体形成用の
スペースをなくし、かつバイアホールの有効利用を図っ
た半導体素子を得ることを目的とする。
ためになされたもので、基板表面上から抵抗体形成用の
スペースをなくし、かつバイアホールの有効利用を図っ
た半導体素子を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体素子
は、バイアホール内に終端回路を埋め込むことにより、
バイアホール自身を終端回路としたものである。
は、バイアホール内に終端回路を埋め込むことにより、
バイアホール自身を終端回路としたものである。
【０００７】
【作用】本発明においては、バイアホール自身が終端回
路としての機能をもつため、基板表面上から抵抗体形成
用のスペースが不必要となるので、チップの小形化が可
能となる。
路としての機能をもつため、基板表面上から抵抗体形成
用のスペースが不必要となるので、チップの小形化が可
能となる。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例を示す断面図である。図１
において、１はＧａＡｓ基板、２はマイクロストリップ
線路等の配線、７は接地電極、８は同軸構造型の終端回
路である。そして、終端回路８は、外部導体９，絶縁体
（ＳｉＯ2 ）１０，中心導体（抵抗金属で形成）１１に
よって構成されている。１２は前記配線２と中心導体１
１を接続しているエアーブリッジである。
る。図１は本発明の一実施例を示す断面図である。図１
において、１はＧａＡｓ基板、２はマイクロストリップ
線路等の配線、７は接地電極、８は同軸構造型の終端回
路である。そして、終端回路８は、外部導体９，絶縁体
（ＳｉＯ2 ）１０，中心導体（抵抗金属で形成）１１に
よって構成されている。１２は前記配線２と中心導体１
１を接続しているエアーブリッジである。
【０００９】図２（ａ）〜（ｄ），図３（ａ）〜（ｃ）
は、図１に示す本発明を実現するための製造工程の概略
を示したものである。以下、各工程を説明する。まず、
従来のドライバイアホールプロセスを用いて基板１をエ
ッチングし、穴１３を形成する（図２（ａ））。次に、
穴１３にメッキを行い外部導体９を形成する（図２
（ｂ））。次に、メッキを行った穴１３をＳｉＯ2 １０
で埋め込む（図２（ｃ））。次に、ＳｉＯ2 １０をＲＩ
Ｅを用いてドライエッチングを行い、穴１４を形成する
（図２（ｄ）。次に、穴１４を抵抗体（ＷＳｉ等）で埋
め込み中心導体１１を形成する（図３（ａ））。次に、
エアブリッジ１２を形成し、基板１表面の配線２と中心
導体１１とを接続する（図３（ｂ））。最後に、裏面研
磨を行った後、裏面メッキを行い外部導体９および中心
導体１１を接地電極７に接続する（図３（ｃ））。
は、図１に示す本発明を実現するための製造工程の概略
を示したものである。以下、各工程を説明する。まず、
従来のドライバイアホールプロセスを用いて基板１をエ
ッチングし、穴１３を形成する（図２（ａ））。次に、
穴１３にメッキを行い外部導体９を形成する（図２
（ｂ））。次に、メッキを行った穴１３をＳｉＯ2 １０
で埋め込む（図２（ｃ））。次に、ＳｉＯ2 １０をＲＩ
Ｅを用いてドライエッチングを行い、穴１４を形成する
（図２（ｄ）。次に、穴１４を抵抗体（ＷＳｉ等）で埋
め込み中心導体１１を形成する（図３（ａ））。次に、
エアブリッジ１２を形成し、基板１表面の配線２と中心
導体１１とを接続する（図３（ｂ））。最後に、裏面研
磨を行った後、裏面メッキを行い外部導体９および中心
導体１１を接地電極７に接続する（図３（ｃ））。
【００１０】以上のように、本発明においては、バイア
ホールの有効利用が図れ、かつ抵抗体形成用のスペース
が不必要となるので、チップの小型化が可能となる。
ホールの有効利用が図れ、かつ抵抗体形成用のスペース
が不必要となるので、チップの小型化が可能となる。
【００１１】図４は本発明の他の実施例を示す終端回路
の断面図である。この場合は終端回路を同軸構造とはせ
ず、中心導体（抵抗金属）１１をＧａＡｓ基板１内に埋
め込み、裏面の接地電極７に接続している。なお、１５
は前記配線２と中心導体１１とを接続する接続導体であ
る。
の断面図である。この場合は終端回路を同軸構造とはせ
ず、中心導体（抵抗金属）１１をＧａＡｓ基板１内に埋
め込み、裏面の接地電極７に接続している。なお、１５
は前記配線２と中心導体１１とを接続する接続導体であ
る。
【００１２】図５（ａ）〜（ｅ）は、図４に示す終端回
路の製造工程の概略を示す断面図である。まず、配線２
が形成された基板１（図５（ａ））をエッチングし、穴
１３を形成する（図５（ｂ））。次に、穴１３内に抵抗
体（ＷＳｉ等）を埋め込み、中心導体（抵抗金属）１１
を形成する（図５（ｃ））。次に、配線２と中心導体１
１とを接続導体１５で接続する（図５（ｄ））。最後
に、基板１の裏面研磨を行った後、裏面メッキを行い、
中心導体１１を接地電極７に接続する（図５（ｅ））。
路の製造工程の概略を示す断面図である。まず、配線２
が形成された基板１（図５（ａ））をエッチングし、穴
１３を形成する（図５（ｂ））。次に、穴１３内に抵抗
体（ＷＳｉ等）を埋め込み、中心導体（抵抗金属）１１
を形成する（図５（ｃ））。次に、配線２と中心導体１
１とを接続導体１５で接続する（図５（ｄ））。最後
に、基板１の裏面研磨を行った後、裏面メッキを行い、
中心導体１１を接地電極７に接続する（図５（ｅ））。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
終端回路を基板内に埋め込みによって形成するので、バ
イアホールの有効利用が図れ、基板表面上から抵抗体形
成用のスペースが省略できるので、チップの小型化が可
能となる。
終端回路を基板内に埋め込みによって形成するので、バ
イアホールの有効利用が図れ、基板表面上から抵抗体形
成用のスペースが省略できるので、チップの小型化が可
能となる。
【図１】本発明の一実施例を示す断面図である。
【図２】本発明の製造工程を示すフロー図である。
【図３】図２に引き続く製造工程を示すフロー図であ
る。
る。
【図４】本発明の他の実施例を示す断面図である。
【図５】本発明の他の実施例の製造工程を示すフロー図
である。
である。
【図６】従来の終端回路を示す断面図である。
【図７】従来の終端回路を示す正面図である。
１ ＧａＡｓ基板 ２ 配線 ７ 接地電極 ８ 終端回路 ９ 外部導体 １０ 絶縁体（ＳｉＯ2 等） １１ 中心導体（抵抗金属） １２ エアブリッジ １３ ドライエッチング形成した穴 １４ ドライエッチング形成した穴 １５ 接続導体
Claims (1)
- 【請求項１】 基板の裏面に接地電極を有し、前記基板
の表面に配線を備えたモノリシックマイクロ波集積回路
において、前記基板にバイアホールを形成し、このバイ
アホール内に前記配線と接地電極間に接続した終端回路
を埋め込んだことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255185A JPH0594993A (ja) | 1991-10-02 | 1991-10-02 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255185A JPH0594993A (ja) | 1991-10-02 | 1991-10-02 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594993A true JPH0594993A (ja) | 1993-04-16 |
Family
ID=17275218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255185A Pending JPH0594993A (ja) | 1991-10-02 | 1991-10-02 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594993A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503809A (ja) * | 2005-06-14 | 2009-01-29 | キュービック・ウエハ・インコーポレーテッド | 背面対前面バイアプロセス |
| JP2009506528A (ja) * | 2005-08-26 | 2009-02-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電気的に遮蔽されたウェハ貫通インターコネクト |
| JP2014057065A (ja) * | 2012-09-12 | 2014-03-27 | Samsung Electronics Co Ltd | Ｔｓｖ構造を備える集積回路素子及びその製造方法 |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187966A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-10-02 JP JP3255185A patent/JPH0594993A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187966A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503809A (ja) * | 2005-06-14 | 2009-01-29 | キュービック・ウエハ・インコーポレーテッド | 背面対前面バイアプロセス |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9147635B2 (en) | 2005-06-14 | 2015-09-29 | Cufer Asset Ltd. L.L.C. | Contact-based encapsulation |
| US9754907B2 (en) | 2005-06-14 | 2017-09-05 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| US10340239B2 (en) | 2005-06-14 | 2019-07-02 | Cufer Asset Ltd. L.L.C | Tooling for coupling multiple electronic chips |
| JP2009506528A (ja) * | 2005-08-26 | 2009-02-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電気的に遮蔽されたウェハ貫通インターコネクト |
| JP2014057065A (ja) * | 2012-09-12 | 2014-03-27 | Samsung Electronics Co Ltd | Ｔｓｖ構造を備える集積回路素子及びその製造方法 |
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