JPH0321016A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0321016A JPH0321016A JP15646489A JP15646489A JPH0321016A JP H0321016 A JPH0321016 A JP H0321016A JP 15646489 A JP15646489 A JP 15646489A JP 15646489 A JP15646489 A JP 15646489A JP H0321016 A JPH0321016 A JP H0321016A
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- semiconductor substrate
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に係シ、特にコンタク
ト抵抗の小さいコンタクトホールを持つ半導体装置の製
造方法に関する。
ト抵抗の小さいコンタクトホールを持つ半導体装置の製
造方法に関する。
従来の技術
近年、半導体装置は１゛す１す高集積化、微細化される
ようになってきた。それに従いコンタクトホールも壕す
１す小さくなシっつある。
ようになってきた。それに従いコンタクトホールも壕す
１す小さくなシっつある。
２ ページ
従来の半導体装置の製造方法では半導体基板一主面上に
形成された絶縁膜に開孔を形成した後、導電性膜で被膜
することにより、半導体基板一生面と導電性膜を電気的
に接続していた。
形成された絶縁膜に開孔を形成した後、導電性膜で被膜
することにより、半導体基板一生面と導電性膜を電気的
に接続していた。
発明が解決しようとする課題
しかしながら、上記従来の製造方法では、半導体基板と
導電性膜との接触面積がコンタクトホール底部に限られ
るのでコンタクトホールが小さくなるにつれ、コンタク
ト抵抗が大きくなり、導電性膜の被着状態によってはい
ちじるしくコンタクト抵抗が増大することになる。本発
明は安定したコンタクト抵抗を持つ半導体装置の製造方
法を提供することを目的とする。
導電性膜との接触面積がコンタクトホール底部に限られ
るのでコンタクトホールが小さくなるにつれ、コンタク
ト抵抗が大きくなり、導電性膜の被着状態によってはい
ちじるしくコンタクト抵抗が増大することになる。本発
明は安定したコンタクト抵抗を持つ半導体装置の製造方
法を提供することを目的とする。
課題を解決するための手段
この目的を達戒するために本発明の半導体装置の製造方
法は、半導体基板一生面に形成された絶縁膜に開孔を形
戒した後、前記開孔内部に第一の導電性膜の側壁を形戒
する工程と、しかる後、第二の導電性膜で前記半導体基
板一主面を被膜する工程とを備えている。
法は、半導体基板一生面に形成された絶縁膜に開孔を形
戒した後、前記開孔内部に第一の導電性膜の側壁を形戒
する工程と、しかる後、第二の導電性膜で前記半導体基
板一主面を被膜する工程とを備えている。
３・＼一７
作用
コンタクトホール内に半導体基板と電気的に接続された
第一の導電性膜の側壁を形成することによ９、第二の導
電性膜との接触面積が大きくなり、安定したコンタクト
抵抗が得られる。
第一の導電性膜の側壁を形成することによ９、第二の導
電性膜との接触面積が大きくなり、安定したコンタクト
抵抗が得られる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例に訃ける半導体装置の製造方
法の主要な工程の断面図を示すものである。１ず、（ａ
）にち−いて、１は半導体基板、２は半導体基板１の一
上面上に形戊された絶縁膜、３は絶縁膜２の所定の場所
に形戒された開孔であり、開孔３が配線とのコンタクト
ホールとなる。（ｂ）にかいて、開孔３を含む絶縁膜２
０表面に第一の導電性膜４をＣＶＤ法等の技術を用いて
形戊する。
法の主要な工程の断面図を示すものである。１ず、（ａ
）にち−いて、１は半導体基板、２は半導体基板１の一
上面上に形戊された絶縁膜、３は絶縁膜２の所定の場所
に形戒された開孔であり、開孔３が配線とのコンタクト
ホールとなる。（ｂ）にかいて、開孔３を含む絶縁膜２
０表面に第一の導電性膜４をＣＶＤ法等の技術を用いて
形戊する。
次に（Ｃ）にむいて、第一の導電性膜４をＲＩＥ等の技
術を用いて、選択的に異方性エソチンクを行う。
術を用いて、選択的に異方性エソチンクを行う。
これにより開孔３の内部に第一の導電性膜による側壁５
が形成される。そして、（Ｃ）にふ・いて、配線となる
第二の導電性膜６をスパノタリンク等の技術を用いて被
膜する。このようにして、半導体基板１と第二の導電性
膜６とのコンタクトが形戒される。な釦、ここで第一の
導電性膜４としては、多結晶シリコン、高融点金属、高
融点金属シリサイド、筐たは、それらを積層した膜が好
捷しい。
が形成される。そして、（Ｃ）にふ・いて、配線となる
第二の導電性膜６をスパノタリンク等の技術を用いて被
膜する。このようにして、半導体基板１と第二の導電性
膜６とのコンタクトが形戒される。な釦、ここで第一の
導電性膜４としては、多結晶シリコン、高融点金属、高
融点金属シリサイド、筐たは、それらを積層した膜が好
捷しい。
１た、第二の導電性膜としては、アルミ、またはシリコ
ンや銅を含むアルミの合金等が好１しい。
ンや銅を含むアルミの合金等が好１しい。
しかし、本発明は、第一の導電性膜および第二の導電性
膜の材質を限定するものではない。
膜の材質を限定するものではない。
発明の効果
本発明はコンタク１−ホールとなる開孔内に自己整合的
に導電性膜の側壁を形戒できるものであり、配線となる
他の導電性膜との大きな接触面積が得られ、微細化に対
して安定したコンタクト抵抗を提供できる優れた半導体
装置の製造方法を実現できる。
に導電性膜の側壁を形戒できるものであり、配線となる
他の導電性膜との大きな接触面積が得られ、微細化に対
して安定したコンタクト抵抗を提供できる優れた半導体
装置の製造方法を実現できる。
第１図は本発明の一実施例にむける主要な工程の断面図
である。 ５・＼−ノ １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・開孔、４・・・・・・第一の導電性膜、５・
・・・・・第一の導電性膜による側壁、６・・・・・・
第二の導電性膜。
である。 ５・＼−ノ １・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・開孔、４・・・・・・第一の導電性膜、５・
・・・・・第一の導電性膜による側壁、６・・・・・・
第二の導電性膜。
Claims (1)
- 半導体基板一主面上に形成された絶縁膜に開孔を形成す
る工程と、前記の半導体基板を第一の導電性膜で被膜す
る工程と、第一の導電性膜の選択的な異方性エッチング
を行い、前記開孔内部に第一の導電性膜による側壁を形
成する工程と、前記の半導体基板を第二の導電性膜で被
膜することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15646489A JPH0321016A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15646489A JPH0321016A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321016A true JPH0321016A (ja) | 1991-01-29 |
Family
ID=15628323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15646489A Pending JPH0321016A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100648634B1 (ko) * | 2005-01-21 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
-
1989
- 1989-06-19 JP JP15646489A patent/JPH0321016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100648634B1 (ko) * | 2005-01-21 | 2006-11-23 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
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