JPS63275113A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63275113A JPS63275113A JP11182087A JP11182087A JPS63275113A JP S63275113 A JPS63275113 A JP S63275113A JP 11182087 A JP11182087 A JP 11182087A JP 11182087 A JP11182087 A JP 11182087A JP S63275113 A JPS63275113 A JP S63275113A
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- film
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- wiring
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- Pending
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にコンタク
トホールの形成方法に関する。
トホールの形成方法に関する。
従来、コンタクトホール形成方法は絶縁膜上に設けられ
た所望のパターンを有するホトレジスト膜をマスクとし
て、ます、開孔口にテーパーをつけるため適量の等方性
エツチングを施し、次いで、反応性イオンエツチング（
以下ＲＩＥという）を施してコンタクトホールを開孔し
ていた。
た所望のパターンを有するホトレジスト膜をマスクとし
て、ます、開孔口にテーパーをつけるため適量の等方性
エツチングを施し、次いで、反応性イオンエツチング（
以下ＲＩＥという）を施してコンタクトホールを開孔し
ていた。
第２図（ａ）〜（ｃ）は、従来技術の一例を説明するた
めの工程順に配置した半導体チップの断面図である。
めの工程順に配置した半導体チップの断面図である。
第２図（ａ）に示すように、半導体基板１表面上に、リ
ンケイ酸ガラス膜（以下、ＰＳＧ膜）２を形成し、所望
のパターンを有するホトレジスト膜３を形成する。次に
、第２図（ｂ）に示すように、ホトレジスト膜３をマス
クとして、バッフアートぶつ酸（ＢＨＦ）により湿式エ
ツチングを適量施し、開孔部にテーパーをつける。次い
で、第２図（Ｃ）に示すように、ホトレジスト膜３をマ
スフとして、ＲＩＥを施し、コンタクトホール７を開孔
し、ホトレジスト膜３を除去する。次に第２図（ｄ）に
示すように、コンタクトホール７上に、アルミニウム配
線６を形成する。
ンケイ酸ガラス膜（以下、ＰＳＧ膜）２を形成し、所望
のパターンを有するホトレジスト膜３を形成する。次に
、第２図（ｂ）に示すように、ホトレジスト膜３をマス
クとして、バッフアートぶつ酸（ＢＨＦ）により湿式エ
ツチングを適量施し、開孔部にテーパーをつける。次い
で、第２図（Ｃ）に示すように、ホトレジスト膜３をマ
スフとして、ＲＩＥを施し、コンタクトホール７を開孔
し、ホトレジスト膜３を除去する。次に第２図（ｄ）に
示すように、コンタクトホール７上に、アルミニウム配
線６を形成する。
上述した従来のコンタクトホール形成方法は開孔部表面
にテーパーをつけるために湿式エツチングを行っている
ため、開孔部の広がりが大きくなり、またその形状の制
御がむすかしく、素子の微細化にきわめて不利である。
にテーパーをつけるために湿式エツチングを行っている
ため、開孔部の広がりが大きくなり、またその形状の制
御がむすかしく、素子の微細化にきわめて不利である。
また湿式エツチングとＲＩＥによるコンタクトホールの
境界部ではやや段ができ、その部分の配線層の段差被覆
性は悪くなり、配線切れや配線高抵抗化かおこりやすい
といった問題がある。
境界部ではやや段ができ、その部分の配線層の段差被覆
性は悪くなり、配線切れや配線高抵抗化かおこりやすい
といった問題がある。
本発明の半導体装置の製造方法は、半導体基板表面に直
接又は所定の中間層を介して第１の絶縁膜を形成する工
程と、前記第１の絶縁膜を反応性イオンエツチングによ
り選択的に除去して開孔を設ける工程と、少なくとも前
記開孔とその近傍に第２の絶縁膜及び多結晶シリコン膜
を順次堆積させる工程と、反応性イオンエツチングを施
して前記開孔の側面に前記第２の絶縁膜及び前記多結晶
シリコン膜からなる側壁を形成する工程とによりコンタ
クトホールを設けた眉間絶縁膜を形成するというもので
ある。
接又は所定の中間層を介して第１の絶縁膜を形成する工
程と、前記第１の絶縁膜を反応性イオンエツチングによ
り選択的に除去して開孔を設ける工程と、少なくとも前
記開孔とその近傍に第２の絶縁膜及び多結晶シリコン膜
を順次堆積させる工程と、反応性イオンエツチングを施
して前記開孔の側面に前記第２の絶縁膜及び前記多結晶
シリコン膜からなる側壁を形成する工程とによりコンタ
クトホールを設けた眉間絶縁膜を形成するというもので
ある。
次に、本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図である。ま
ず第１図（ａ）に示すように、半導体基板１の表面上に
、厚さ１μｍのリンケイ酸カラス膜（以下ＰＳＧ膜）２
からなる第１の絶縁膜を形成し、その表面に所定のパタ
ーンを有するホトレジスト膜３を形成する。次いで第１
図（ｂ）に示すようにホトレジスト膜３をマスクとして
ＰＳＧ膜２を反応性イオンエツチングにより選択的に除
去して開孔８を設はホトレジスト膜３を除去する。次い
で、この表面に第１図（Ｃ）に示すように酸化シリコン
膜４を形成する。この膜厚は、後の、多結晶シリコン膜
のＲＩＥによる除去工程において、半導体基板表面が露
出しない程度でよい。例えば、多結晶シリコン膜のＲＩ
Ｅのオーバーエッチが最大１分でその時の酸化シリコン
膜のエッチレートが１００人／ ｍ ｉ ｎであれば酸
化シリコン膜厚は１００Å以上であればよい。
めの工程順に配置した半導体チップの断面図である。ま
ず第１図（ａ）に示すように、半導体基板１の表面上に
、厚さ１μｍのリンケイ酸カラス膜（以下ＰＳＧ膜）２
からなる第１の絶縁膜を形成し、その表面に所定のパタ
ーンを有するホトレジスト膜３を形成する。次いで第１
図（ｂ）に示すようにホトレジスト膜３をマスクとして
ＰＳＧ膜２を反応性イオンエツチングにより選択的に除
去して開孔８を設はホトレジスト膜３を除去する。次い
で、この表面に第１図（Ｃ）に示すように酸化シリコン
膜４を形成する。この膜厚は、後の、多結晶シリコン膜
のＲＩＥによる除去工程において、半導体基板表面が露
出しない程度でよい。例えば、多結晶シリコン膜のＲＩ
Ｅのオーバーエッチが最大１分でその時の酸化シリコン
膜のエッチレートが１００人／ ｍ ｉ ｎであれば酸
化シリコン膜厚は１００Å以上であればよい。
次いで、第１図（ｄ）に示すように、多結晶シリコン膜
５を形成しこれにリンを１・−プする。次いで、第１図
（ｅ）に示すように、このリンドープ多結晶シリコン膜
５を、パターニングされたＰ Ｓ Ｇ膜２の側面に残す
ようにＲＩＥを施し、側壁９を形成することによりコン
タクトホール７を設ける。次いで酸化シリコン膜４をＲ
ＩＥを続行するかその他のエツチング法で除去する。
５を形成しこれにリンを１・−プする。次いで、第１図
（ｅ）に示すように、このリンドープ多結晶シリコン膜
５を、パターニングされたＰ Ｓ Ｇ膜２の側面に残す
ようにＲＩＥを施し、側壁９を形成することによりコン
タクトホール７を設ける。次いで酸化シリコン膜４をＲ
ＩＥを続行するかその他のエツチング法で除去する。
この方法によって得られたコンタクトホールは適度なテ
ーパーを有しており、続いて、第１図（ｆ）に示すよう
にこのコンタクトホール７上にアルミニウム配線６を形
成した場合、配線切れはおこらない。またコンタクトホ
ールの段部でアルミニラムか薄くなっても、コンタクト
ホールの側壁は良導体であるリンドープ多結晶シリコン
であるので、抵抗か高くなることはない。
ーパーを有しており、続いて、第１図（ｆ）に示すよう
にこのコンタクトホール７上にアルミニウム配線６を形
成した場合、配線切れはおこらない。またコンタクトホ
ールの段部でアルミニラムか薄くなっても、コンタクト
ホールの側壁は良導体であるリンドープ多結晶シリコン
であるので、抵抗か高くなることはない。
なお、この実施例で半導体基板というのは、例えはシリ
コン基板そのものを必すしも意味するわけではない。開
孔を設けてコンタクトホールを形成する眉間絶縁膜の下
地になるものであればよいので、半導体基板そのもの又
はその裏面に絶縁膜や下層配線などの中間層を設けたも
ののいずれでもよいのである。
コン基板そのものを必すしも意味するわけではない。開
孔を設けてコンタクトホールを形成する眉間絶縁膜の下
地になるものであればよいので、半導体基板そのもの又
はその裏面に絶縁膜や下層配線などの中間層を設けたも
ののいずれでもよいのである。
以上説明したように、本発明は、ＲＩ’Ｅ法を利用して
開孔の側面に多結晶シリコンからなる側壁を形成させる
ことにより、適度なテーパーを有するコンタクトホール
を眉間絶縁膜に形成することができ、コンタクトホール
上での配線の段差被覆性を良くすることかでき、配線切
れや、配線の高抵抗化を防ぐことができるので半導体装
置の歩留りや信頼性改善の効果かある。またＲＩＥ法に
よりコンタクトホールを開孔できるため、素子の微−６
＝ 純化に有利である。
開孔の側面に多結晶シリコンからなる側壁を形成させる
ことにより、適度なテーパーを有するコンタクトホール
を眉間絶縁膜に形成することができ、コンタクトホール
上での配線の段差被覆性を良くすることかでき、配線切
れや、配線の高抵抗化を防ぐことができるので半導体装
置の歩留りや信頼性改善の効果かある。またＲＩＥ法に
よりコンタクトホールを開孔できるため、素子の微−６
＝ 純化に有利である。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図、第２図（
ａ）〜（ｄ）は従来例を説明するための工程順に配置し
た半導体チップの断面図である。 １・・・半導体基板、２・・・リンケイ酸ガラス膜、３
・・・ホトレジスト膜、４・・・酸化シリコン膜、５・
・・多結晶シリコン膜、６・・アルミニウム配線、７・
・・コンタクトホール、８・・・開孔、９・・・側壁。
めの工程順に配置した半導体チップの断面図、第２図（
ａ）〜（ｄ）は従来例を説明するための工程順に配置し
た半導体チップの断面図である。 １・・・半導体基板、２・・・リンケイ酸ガラス膜、３
・・・ホトレジスト膜、４・・・酸化シリコン膜、５・
・・多結晶シリコン膜、６・・アルミニウム配線、７・
・・コンタクトホール、８・・・開孔、９・・・側壁。
Claims (1)
- 半導体基板表面に直接又は所定の中間層を介して第１の
絶縁膜を形成する工程と、前記第１の絶縁膜を反応性イ
オンエッチングにより選択的に除去して開孔を設ける工
程と、少なくとも前記開孔とその近傍に第２の絶縁膜及
び多結晶シリコン膜を順次堆積させる工程と、反応性イ
オンエッチングを施して前記開孔の側面に前記第２の絶
縁膜及び前記多結晶シリコン膜からなる側壁を形成する
工程とによりコンタクトホールを設けた層間絶縁膜を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182087A JPS63275113A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182087A JPS63275113A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275113A true JPS63275113A (ja) | 1988-11-11 |
Family
ID=14570978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182087A Pending JPS63275113A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275113A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128278A (en) * | 1989-03-30 | 1992-07-07 | Oki Electric Industry Co., Ltd. | Method of forming a wiring pattern for a semiconductor device |
| US5270254A (en) * | 1991-03-27 | 1993-12-14 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit metallization with zero contact enclosure requirements and method of making the same |
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
-
1987
- 1987-05-07 JP JP11182087A patent/JPS63275113A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128278A (en) * | 1989-03-30 | 1992-07-07 | Oki Electric Industry Co., Ltd. | Method of forming a wiring pattern for a semiconductor device |
| US5270254A (en) * | 1991-03-27 | 1993-12-14 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit metallization with zero contact enclosure requirements and method of making the same |
| US5371410A (en) * | 1991-03-27 | 1994-12-06 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit metallization with zero contact enclosure requirements |
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6586329B1 (en) | 1992-11-27 | 2003-07-01 | Mitsubishi Denki Kabshiki Kaisha | Semiconductor device and a method of manufacturing thereof |
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