JPH0547757A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0547757A JPH0547757A JP23411491A JP23411491A JPH0547757A JP H0547757 A JPH0547757 A JP H0547757A JP 23411491 A JP23411491 A JP 23411491A JP 23411491 A JP23411491 A JP 23411491A JP H0547757 A JPH0547757 A JP H0547757A
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- JP
- Japan
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- wiring
- semiconductor device
- pattern
- underlayer
- conductor
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 一定面積内で多くの配線数を有し、且つ抵抗
の小さい半導体装置を製造することを目的とする。 【構成】 下地層６上に形成したレジスト層２により
(a) 、その断面が下地層６に対して垂直または開口部分
より底面部分が広がるようにエッチングし(b) 、レジス
ト層２除去後(c) に配線材料３を堆積させることで段差
によって互いに分離された配線密度の高い電導体パター
ンを形成する(d) 。
の小さい半導体装置を製造することを目的とする。 【構成】 下地層６上に形成したレジスト層２により
(a) 、その断面が下地層６に対して垂直または開口部分
より底面部分が広がるようにエッチングし(b) 、レジス
ト層２除去後(c) に配線材料３を堆積させることで段差
によって互いに分離された配線密度の高い電導体パター
ンを形成する(d) 。
Description
【０００１】
【産業上の利用分野】本発明は複数の電導体を有する半
導体装置及びその製造方法に関するものである。
導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化が進行し、
各構成素子及びそれに伴う配線などの電導体の微細化が
要求されている。従来の半導体装置における配線パター
ンの形成方法を図１を用いて説明する。まず基板１の表
面全体に、アルミニウム等の金属または低抵抗のポリシ
リコン等の配線材料３を堆積する(a)。
各構成素子及びそれに伴う配線などの電導体の微細化が
要求されている。従来の半導体装置における配線パター
ンの形成方法を図１を用いて説明する。まず基板１の表
面全体に、アルミニウム等の金属または低抵抗のポリシ
リコン等の配線材料３を堆積する(a)。
【０００３】次にホトリソグラフィ工程により配線パタ
ーンを覆ったレジスト層２を形成する(b) 。このレジス
ト層２をマスクとして前記配線材料３の不用部分をエッ
チング処理により除去する(c) 。最後にレジスト層２を
除去して所望のパターンを得る(d) 。
ーンを覆ったレジスト層２を形成する(b) 。このレジス
ト層２をマスクとして前記配線材料３の不用部分をエッ
チング処理により除去する(c) 。最後にレジスト層２を
除去して所望のパターンを得る(d) 。
【０００４】図２はこのような方法によって形成された
半導体メモリの配線パターンの平面図、図３は図２の
(3)−(3) 線による断面構造図である。基板１上に複数
のトランジスタが形成されており、13,13 …はソース又
はドレインである。これらのトランジスタは分離層11で
分離されており、その上に配線４，４…が形成されてい
る。
半導体メモリの配線パターンの平面図、図３は図２の
(3)−(3) 線による断面構造図である。基板１上に複数
のトランジスタが形成されており、13,13 …はソース又
はドレインである。これらのトランジスタは分離層11で
分離されており、その上に配線４，４…が形成されてい
る。
【０００５】その上はSiＯ2 又はSi3 Ｎ4 からなる保護
膜12で覆われ、その上にPSG 膜よりなる下地層６が形成
されている。その表面に前述した方法で配線パターン3
1,32…37が形成され、その上はSiＯ2 又はSi3 Ｎ4 から
なる保護膜７で覆われている。ソース又はドレイン13,1
3 …は配線パターン32,34,36…と導体化されたポリシリ
コンからなる円柱状の導体部５で接続されている。
膜12で覆われ、その上にPSG 膜よりなる下地層６が形成
されている。その表面に前述した方法で配線パターン3
1,32…37が形成され、その上はSiＯ2 又はSi3 Ｎ4 から
なる保護膜７で覆われている。ソース又はドレイン13,1
3 …は配線パターン32,34,36…と導体化されたポリシリ
コンからなる円柱状の導体部５で接続されている。
【０００６】なお、導体部５は下地層６を堆積した後、
エッチング工程を経て導体部５を選択成長させるか、ま
たは下地層６を堆積した後、イオンを選択注入すること
によって形成される。図２の破線はメモリ素子の境界を
示している。
エッチング工程を経て導体部５を選択成長させるか、ま
たは下地層６を堆積した後、イオンを選択注入すること
によって形成される。図２の破線はメモリ素子の境界を
示している。
【０００７】前述した従来の方法ではマスクのパターン
形成寸法以下の配線パターンを形成することはできな
い。そこでこのような難点を解消すべき特開平3-4535号
公報にはマスクパターンの形成寸法以下の配線パターン
を形成する方法が提案されている。
形成寸法以下の配線パターンを形成することはできな
い。そこでこのような難点を解消すべき特開平3-4535号
公報にはマスクパターンの形成寸法以下の配線パターン
を形成する方法が提案されている。
【０００８】この提案を図４を用いて説明すると、基板
１上に配線材料３を堆積させ(a) 、レジスト層２をマス
クとして電導体のパターンを形成し(b) 、その配線パタ
ーン38を含む基板上の全面にマスクとして絶縁膜８を形
成した(c) 後、異方性エッチングすることにより、前記
絶縁膜８を配線パターンの側面にのみ残す(d) 。配線パ
ターンの側面に残された前記絶縁膜８をマスクとして前
記配線パターン38の異方性エッチングを行い、配線パタ
ーン38a,38b の微細化を図る(e) 。
１上に配線材料３を堆積させ(a) 、レジスト層２をマス
クとして電導体のパターンを形成し(b) 、その配線パタ
ーン38を含む基板上の全面にマスクとして絶縁膜８を形
成した(c) 後、異方性エッチングすることにより、前記
絶縁膜８を配線パターンの側面にのみ残す(d) 。配線パ
ターンの側面に残された前記絶縁膜８をマスクとして前
記配線パターン38の異方性エッチングを行い、配線パタ
ーン38a,38b の微細化を図る(e) 。
【０００９】
【発明が解決しようとする課題】ところが、この方法で
は配線は微細化されるが同時に配線パターンの断面積を
も著しく減少させることとなり、抵抗が増大するという
問題があった。本発明は斯かる事情に鑑みてなされたも
のであり、一定面積内で多くの配線数を有し、また抵抗
が小さい半導体装置及びその製造方法を提供することを
目的とする。
は配線は微細化されるが同時に配線パターンの断面積を
も著しく減少させることとなり、抵抗が増大するという
問題があった。本発明は斯かる事情に鑑みてなされたも
のであり、一定面積内で多くの配線数を有し、また抵抗
が小さい半導体装置及びその製造方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、複数の電導体を有する半導体装置において、その表
面に前記導電体が形成される下地層にその断面が垂直ま
たは開口部分より底面部分が広がるような段差が形成さ
れており、その上部表面部分と底面部分に堆積されて形
成した複数の電導体が、この段差によって互いに分離さ
れた構造を有することを特徴とする。
は、複数の電導体を有する半導体装置において、その表
面に前記導電体が形成される下地層にその断面が垂直ま
たは開口部分より底面部分が広がるような段差が形成さ
れており、その上部表面部分と底面部分に堆積されて形
成した複数の電導体が、この段差によって互いに分離さ
れた構造を有することを特徴とする。
【００１１】本発明に係る半導体装置の製造方法は、複
数の電導体を有する半導体装置を製造する方法におい
て、その表面に前記電導体を形成させる下地層上にマス
クパターンを形成する工程と、該マスクパターンにより
前記下地層をその断面が下地層に対して垂直または開口
部分より底面部分が広がるようにエッチングする工程
と、前記マスクパターンを除去する工程と、前記下地層
に対して垂直方向に電導体材料を堆積させる工程とを有
することを特徴とする。
数の電導体を有する半導体装置を製造する方法におい
て、その表面に前記電導体を形成させる下地層上にマス
クパターンを形成する工程と、該マスクパターンにより
前記下地層をその断面が下地層に対して垂直または開口
部分より底面部分が広がるようにエッチングする工程
と、前記マスクパターンを除去する工程と、前記下地層
に対して垂直方向に電導体材料を堆積させる工程とを有
することを特徴とする。
【００１２】
【作用】本発明に係る半導体装置は配線などの電導体の
分離を段差によって行っているため従来のように電導体
の分離のための平面的距離を必要とせず、電導体の密度
を向上させる。また電導体数が同じであれば従来方法よ
りも電導体の断面積が大きくなり、抵抗を減少すること
ができる。
分離を段差によって行っているため従来のように電導体
の分離のための平面的距離を必要とせず、電導体の密度
を向上させる。また電導体数が同じであれば従来方法よ
りも電導体の断面積が大きくなり、抵抗を減少すること
ができる。
【００１３】本発明に係る半導体装置の製造方法ではマ
スクパターンにより下地層がエッチングされて、エッチ
ング部分とエッチングされていない部分で段差が形成さ
れる。従って、その上に電導体を堆積すると段差により
高さ方向で電導体を分離することができるので従来の製
造方法により形成された電導体よりも密度が高く、抵抗
が低くなる。
スクパターンにより下地層がエッチングされて、エッチ
ング部分とエッチングされていない部分で段差が形成さ
れる。従って、その上に電導体を堆積すると段差により
高さ方向で電導体を分離することができるので従来の製
造方法により形成された電導体よりも密度が高く、抵抗
が低くなる。
【００１４】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図５はSi半導体基板上に金属の配線
パターンを形成する方法を示す図である。まず、図示さ
れない基板上にポリシリコンなどからなる下地層６を堆
積し、その上にレジスト層２を形成する(a) 。このとき
下地層６は配線を上下に分離するために十分な厚みを有
することが必要であり、所望する配線の厚みの 1.2倍以
上が望ましい。
具体的に説明する。図５はSi半導体基板上に金属の配線
パターンを形成する方法を示す図である。まず、図示さ
れない基板上にポリシリコンなどからなる下地層６を堆
積し、その上にレジスト層２を形成する(a) 。このとき
下地層６は配線を上下に分離するために十分な厚みを有
することが必要であり、所望する配線の厚みの 1.2倍以
上が望ましい。
【００１５】この場合は減圧CVD により 620℃、SiＨ4
ベースガスの条件でポリシリコン層を8000Å堆積してい
る。レジストによるマスクパターンは一般的ホトリソグ
ラフィ工程にて形成する。この場合はレジストにTSMR36
5iR(東京応化) を用いて膜厚1.2μm 、膜幅 0.8μm 及
びレジスト間隔 0.8μm のパターンを形成する。
ベースガスの条件でポリシリコン層を8000Å堆積してい
る。レジストによるマスクパターンは一般的ホトリソグ
ラフィ工程にて形成する。この場合はレジストにTSMR36
5iR(東京応化) を用いて膜厚1.2μm 、膜幅 0.8μm 及
びレジスト間隔 0.8μm のパターンを形成する。
【００１６】次にこのレジストパターンをマスクとして
下地層６のエッチングを行う(b) 。このとき、エッチン
グの断面形状が垂直または開口部分より底面部分が広が
るように条件を設定する。この場合はECR にてRF出力15
0W、圧力30mmTorrの条件下でＨBr＋Ｏ2 ガスを用いる。
これにより開口幅 0.8μm に対して底面幅1.2 μm 、深
さ8000Åとなる。
下地層６のエッチングを行う(b) 。このとき、エッチン
グの断面形状が垂直または開口部分より底面部分が広が
るように条件を設定する。この場合はECR にてRF出力15
0W、圧力30mmTorrの条件下でＨBr＋Ｏ2 ガスを用いる。
これにより開口幅 0.8μm に対して底面幅1.2 μm 、深
さ8000Åとなる。
【００１７】このエッチング後にレジスト層２を除去す
る(c) 。レジスト層を除去するために硫酸：過酸化水素
＝１：１の液中に10分間浸漬し、その後水洗する。最後
に配線材料３、この場合はアルミニウムを下地層の垂直
方向より蒸着して配線パターンを形成する(d) 。このと
きアルミニウムの膜厚は4000Åとする。
る(c) 。レジスト層を除去するために硫酸：過酸化水素
＝１：１の液中に10分間浸漬し、その後水洗する。最後
に配線材料３、この場合はアルミニウムを下地層の垂直
方向より蒸着して配線パターンを形成する(d) 。このと
きアルミニウムの膜厚は4000Åとする。
【００１８】図１の従来例と比較すると本発明を適用し
た図５の方が配線間の段差部分にも配線パターンを形成
することができるので配線密度が高くなる。以上は本発
明の最も基本的な適用例であるが、更にこの後にレジス
ト層を形成しホトリソグラフィ工程により不用な配線を
エッチング除去することも可能であり、平坦化を行って
更に上層に配線等を形成することも勿論可能である。
た図５の方が配線間の段差部分にも配線パターンを形成
することができるので配線密度が高くなる。以上は本発
明の最も基本的な適用例であるが、更にこの後にレジス
ト層を形成しホトリソグラフィ工程により不用な配線を
エッチング除去することも可能であり、平坦化を行って
更に上層に配線等を形成することも勿論可能である。
【００１９】図６は本発明方法により配線を形成した半
導体メモリの平面図、図７は図６の(7)−(7) 線による
断面構造図である。基板１上にソース又はドレイン13,1
3 …が分離層11で分離されており、その上に配線４，４
…が形成され、これを覆ってSiＯ2 又はSi3 Ｎ4 からな
る保護膜12が形成されている。その上にPSG 膜よりなる
下地層６が形成され、本発明の方法により、その表面に
配線パターン31,32 …37が形成され、段差によって分離
されている。
導体メモリの平面図、図７は図６の(7)−(7) 線による
断面構造図である。基板１上にソース又はドレイン13,1
3 …が分離層11で分離されており、その上に配線４，４
…が形成され、これを覆ってSiＯ2 又はSi3 Ｎ4 からな
る保護膜12が形成されている。その上にPSG 膜よりなる
下地層６が形成され、本発明の方法により、その表面に
配線パターン31,32 …37が形成され、段差によって分離
されている。
【００２０】その上はSiＯ2 又はSi3 Ｎ4 からなる保護
膜７で覆われており、ソース又はドレイン13,13 …は配
線パターン32,34,36と導体化された導体部５で接続され
ている。図３の従来例と比較すると本発明を適用した図
７の方が平面的な配線間距離を必要としないので配線密
度が高く、同じ数の配線を形成するとき配線の断面積が
大きく、抵抗を減少させることができる。
膜７で覆われており、ソース又はドレイン13,13 …は配
線パターン32,34,36と導体化された導体部５で接続され
ている。図３の従来例と比較すると本発明を適用した図
７の方が平面的な配線間距離を必要としないので配線密
度が高く、同じ数の配線を形成するとき配線の断面積が
大きく、抵抗を減少させることができる。
【００２１】
【発明の効果】以上の如く本発明に係る半導体装置及び
その製造方法においては段差により電導体の分離を行っ
ているので、マスクパターンで形成し得るパターンの約
２倍の電導体数を形成することができ、電導体密度を向
上することができる。従来の形成方法に比べ電導体数が
同数であれば断面積が大きくなり、抵抗の減少をはかる
ことができる。
その製造方法においては段差により電導体の分離を行っ
ているので、マスクパターンで形成し得るパターンの約
２倍の電導体数を形成することができ、電導体密度を向
上することができる。従来の形成方法に比べ電導体数が
同数であれば断面積が大きくなり、抵抗の減少をはかる
ことができる。
【００２２】また金属はマスク材料とエッチングされる
材料のエッチングされる比率である選択比が小さいので
エッチングされにくいが、本発明方法では配線材料をエ
ッチングする必要がないので、金属を配線材料とする場
合にエッチング時間が短縮される。また金属は反射率が
高いので金属の表面にマスクパターンを形成する場合、
露光の光が金属により乱反射を起こし微細パターンが明
瞭に形成されにくいが、本発明方法では配線材料の表面
にマスクパターンを形成する必要がなく金属を配線材料
とする場合であっても下地層の表面にマスクパターンを
形成するため微細パターンの形成が行いやすい等、本発
明は優れた効果を奏するものである。
材料のエッチングされる比率である選択比が小さいので
エッチングされにくいが、本発明方法では配線材料をエ
ッチングする必要がないので、金属を配線材料とする場
合にエッチング時間が短縮される。また金属は反射率が
高いので金属の表面にマスクパターンを形成する場合、
露光の光が金属により乱反射を起こし微細パターンが明
瞭に形成されにくいが、本発明方法では配線材料の表面
にマスクパターンを形成する必要がなく金属を配線材料
とする場合であっても下地層の表面にマスクパターンを
形成するため微細パターンの形成が行いやすい等、本発
明は優れた効果を奏するものである。
【図１】従来方法による配線パターンの形成方法を示す
断面構造図である。
断面構造図である。
【図２】従来方法による半導体メモリの配線パターンの
平面図である。
平面図である。
【図３】従来方法による半導体メモリの配線パターンの
断面構造図である。
断面構造図である。
【図４】特開平3-4535号公報提案による配線パターンの
形成方法を示す断面構造図である。
形成方法を示す断面構造図である。
【図５】本発明による配線パターンの形成方法を示す断
面図である。
面図である。
【図６】本発明による半導体メモリの配線パターンの平
面図である。
面図である。
【図７】本発明による半導体メモリの配線パターンの断
面構造図である。
面構造図である。
１ 基板 ２ レジスト層 ３ 配線材料 ６ 下地層
Claims (2)
- 【請求項１】 複数の電導体を有する半導体装置におい
て、その表面に前記導電体が形成される下地層にその断
面が垂直または開口部分より底面部分が広がるような段
差が形成されており、その上部表面部分と底面部分に堆
積され形成した複数の電導体が、この段差によって互い
に分離された構造を有することを特徴とする半導体装
置。 - 【請求項２】 複数の電導体を有する半導体装置を製造
する方法において、その表面に前記電導体を形成させる
下地層上にマスクパターンを形成する工程と、該マスク
パターンにより前記下地層をその断面が下地層に対して
垂直または開口部分より底面部分が広がるようにエッチ
ングする工程と、前記マスクパターンを除去する工程
と、前記下地層に対して垂直方向に電導体材料を堆積さ
せる工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23411491A JPH0547757A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23411491A JPH0547757A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547757A true JPH0547757A (ja) | 1993-02-26 |
Family
ID=16965856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23411491A Pending JPH0547757A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126464A (ja) * | 1997-06-30 | 1999-01-29 | Oki Electric Ind Co Ltd | 半導体素子の配線構造およびその製造方法 |
| JP2012209441A (ja) * | 2011-03-30 | 2012-10-25 | Oki Electric Ind Co Ltd | 高密度配線構造及びその製造方法 |
-
1991
- 1991-08-20 JP JP23411491A patent/JPH0547757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126464A (ja) * | 1997-06-30 | 1999-01-29 | Oki Electric Ind Co Ltd | 半導体素子の配線構造およびその製造方法 |
| JP2012209441A (ja) * | 2011-03-30 | 2012-10-25 | Oki Electric Ind Co Ltd | 高密度配線構造及びその製造方法 |
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