JPH1126464A - 半導体素子の配線構造およびその製造方法 - Google Patents
半導体素子の配線構造およびその製造方法Info
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- JPH1126464A JPH1126464A JP9189184A JP18918497A JPH1126464A JP H1126464 A JPH1126464 A JP H1126464A JP 9189184 A JP9189184 A JP 9189184A JP 18918497 A JP18918497 A JP 18918497A JP H1126464 A JPH1126464 A JP H1126464A
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Abstract
(57)【要約】
【課題】 半導体素子のチップ面積を拡げることなく，
十分なパターン幅の配線パターンを形成することが可能
な半導体素子の配線構造と，その製造方法を提供する。 【解決手段】 半導体素子１の裏面３には，配線溝５お
よびバイアホール７，９が形成されており，半導体素子
の表面に形成された素子引出電極ＥＲとボンディングパ
ッドＢＰは，配線溝５の底面に形成された裏面配線１３
およびバイアホール７，９に形成された貫通配線によっ
て電気的に接続される。
十分なパターン幅の配線パターンを形成することが可能
な半導体素子の配線構造と，その製造方法を提供する。 【解決手段】 半導体素子１の裏面３には，配線溝５お
よびバイアホール７，９が形成されており，半導体素子
の表面に形成された素子引出電極ＥＲとボンディングパ
ッドＢＰは，配線溝５の底面に形成された裏面配線１３
およびバイアホール７，９に形成された貫通配線によっ
て電気的に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体素子の配線
構造およびその製造方法に関するものである。
構造およびその製造方法に関するものである。
【０００２】
【従来の技術】従来の配線構造を有する半導体素子１０
１を図１５に示す。図示のように，半導体素子１０１の
回路形成領域１０２には所定のプロセスによって形成さ
れた半導体素子の素子引出電極ＥＲが形成され，さらに
回路形成領域１０２の周囲には，内部回路と外部の電気
的接点となるボンディングパッドＢＰが形成されてい
る。
１を図１５に示す。図示のように，半導体素子１０１の
回路形成領域１０２には所定のプロセスによって形成さ
れた半導体素子の素子引出電極ＥＲが形成され，さらに
回路形成領域１０２の周囲には，内部回路と外部の電気
的接点となるボンディングパッドＢＰが形成されてい
る。
【０００３】上記のような半導体素子１０１において，
素子引出電極ＥＲとボンディングパッドＢＰは，通常，
回路形成領域１０２の内側に形成される配線パターン１
０５，または回路形成領域１０２の外側に形成される配
線パターン１０６によって電気的に接続されていた。
素子引出電極ＥＲとボンディングパッドＢＰは，通常，
回路形成領域１０２の内側に形成される配線パターン１
０５，または回路形成領域１０２の外側に形成される配
線パターン１０６によって電気的に接続されていた。
【０００４】
【発明が解決しようとする課題】ところで，例えば回路
構成の関係から，素子引出電極ＥＲとボンディングパッ
ドＢＰとの距離が大きくなってしまった場合や，許容電
流容量を十分に確保する必要がある場合などには，配線
パターン１０５，１０６のパターン幅を拡げてパターン
抵抗を小さくしなければならない。
構成の関係から，素子引出電極ＥＲとボンディングパッ
ドＢＰとの距離が大きくなってしまった場合や，許容電
流容量を十分に確保する必要がある場合などには，配線
パターン１０５，１０６のパターン幅を拡げてパターン
抵抗を小さくしなければならない。
【０００５】しかしながら，回路形成領域１０２の内側
に形成される配線パターン１０５によれば，隣接するそ
の他の配線パターンとの絶縁性を考慮すると，所望のパ
ターン幅を確保することが困難な場合があった。これに
対して，パターン１０６のように，回路形成領域１０２
の外側に経路を求めることも可能であるが，この場合は
十分なパターン幅が得られる反面，半導体素子１０１の
チップ面積を拡大させる要因ともなっていた。
に形成される配線パターン１０５によれば，隣接するそ
の他の配線パターンとの絶縁性を考慮すると，所望のパ
ターン幅を確保することが困難な場合があった。これに
対して，パターン１０６のように，回路形成領域１０２
の外側に経路を求めることも可能であるが，この場合は
十分なパターン幅が得られる反面，半導体素子１０１の
チップ面積を拡大させる要因ともなっていた。
【０００６】本発明は，従来の半導体素子の配線構造が
有する上記のような問題点に鑑みてなされたものであ
り，本発明の目的は，半導体素子のチップ面積を拡げる
ことなく，十分なパターン幅の配線パターンを形成する
ことが可能な半導体素子の配線構造と，その製造方法を
提供することにある。
有する上記のような問題点に鑑みてなされたものであ
り，本発明の目的は，半導体素子のチップ面積を拡げる
ことなく，十分なパターン幅の配線パターンを形成する
ことが可能な半導体素子の配線構造と，その製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に，請求項１によれば，半導体素子の表面に形成される
素子引出電極とボンディングパッド間を電気的に接続す
る半導体素子の配線構造において，前記半導体素子の裏
面に形成される配線溝と，前記配線溝の底面に形成され
る裏面配線と，前記半導体素子の表面と前記配線溝の底
面とを貫通するバイアホールと，前記裏面配線と前記バ
イアホールを介して前記素子引出電極および前記ボンデ
ィングパッドと電気的に接続する貫通配線とを備えてい
ることを特徴とする，半導体素子の配線構造が提供され
る。かかる構成によれば，半導体素子の配線が裏面に設
けられるので，配線にかかる面積を小さくでき，結果的
に半導体素子全体の小面積化を図ることができる。ま
た，裏面配線が配線溝の底面に形成されるので，半導体
素子の裏面に形成される裏面電極，例えばグランド電極
と効果的に絶縁することができる。
に，請求項１によれば，半導体素子の表面に形成される
素子引出電極とボンディングパッド間を電気的に接続す
る半導体素子の配線構造において，前記半導体素子の裏
面に形成される配線溝と，前記配線溝の底面に形成され
る裏面配線と，前記半導体素子の表面と前記配線溝の底
面とを貫通するバイアホールと，前記裏面配線と前記バ
イアホールを介して前記素子引出電極および前記ボンデ
ィングパッドと電気的に接続する貫通配線とを備えてい
ることを特徴とする，半導体素子の配線構造が提供され
る。かかる構成によれば，半導体素子の配線が裏面に設
けられるので，配線にかかる面積を小さくでき，結果的
に半導体素子全体の小面積化を図ることができる。ま
た，裏面配線が配線溝の底面に形成されるので，半導体
素子の裏面に形成される裏面電極，例えばグランド電極
と効果的に絶縁することができる。
【０００８】そして，請求項２に記載のように，前記配
線溝の断面は，前記半導体素子の裏面から素子内部に進
むにつれて開口断面が拡大する逆テーパ形状としてもよ
い。かかる構成によれば，配線溝は逆テーパ形状である
ために，例えば，その配線溝の底面に対して，蒸着法や
スパッタリング法を用いて導電性材料を被着させて，裏
面配線を形成する場合であっても，配線溝の側面には導
電性材料が被着することはない。したがって，半導体素
子の裏面電極を形成すると同時に，配線溝の底面に裏面
配線を形成することが可能となる。
線溝の断面は，前記半導体素子の裏面から素子内部に進
むにつれて開口断面が拡大する逆テーパ形状としてもよ
い。かかる構成によれば，配線溝は逆テーパ形状である
ために，例えば，その配線溝の底面に対して，蒸着法や
スパッタリング法を用いて導電性材料を被着させて，裏
面配線を形成する場合であっても，配線溝の側面には導
電性材料が被着することはない。したがって，半導体素
子の裏面電極を形成すると同時に，配線溝の底面に裏面
配線を形成することが可能となる。
【０００９】そして，請求項３に記載のように，前記配
線溝の底面に対する前記バイアホールの前記貫通配線が
配される側面との成す角度を９０度超とすれば，配線溝
の底面の裏面配線を形成すると同時にバイアホール内に
貫通配線を形成することができる。
線溝の底面に対する前記バイアホールの前記貫通配線が
配される側面との成す角度を９０度超とすれば，配線溝
の底面の裏面配線を形成すると同時にバイアホール内に
貫通配線を形成することができる。
【００１０】さらに，請求項４に記載のように，少なく
とも，前記配線溝における前記裏面配線の露出部，およ
び前記バイアホールにおける前記貫通配線の露出部を絶
縁材料によって被覆されるようにすれば，裏面配線や貫
通配線と，素子裏面に形成される裏面電極，例えばグラ
ンド電極とを良好に絶縁することができる。
とも，前記配線溝における前記裏面配線の露出部，およ
び前記バイアホールにおける前記貫通配線の露出部を絶
縁材料によって被覆されるようにすれば，裏面配線や貫
通配線と，素子裏面に形成される裏面電極，例えばグラ
ンド電極とを良好に絶縁することができる。
【００１１】そして，請求項５に記載のように，前記バ
イアホールは，前記半導体素子の表面の前記素子引出電
極および／または前記ボンディングパッドの形成領域に
形成されるようにしてもよい。かかる構成によれば，バ
イアホールを形成して，そのバイアホールの側面に貫通
配線を形成するだけで，裏面配線と素子引出電極および
／またはボンディングパッドとは接続されるために，配
線面積の小さな配線構造とすることが可能である。
イアホールは，前記半導体素子の表面の前記素子引出電
極および／または前記ボンディングパッドの形成領域に
形成されるようにしてもよい。かかる構成によれば，バ
イアホールを形成して，そのバイアホールの側面に貫通
配線を形成するだけで，裏面配線と素子引出電極および
／またはボンディングパッドとは接続されるために，配
線面積の小さな配線構造とすることが可能である。
【００１２】また，請求項６によれば，半導体素子の表
面に形成される素子引出電極とボンディングパッドとを
電気的に接続する半導体素子の配線構造の製造方法であ
って，前記半導体素子の裏面における配線溝およびバイ
アホールの形成予定領域以外の領域に裏面電極を形成す
る工程と，前記バイアホールの形成予定領域に，前記裏
面電極に対してアンダーカットの入ったバイアホールを
形成する工程と，前記配線溝の形成予定領域に，前記裏
面電極に対してアンダーカットの入った配線溝を形成す
る工程と，前記半導体素子の裏面の法線方向から，前記
裏面に対して導電性材料を被着させる工程とから成るこ
とを特徴とする，半導体素子の配線構造の製造方法が提
供される。かかる製造方法によれば，配線にかかる面積
が小さく，さらに半導体素子の裏面に形成される裏面電
極と良好に絶縁された裏面配線を，少ない工程数で簡単
に製造することができる。また，アンダーカット部がマ
スクとして機能するために，別途マスク処理を施すこと
なく，不要な部分への導電性材料の被着が防げる。
面に形成される素子引出電極とボンディングパッドとを
電気的に接続する半導体素子の配線構造の製造方法であ
って，前記半導体素子の裏面における配線溝およびバイ
アホールの形成予定領域以外の領域に裏面電極を形成す
る工程と，前記バイアホールの形成予定領域に，前記裏
面電極に対してアンダーカットの入ったバイアホールを
形成する工程と，前記配線溝の形成予定領域に，前記裏
面電極に対してアンダーカットの入った配線溝を形成す
る工程と，前記半導体素子の裏面の法線方向から，前記
裏面に対して導電性材料を被着させる工程とから成るこ
とを特徴とする，半導体素子の配線構造の製造方法が提
供される。かかる製造方法によれば，配線にかかる面積
が小さく，さらに半導体素子の裏面に形成される裏面電
極と良好に絶縁された裏面配線を，少ない工程数で簡単
に製造することができる。また，アンダーカット部がマ
スクとして機能するために，別途マスク処理を施すこと
なく，不要な部分への導電性材料の被着が防げる。
【００１３】そして，請求項７によれば，半導体素子の
表面に形成される素子引出電極とボンディングパッドと
を電気的に接続する半導体素子の配線構造の製造方法で
あって，前記半導体素子の裏面におけるバイアホールの
形成予定領域に，前記半導体素子の裏面から素子内部に
進むにつれて開口断面が縮小する順テーパ形状のバイア
ホールを形成する工程と，前記配線溝の形成予定領域
に，前記半導体素子の裏面から素子内部に進むにつれて
開口部が拡大する逆テーパ形状の配線溝を形成するとと
もに，前工程で形成された順テーパ形状のバイアホール
における貫通配線が配される側面以外の側面に対して，
前記半導体素子の裏面から所定の深さまでは，前記半導
体素子の裏面から素子内部に進むにつれて開口断面が広
がる逆テーパ処理を施す工程と，前記半導体素子の裏面
の法線方向から，前記裏面に対して導電性材料を被着さ
せる工程とから成ることを特徴とする，半導体素子の配
線構造の製造方法が提供される。かかる製造方法によれ
ば，裏面配線，貫通配線，および裏面電極を同時に形成
可能であるため，さらに工程数を少なくすることができ
る。
表面に形成される素子引出電極とボンディングパッドと
を電気的に接続する半導体素子の配線構造の製造方法で
あって，前記半導体素子の裏面におけるバイアホールの
形成予定領域に，前記半導体素子の裏面から素子内部に
進むにつれて開口断面が縮小する順テーパ形状のバイア
ホールを形成する工程と，前記配線溝の形成予定領域
に，前記半導体素子の裏面から素子内部に進むにつれて
開口部が拡大する逆テーパ形状の配線溝を形成するとと
もに，前工程で形成された順テーパ形状のバイアホール
における貫通配線が配される側面以外の側面に対して，
前記半導体素子の裏面から所定の深さまでは，前記半導
体素子の裏面から素子内部に進むにつれて開口断面が広
がる逆テーパ処理を施す工程と，前記半導体素子の裏面
の法線方向から，前記裏面に対して導電性材料を被着さ
せる工程とから成ることを特徴とする，半導体素子の配
線構造の製造方法が提供される。かかる製造方法によれ
ば，裏面配線，貫通配線，および裏面電極を同時に形成
可能であるため，さらに工程数を少なくすることができ
る。
【００１４】また，請求項８に記載のように，前記バイ
アホールは，前記半導体素子の表面における前記素子引
出電極および／または前記ボンディングパッドの形成領
域に形成されるようしてもよい。かかる製造方法によれ
ば，バイアホールを形成して，そのバイアホールの側面
に貫通配線を形成するだけで，裏面配線と素子引出電極
および／またはボンディングパッドとは接続されるため
に，別途貫通配線と素子引出電極やボンディングパッド
とを接続するための工程を省略可能となる。
アホールは，前記半導体素子の表面における前記素子引
出電極および／または前記ボンディングパッドの形成領
域に形成されるようしてもよい。かかる製造方法によれ
ば，バイアホールを形成して，そのバイアホールの側面
に貫通配線を形成するだけで，裏面配線と素子引出電極
および／またはボンディングパッドとは接続されるため
に，別途貫通配線と素子引出電極やボンディングパッド
とを接続するための工程を省略可能となる。
【００１５】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体素子の配線構造およびその製造方
法の好適な実施の形態について詳細に説明する。なお，
以下の説明において，略同一の機能および構成を有する
構成要素については，同一符号を付することにより，重
複説明を省略することにする。
本発明にかかる半導体素子の配線構造およびその製造方
法の好適な実施の形態について詳細に説明する。なお，
以下の説明において，略同一の機能および構成を有する
構成要素については，同一符号を付することにより，重
複説明を省略することにする。
【００１６】（第１の実施の形態）本発明の第１の実施
の形態にかかる配線構造を有する半導体素子１を図１に
示す。なお，図１は半導体素子１の裏面３側からの外観
図である。そして半導体素子１におけるａａ’断面を図
２（ａ）に，またｂｂ’断面を図２（ｂ）に示す。
の形態にかかる配線構造を有する半導体素子１を図１に
示す。なお，図１は半導体素子１の裏面３側からの外観
図である。そして半導体素子１におけるａａ’断面を図
２（ａ）に，またｂｂ’断面を図２（ｂ）に示す。
【００１７】この半導体素子１の裏面３には，配線溝５
およびバイアホール７，９が形成されている。配線溝５
は，少なくとも底面に形成される裏面配線１３が半導体
素子１の裏面３に浮き出ない程度の深さを有している。
また，バイアホール７，９は，半導体素子１の表面１１
に設けられた素子引出電極ＥＲおよびボンディングパッ
ドＢＰに達する深さを有している。なお，配線溝５およ
びバイアホール７，９は，共に半導体素子１の内部に進
むにつれて開口断面が縮小する順テーパ形状を有してい
る。
およびバイアホール７，９が形成されている。配線溝５
は，少なくとも底面に形成される裏面配線１３が半導体
素子１の裏面３に浮き出ない程度の深さを有している。
また，バイアホール７，９は，半導体素子１の表面１１
に設けられた素子引出電極ＥＲおよびボンディングパッ
ドＢＰに達する深さを有している。なお，配線溝５およ
びバイアホール７，９は，共に半導体素子１の内部に進
むにつれて開口断面が縮小する順テーパ形状を有してい
る。
【００１８】そして，表面１１に形成された素子引出電
極ＥＲとボンディングパッドＢＰは，配線溝５の底面に
形成された裏面配線１３およびバイアホール７，９に形
成される貫通配線１５によって電気的に接続されてい
る。
極ＥＲとボンディングパッドＢＰは，配線溝５の底面に
形成された裏面配線１３およびバイアホール７，９に形
成される貫通配線１５によって電気的に接続されてい
る。
【００１９】さらに，裏面３における配線溝５およびバ
イアホール７，９以外の全領域には，裏面電極としての
グランド電極１７が形成されている。
イアホール７，９以外の全領域には，裏面電極としての
グランド電極１７が形成されている。
【００２０】以上のような半導体素子１における配線構
造によれば，表面１１側に設けられた素子引出電極ＥＲ
とボンディングパッドＢＰとは，裏面３側に設けられた
裏面配線１３および貫通配線１５によって電気的に接続
可能となるために，半導体素子１のチップ面積を小さく
することが可能である。
造によれば，表面１１側に設けられた素子引出電極ＥＲ
とボンディングパッドＢＰとは，裏面３側に設けられた
裏面配線１３および貫通配線１５によって電気的に接続
可能となるために，半導体素子１のチップ面積を小さく
することが可能である。
【００２１】しかも裏面配線１３は，所定の深さを有す
る配線溝５の底面に形成されているので，半導体素子１
の裏面３に形成されるグランド電極１７との電気的絶縁
が保たれる。さらに，配線溝５の幅を拡張することで，
パターン幅の広い裏面配線１３が形成可能となるため
に，素子引出電極ＥＲとボンディングパッドＢＰ間の電
流容量への対応が容易である。
る配線溝５の底面に形成されているので，半導体素子１
の裏面３に形成されるグランド電極１７との電気的絶縁
が保たれる。さらに，配線溝５の幅を拡張することで，
パターン幅の広い裏面配線１３が形成可能となるため
に，素子引出電極ＥＲとボンディングパッドＢＰ間の電
流容量への対応が容易である。
【００２２】このような配線構造の製造方法について，
図３〜図７を参照しつつ，工程順に以下説明する。な
お，図３〜図７の（ａ）は，図１におけるａａ’断面を
示し，（ｂ）は，ｂｂ’断面を示している。
図３〜図７を参照しつつ，工程順に以下説明する。な
お，図３〜図７の（ａ）は，図１におけるａａ’断面を
示し，（ｂ）は，ｂｂ’断面を示している。
【００２３】第１の工程（図３参照）：半導体素子１の
裏面３に対して，最終的にグランド電極１７となる導電
膜１９を形成する。ただし，導電膜１９は，後の工程で
配線溝５を形成する予定の配線溝形成予定領域２１およ
びバイアホール７，９を形成する予定のバイアホール形
成予定領域２３が除かれたパターンを有している。な
お，この導電膜１９のパターンは，半導体素子１の裏面
３の全域にわたり導電膜１９を被着させた後に配線溝形
成領域２１およびバイアホール形成予定領域２３をエッ
チングすることによって形成されるようにしてもよい
が，その他，例えばリフトオフ法を用いるようにしても
よい。
裏面３に対して，最終的にグランド電極１７となる導電
膜１９を形成する。ただし，導電膜１９は，後の工程で
配線溝５を形成する予定の配線溝形成予定領域２１およ
びバイアホール７，９を形成する予定のバイアホール形
成予定領域２３が除かれたパターンを有している。な
お，この導電膜１９のパターンは，半導体素子１の裏面
３の全域にわたり導電膜１９を被着させた後に配線溝形
成領域２１およびバイアホール形成予定領域２３をエッ
チングすることによって形成されるようにしてもよい
が，その他，例えばリフトオフ法を用いるようにしても
よい。
【００２４】第２の工程（図４参照）：バイアホール形
成予定領域２３にのみ開口部を有するレジスト膜２５を
形成する。なお，このレジスト膜２５の開口部は，導電
膜１９の端部１９aに一致させるか，もしくは仮に位置
ずれが生じたとしても，図示のように，少なくとも端部
１９ａが露出するように調整する。
成予定領域２３にのみ開口部を有するレジスト膜２５を
形成する。なお，このレジスト膜２５の開口部は，導電
膜１９の端部１９aに一致させるか，もしくは仮に位置
ずれが生じたとしても，図示のように，少なくとも端部
１９ａが露出するように調整する。
【００２５】第３の工程（図５参照）：レジスト膜２５
の開口部から半導体素子１の表面１１に向けてエッチン
グ処理を施し，バイアホール７，９を形成する。このバ
イアホール７，９は，半導体素子１の裏面３から表面１
１に進むにつれて開口断面が縮小する順テーパ形状とな
るように制御される。さらに，バイアホール７，９は，
半導体素子１の表面１１に形成されている素子引出電極
ＥＲおよびボンディングパッドＢＰに達するように形成
されるとともに，レジスト膜２５および導電膜１９に対
してアンダーカットＵＣが入るようにする。
の開口部から半導体素子１の表面１１に向けてエッチン
グ処理を施し，バイアホール７，９を形成する。このバ
イアホール７，９は，半導体素子１の裏面３から表面１
１に進むにつれて開口断面が縮小する順テーパ形状とな
るように制御される。さらに，バイアホール７，９は，
半導体素子１の表面１１に形成されている素子引出電極
ＥＲおよびボンディングパッドＢＰに達するように形成
されるとともに，レジスト膜２５および導電膜１９に対
してアンダーカットＵＣが入るようにする。
【００２６】第４の工程（図６参照）：第２の工程で形
成されたレジスト膜２５を除去する。そして，第１の工
程で形成された導電膜１９をマスクとしてエッチング処
理を施し，所定の深さを有する配線溝５を形成する。こ
こでは等方的なエッチングが施され，配線溝５には，導
電膜１９に対してアンダーカットＵＣが入るようにす
る。
成されたレジスト膜２５を除去する。そして，第１の工
程で形成された導電膜１９をマスクとしてエッチング処
理を施し，所定の深さを有する配線溝５を形成する。こ
こでは等方的なエッチングが施され，配線溝５には，導
電膜１９に対してアンダーカットＵＣが入るようにす
る。
【００２７】第５の工程（図７参照）：半導体素子１の
裏面３の法線方向から，例えば蒸着法やスパッタリング
法等を用いて導電性材料を被着させて導電膜２７を形成
する。この導電膜２７は，図示したように，導電膜１９
の上面，配線溝５の底面，およびバイアホール７，９に
おける配線溝５側の側面２９上に形成され，それぞれ，
図２に示したグランド電極１７，裏面配線１３，および
貫通配線１５となる。
裏面３の法線方向から，例えば蒸着法やスパッタリング
法等を用いて導電性材料を被着させて導電膜２７を形成
する。この導電膜２７は，図示したように，導電膜１９
の上面，配線溝５の底面，およびバイアホール７，９に
おける配線溝５側の側面２９上に形成され，それぞれ，
図２に示したグランド電極１７，裏面配線１３，および
貫通配線１５となる。
【００２８】以上の第１〜第５の工程からなる配線構造
の製造方法によれば，図２に示した第１の実施の形態に
かかる配線構造を容易にかつ効率よく製造することが可
能である。
の製造方法によれば，図２に示した第１の実施の形態に
かかる配線構造を容易にかつ効率よく製造することが可
能である。
【００２９】具体的に言えば，第５の工程における，半
導体素子１の裏面３の法線方向からの導電性材料の被着
によって，配線溝５の底面に裏面配線１３が形成される
と同時に，バイアホール７，９には貫通配線１５が形成
される。しかも，第３の工程において，バイアホール
７，９は，導電膜１９に対してアンダーカットＵＣが入
るように形成されており，このアンダーカットＵＣを覆
う導電膜１９はマスクとして機能し，第５の工程におい
てバイアホール７，９に形成された導電膜２７，すなわ
ち貫通配線１５は，半導体素子１の裏面３に形成された
導電膜１９，２７，すなわちグランド電極１７と接触す
ることはない。同様に，第４の工程において，配線溝５
は，導電膜１９に対してアンダーカットＵＣが入るよう
に形成されており，このアンダーカットＵＣを覆う導電
膜１９はマスクとして機能し，第５の工程において配線
溝５の底面に形成された導電膜２７，すなわち裏面配線
１３は，半導体素子１の裏面３に形成された導電膜１
９，２７，すなわちグランド電極１７と接触することは
ない。
導体素子１の裏面３の法線方向からの導電性材料の被着
によって，配線溝５の底面に裏面配線１３が形成される
と同時に，バイアホール７，９には貫通配線１５が形成
される。しかも，第３の工程において，バイアホール
７，９は，導電膜１９に対してアンダーカットＵＣが入
るように形成されており，このアンダーカットＵＣを覆
う導電膜１９はマスクとして機能し，第５の工程におい
てバイアホール７，９に形成された導電膜２７，すなわ
ち貫通配線１５は，半導体素子１の裏面３に形成された
導電膜１９，２７，すなわちグランド電極１７と接触す
ることはない。同様に，第４の工程において，配線溝５
は，導電膜１９に対してアンダーカットＵＣが入るよう
に形成されており，このアンダーカットＵＣを覆う導電
膜１９はマスクとして機能し，第５の工程において配線
溝５の底面に形成された導電膜２７，すなわち裏面配線
１３は，半導体素子１の裏面３に形成された導電膜１
９，２７，すなわちグランド電極１７と接触することは
ない。
【００３０】さらに，第３の工程において，バイアホー
ル７，９は，半導体素子１の裏面３から表面１１に進む
につれて開口断面が縮小する順テーパ形状となるように
制御されている。このため，第５の工程において，半導
体素子１の裏面３や配線溝５の底面に導電膜２７が形成
されると同時に，このバイアホール７，９における配線
溝５側の側面２９上にも導電膜２７が形成される。すな
わち，素子引出電極ＥＲとボンディングパッドＢＰの接
続のための裏面配線１３および貫通配線１５は，一度に
形成されることとなり，半導体素子１の第１の実施の形
態にかかる配線構造の製造は少ない工程で実現可能とな
る。
ル７，９は，半導体素子１の裏面３から表面１１に進む
につれて開口断面が縮小する順テーパ形状となるように
制御されている。このため，第５の工程において，半導
体素子１の裏面３や配線溝５の底面に導電膜２７が形成
されると同時に，このバイアホール７，９における配線
溝５側の側面２９上にも導電膜２７が形成される。すな
わち，素子引出電極ＥＲとボンディングパッドＢＰの接
続のための裏面配線１３および貫通配線１５は，一度に
形成されることとなり，半導体素子１の第１の実施の形
態にかかる配線構造の製造は少ない工程で実現可能とな
る。
【００３１】（第２の実施の形態）図２に示した第１の
実施の形態にかかる配線構造に代えて，図８の第２の実
施の形態にかかる配線構造を図１の半導体素子１に適用
することも可能である。なお，図１の半導体素子１にお
けるａａ’断面を図８（ａ）に，またｂｂ’断面を図８
（ｂ）に示す。
実施の形態にかかる配線構造に代えて，図８の第２の実
施の形態にかかる配線構造を図１の半導体素子１に適用
することも可能である。なお，図１の半導体素子１にお
けるａａ’断面を図８（ａ）に，またｂｂ’断面を図８
（ｂ）に示す。
【００３２】この半導体素子１の裏面３には，配線溝５
５およびバイアホール５７，５９が形成されている。配
線溝５５は，少なくともこの配線溝５５の底面に形成さ
れる裏面配線６３が半導体素子１の裏面３に浮き出ない
程度の深さを有している。また，バイアホール５７，５
９は，半導体素子１の表面１１に設けられた素子引出電
極ＥＲおよびボンディングパッドＢＰに達する深さを有
している。そして，配線溝５５は半導体素子１の内部に
進むにつれて開口断面が拡大する逆テーパ形状を有して
いる。また，バイアホール５７，５９において，配線溝
５５側の側面７９は，配線溝５５の底面とのなす角度が
９０度超となるように形成されており，配線溝５５側の
側面７９以外の側面８１は，９０度未満となるように形
成されている。
５およびバイアホール５７，５９が形成されている。配
線溝５５は，少なくともこの配線溝５５の底面に形成さ
れる裏面配線６３が半導体素子１の裏面３に浮き出ない
程度の深さを有している。また，バイアホール５７，５
９は，半導体素子１の表面１１に設けられた素子引出電
極ＥＲおよびボンディングパッドＢＰに達する深さを有
している。そして，配線溝５５は半導体素子１の内部に
進むにつれて開口断面が拡大する逆テーパ形状を有して
いる。また，バイアホール５７，５９において，配線溝
５５側の側面７９は，配線溝５５の底面とのなす角度が
９０度超となるように形成されており，配線溝５５側の
側面７９以外の側面８１は，９０度未満となるように形
成されている。
【００３３】そして，表面１１に形成された素子引出電
極ＥＲとボンディングパッドＢＰは，配線溝５５の底面
に形成される裏面配線６３およびバイアホール５７，５
９の配線溝５５側の側面７９に形成される貫通配線６５
によって電気的に接続されている。
極ＥＲとボンディングパッドＢＰは，配線溝５５の底面
に形成される裏面配線６３およびバイアホール５７，５
９の配線溝５５側の側面７９に形成される貫通配線６５
によって電気的に接続されている。
【００３４】なお，裏面３における配線溝５５およびバ
イアホール５７，５９以外の全領域には，裏面電極とし
てのグランド電極６７が形成されている。
イアホール５７，５９以外の全領域には，裏面電極とし
てのグランド電極６７が形成されている。
【００３５】以上のような半導体素子１における第２の
実施の形態にかかる配線構造によれば，前記第１の実施
の形態にかかる配線構造と同様に，素子引出電極ＥＲと
ボンディングパッドＢＰとを，裏面３に設けられた裏面
配線６３および貫通配線６５によって電気的に接続され
るために，半導体素子１のチップ面積を小さくすること
が可能である。
実施の形態にかかる配線構造によれば，前記第１の実施
の形態にかかる配線構造と同様に，素子引出電極ＥＲと
ボンディングパッドＢＰとを，裏面３に設けられた裏面
配線６３および貫通配線６５によって電気的に接続され
るために，半導体素子１のチップ面積を小さくすること
が可能である。
【００３６】しかも裏面配線６３は，所定の深さを有す
る配線溝５５の底面に形成されているので，半導体素子
１の裏面３に形成されるグランド電極６７との電気的絶
縁が保たれる。
る配線溝５５の底面に形成されているので，半導体素子
１の裏面３に形成されるグランド電極６７との電気的絶
縁が保たれる。
【００３７】以上のような第２の実施の形態にかかる配
線構造の製造方法について，図９〜図１３を参照しつ
つ，製造工程を追いながら以下説明する。なお，図９〜
図１３の（ａ）は，図１の半導体素子１におけるａａ’
断面を示し，（ｂ）は，ｂｂ’断面を示している。
線構造の製造方法について，図９〜図１３を参照しつ
つ，製造工程を追いながら以下説明する。なお，図９〜
図１３の（ａ）は，図１の半導体素子１におけるａａ’
断面を示し，（ｂ）は，ｂｂ’断面を示している。
【００３８】第１の工程（図９参照）：半導体素子１の
裏面３に対して，レジスト膜６９を形成する。ただし，
レジスト膜６９は，次の第２の工程でバイアホール５
７，５９が形成されるバイアホール形成予定領域７３が
除かれたパターンを有している。
裏面３に対して，レジスト膜６９を形成する。ただし，
レジスト膜６９は，次の第２の工程でバイアホール５
７，５９が形成されるバイアホール形成予定領域７３が
除かれたパターンを有している。
【００３９】第２の工程（図１０参照）：前工程で形成
されたレジスト膜６９をマスクとして半導体素子１を裏
面３側からエッチングし，バイアホール５７，５９を形
成する。ここで，バイアホール５７，５９は，半導体素
子１の素子内部に進むにつれて，開口断面が縮小する順
テーパ形状となるようにエッチングされる。さらに，バ
イアホール５７，５９は，後の工程において再度エッチ
ングされるために，この工程におけるエッチングと後の
工程におけるエッチングが終了した時点で，このバイア
ホール５７，５９の先端が半導体素子１の表面１１に設
けられている素子引出電極ＥＲまたはボンディングパッ
ドＢＰに到達するようにエッチングされればよい。
されたレジスト膜６９をマスクとして半導体素子１を裏
面３側からエッチングし，バイアホール５７，５９を形
成する。ここで，バイアホール５７，５９は，半導体素
子１の素子内部に進むにつれて，開口断面が縮小する順
テーパ形状となるようにエッチングされる。さらに，バ
イアホール５７，５９は，後の工程において再度エッチ
ングされるために，この工程におけるエッチングと後の
工程におけるエッチングが終了した時点で，このバイア
ホール５７，５９の先端が半導体素子１の表面１１に設
けられている素子引出電極ＥＲまたはボンディングパッ
ドＢＰに到達するようにエッチングされればよい。
【００４０】第３の工程（図１１参照）：まず，第１の
工程で形成されたレジスト膜６９を除去する。続いて，
新たに半導体素子１の裏面３に対して，レジスト膜７５
を形成する。このレジスト膜７５は，次の第４の工程で
配線溝５５が形成される配線溝形成予定領域７１および
前記第２の工程で形成されたバイアホール５７，５９の
開口部が除かれたパターンを有している。
工程で形成されたレジスト膜６９を除去する。続いて，
新たに半導体素子１の裏面３に対して，レジスト膜７５
を形成する。このレジスト膜７５は，次の第４の工程で
配線溝５５が形成される配線溝形成予定領域７１および
前記第２の工程で形成されたバイアホール５７，５９の
開口部が除かれたパターンを有している。
【００４１】第４の工程（図１２参照）：前記第３の工
程で形成されたレジスト膜７５をマスクとしてエッチン
グ処理を施す。これによって，配線溝５５が形成される
とともに，前記第２の工程で形成されたバイアホール５
７，５９の形状を整形する。
程で形成されたレジスト膜７５をマスクとしてエッチン
グ処理を施す。これによって，配線溝５５が形成される
とともに，前記第２の工程で形成されたバイアホール５
７，５９の形状を整形する。
【００４２】まず，配線溝５５は，半導体素子１の素子
内部に進むにつれて開口断面が拡大する逆テーパ形状と
される。一方，バイアホール５７，５９は，このエッチ
ング処理によってその開口面積が拡大される。そして，
特に，半導体素子１の裏面３から配線溝５５の底面まで
の浅い部分については，配線溝５５と同様の逆テーパ形
状とされ，それより深い部分については，前記第２の工
程で形成された順テーパ形状が保たれている。したがっ
て，バイアホール５７，５９における配線溝５５側の側
面７９と配線溝５５の底面との成す角度は９０度超とさ
れ，この側面７９以外の側面８１と半導体素子１の裏面
３との成す角度は９０度未満とされている。なお，以上
のような配線溝５５の形成と，バイアホール５７，５９
の整形については，異方性ドライエッチング法を用いる
ことができる。また，この他に，クエン酸などの有機酸
と過酸化水素水の混合液によるウエットエッチング法を
用いることも可能である。さらに，ドライエッチング法
とウエットエッチング法を適宜組み合わせることでも実
現される。
内部に進むにつれて開口断面が拡大する逆テーパ形状と
される。一方，バイアホール５７，５９は，このエッチ
ング処理によってその開口面積が拡大される。そして，
特に，半導体素子１の裏面３から配線溝５５の底面まで
の浅い部分については，配線溝５５と同様の逆テーパ形
状とされ，それより深い部分については，前記第２の工
程で形成された順テーパ形状が保たれている。したがっ
て，バイアホール５７，５９における配線溝５５側の側
面７９と配線溝５５の底面との成す角度は９０度超とさ
れ，この側面７９以外の側面８１と半導体素子１の裏面
３との成す角度は９０度未満とされている。なお，以上
のような配線溝５５の形成と，バイアホール５７，５９
の整形については，異方性ドライエッチング法を用いる
ことができる。また，この他に，クエン酸などの有機酸
と過酸化水素水の混合液によるウエットエッチング法を
用いることも可能である。さらに，ドライエッチング法
とウエットエッチング法を適宜組み合わせることでも実
現される。
【００４３】第５の工程（図１３参照）：初めに，前記
第３の工程で形成されたレジスト膜７５を除去する。そ
して半導体素子１の裏面３の法線方向から，例えば蒸着
法やスパッタリング法等を用いて導電性材料を被着させ
て導電膜７７を形成する。この導電膜７７は，図示した
ように，半導体素子１の裏面３，配線溝５５の底面，バ
イアホール５７，５９における配線溝５５側の側面７
９，およびバイアホール５７，５９に露出している素子
引出電極ＥＲ，ボンディングパッドＢＰ上に形成され，
それぞれ，図８に示したグランド電極６７，裏面配線６
３，および貫通配線６５となる。
第３の工程で形成されたレジスト膜７５を除去する。そ
して半導体素子１の裏面３の法線方向から，例えば蒸着
法やスパッタリング法等を用いて導電性材料を被着させ
て導電膜７７を形成する。この導電膜７７は，図示した
ように，半導体素子１の裏面３，配線溝５５の底面，バ
イアホール５７，５９における配線溝５５側の側面７
９，およびバイアホール５７，５９に露出している素子
引出電極ＥＲ，ボンディングパッドＢＰ上に形成され，
それぞれ，図８に示したグランド電極６７，裏面配線６
３，および貫通配線６５となる。
【００４４】以上の第１〜第５の工程からなる配線構造
の製造方法によれば，図８に示した第２の実施の形態に
かかる配線構造を容易にかつ効率よく製造することが可
能である。
の製造方法によれば，図８に示した第２の実施の形態に
かかる配線構造を容易にかつ効率よく製造することが可
能である。
【００４５】具体的に言えば，第５の工程における，半
導体素子１の裏面３の法線方向からの導電性材料の被着
によって，この裏面３におけるグランド電極６７の形成
と同時に，配線溝５５の底面に裏面配線６３が形成さ
れ，バイアホール５７，５９には貫通配線６５が形成さ
れる。しかも，第４の工程において，バイアホール５
７，５９の側面８１は，半導体素子１の裏面３に対し
て，９０度未満の角度となるようにエッチングが制御さ
れており，この側面８１の形状によって， 第５の工程
においてバイアホール５７，５９に形成された導電膜７
７，すなわち貫通配線６５は，半導体素子１の裏面３に
形成された導電膜７７，すなわちグランド電極６７と接
触することはない。同様に，第４の工程において，配線
溝５５は逆テーパ形状とされており，第５の工程におい
て配線溝５５の底面に形成された導電膜７７，すなわち
裏面配線６３は，半導体素子１の裏面３に形成された導
電膜７７，すなわちグランド電極６７と接触することは
ない。
導体素子１の裏面３の法線方向からの導電性材料の被着
によって，この裏面３におけるグランド電極６７の形成
と同時に，配線溝５５の底面に裏面配線６３が形成さ
れ，バイアホール５７，５９には貫通配線６５が形成さ
れる。しかも，第４の工程において，バイアホール５
７，５９の側面８１は，半導体素子１の裏面３に対し
て，９０度未満の角度となるようにエッチングが制御さ
れており，この側面８１の形状によって， 第５の工程
においてバイアホール５７，５９に形成された導電膜７
７，すなわち貫通配線６５は，半導体素子１の裏面３に
形成された導電膜７７，すなわちグランド電極６７と接
触することはない。同様に，第４の工程において，配線
溝５５は逆テーパ形状とされており，第５の工程におい
て配線溝５５の底面に形成された導電膜７７，すなわち
裏面配線６３は，半導体素子１の裏面３に形成された導
電膜７７，すなわちグランド電極６７と接触することは
ない。
【００４６】さらに，第２，４の工程では，バイアホー
ル５７，５９における配線溝５５側の側面７９は，配線
溝５５の底面に対して９０度超の角度となるようにエッ
チングが制御されている。したがって，第５の工程にお
ける導電性材料の被着の際，半導体素子１の裏面３や，
配線溝５５の底面への導電膜７７の形成と同時に，この
バイアホール５７，５９における配線溝５５側の側面７
９上に導電膜７７が形成される。すなわち，素子引出電
極ＥＲとボンディングパッドＢＰの接続のための裏面配
線６３および貫通配線６５は，最低１回の工程で形成さ
れることとなる。しかも，上記の第２の実施の形態にか
かる配線構造の製造方法によれば，グランド電極６７も
同時に形成可能なために，前記の第１の実施の形態にか
かる配線構造の製造方法に比べて，より一層の工程短縮
が実現される。
ル５７，５９における配線溝５５側の側面７９は，配線
溝５５の底面に対して９０度超の角度となるようにエッ
チングが制御されている。したがって，第５の工程にお
ける導電性材料の被着の際，半導体素子１の裏面３や，
配線溝５５の底面への導電膜７７の形成と同時に，この
バイアホール５７，５９における配線溝５５側の側面７
９上に導電膜７７が形成される。すなわち，素子引出電
極ＥＲとボンディングパッドＢＰの接続のための裏面配
線６３および貫通配線６５は，最低１回の工程で形成さ
れることとなる。しかも，上記の第２の実施の形態にか
かる配線構造の製造方法によれば，グランド電極６７も
同時に形成可能なために，前記の第１の実施の形態にか
かる配線構造の製造方法に比べて，より一層の工程短縮
が実現される。
【００４７】（第３の実施の形態）図２に示した第１の
実施の形態にかかる配線構造における配線溝５およびバ
イアホール７，９に対して絶縁材料８３を充填するよう
にしてもよい。この第３の実施の形態にかかる配線構造
を図１４に示す。なお，図１４（ａ）は図１の半導体素
子１におけるａａ’断面を示し，図１４（ｂ）はｂｂ’
断面を示している。
実施の形態にかかる配線構造における配線溝５およびバ
イアホール７，９に対して絶縁材料８３を充填するよう
にしてもよい。この第３の実施の形態にかかる配線構造
を図１４に示す。なお，図１４（ａ）は図１の半導体素
子１におけるａａ’断面を示し，図１４（ｂ）はｂｂ’
断面を示している。
【００４８】図１４に示すように，絶縁材料８３は，配
線溝５およびバイアホール７，９に充填されているため
に，裏面配線１３および貫通配線１５は外部に露出しな
い。これによって，例えば，半導体素子１を金属ペース
トを用いて，パッケージに接着する際に，この金属ペー
ストが配線溝５やバイアホール７，９に入り込み，裏面
配線１３や貫通配線１５が裏面３に形成されたグランド
電極１７に対して電気的に短絡することはない。また，
裏面配線１３や貫通配線１５が絶縁材料８３によって密
封されるために，耐環境性も向上する。なお，この絶縁
材料８３の充填量を半導体素子１の裏面３に浮き出ない
程度とすれば，この半導体素子１のパッケージへの接着
が好適に実施できる。また，絶縁材料８３としては，酸
化シリコン，窒化シリコン，あるいはポリイミド樹脂な
どを用いることが可能である。
線溝５およびバイアホール７，９に充填されているため
に，裏面配線１３および貫通配線１５は外部に露出しな
い。これによって，例えば，半導体素子１を金属ペース
トを用いて，パッケージに接着する際に，この金属ペー
ストが配線溝５やバイアホール７，９に入り込み，裏面
配線１３や貫通配線１５が裏面３に形成されたグランド
電極１７に対して電気的に短絡することはない。また，
裏面配線１３や貫通配線１５が絶縁材料８３によって密
封されるために，耐環境性も向上する。なお，この絶縁
材料８３の充填量を半導体素子１の裏面３に浮き出ない
程度とすれば，この半導体素子１のパッケージへの接着
が好適に実施できる。また，絶縁材料８３としては，酸
化シリコン，窒化シリコン，あるいはポリイミド樹脂な
どを用いることが可能である。
【００４９】以上の第３の実施の形態においては，前記
の第１の実施の形態にかかる配線構造における配線溝５
およびバイアホール７，９に対して絶縁材料８３を充填
した場合について説明したが，これに限らず，図８に示
した第２に実施の形態にかかる配線構造における配線溝
５５およびバイアホール５７，５９に対して絶縁材料８
３を充填してもよい。
の第１の実施の形態にかかる配線構造における配線溝５
およびバイアホール７，９に対して絶縁材料８３を充填
した場合について説明したが，これに限らず，図８に示
した第２に実施の形態にかかる配線構造における配線溝
５５およびバイアホール５７，５９に対して絶縁材料８
３を充填してもよい。
【００５０】また，第３の実施の形態にかかる配線構造
の製造については，前記の第１，２の実施の形態にかか
る配線構造の製造方法と同一の工程で実現可能であり，
最終工程において，絶縁材料８３の充填を実施すれば，
第３の実施の形態にかかる配線構造を容易にかつ効率よ
く製造できる。
の製造については，前記の第１，２の実施の形態にかか
る配線構造の製造方法と同一の工程で実現可能であり，
最終工程において，絶縁材料８３の充填を実施すれば，
第３の実施の形態にかかる配線構造を容易にかつ効率よ
く製造できる。
【００５１】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００５２】例えば，上述の実施の形態において，バイ
アホールは，半導体素子の表面に形成される素子引出電
極およびボンディングパッドの形成領域に形成される場
合について説明したが，本発明はこれに限らず，バイア
ホールは，素子引出電極および／またはボンディングパ
ッドの形成領域以外に形成され，半導体素子の表面にお
いて，別途接続されるようにした場合についても適用可
能である。
アホールは，半導体素子の表面に形成される素子引出電
極およびボンディングパッドの形成領域に形成される場
合について説明したが，本発明はこれに限らず，バイア
ホールは，素子引出電極および／またはボンディングパ
ッドの形成領域以外に形成され，半導体素子の表面にお
いて，別途接続されるようにした場合についても適用可
能である。
【００５３】
【発明の効果】請求項１〜５に記載の発明によれば，半
導体素子の配線が裏面に設けられるために，例えば幅の
広いパターンを有する配線であっても，配線にかかる面
積を小さくでき，結果的に半導体素子全体の小面積化を
図ることができる。
導体素子の配線が裏面に設けられるために，例えば幅の
広いパターンを有する配線であっても，配線にかかる面
積を小さくでき，結果的に半導体素子全体の小面積化を
図ることができる。
【００５４】また，請求項６〜８に記載の発明によれ
ば，請求項１〜５に記載の発明にかかる配線構造を容易
にかつ効率よく製造することが可能である。
ば，請求項１〜５に記載の発明にかかる配線構造を容易
にかつ効率よく製造することが可能である。
【図１】本発明の実施の形態にかかる配線構造を有する
半導体素子の外観を示す斜視図である。
半導体素子の外観を示す斜視図である。
【図２】本発明の第１の実施の形態にかかる配線構造を
示す断面図であり，図２（ａ）は図１におけるａａ’断
面を示し，図２（ｂ）は図１におけるｂｂ’断面を示
す。
示す断面図であり，図２（ａ）は図１におけるａａ’断
面を示し，図２（ｂ）は図１におけるｂｂ’断面を示
す。
【図３】図２の配線構造を製造する際の第１の工程にお
ける配線構造を示す断面図であり，図３（ａ）は図１に
おけるａａ’断面を示し，図３（ｂ）は図１におけるｂ
ｂ’断面を示す。
ける配線構造を示す断面図であり，図３（ａ）は図１に
おけるａａ’断面を示し，図３（ｂ）は図１におけるｂ
ｂ’断面を示す。
【図４】図２の配線構造を製造する際の第２の工程にお
ける配線構造を示す断面図であり，図４（ａ）は図１に
おけるａａ’断面を示し，図４（ｂ）は図１におけるｂ
ｂ’断面を示す。
ける配線構造を示す断面図であり，図４（ａ）は図１に
おけるａａ’断面を示し，図４（ｂ）は図１におけるｂ
ｂ’断面を示す。
【図５】図２の配線構造を製造する際の第３の工程にお
ける配線構造を示す断面図であり，図５（ａ）は図１に
おけるａａ’断面を示し，図５（ｂ）は図１におけるｂ
ｂ’断面を示す。
ける配線構造を示す断面図であり，図５（ａ）は図１に
おけるａａ’断面を示し，図５（ｂ）は図１におけるｂ
ｂ’断面を示す。
【図６】図２の配線構造を製造する際の第４の工程にお
ける配線構造を示す断面図であり，図６（ａ）は図１に
おけるａａ’断面を示し，図６（ｂ）は図１におけるｂ
ｂ’断面を示す。
ける配線構造を示す断面図であり，図６（ａ）は図１に
おけるａａ’断面を示し，図６（ｂ）は図１におけるｂ
ｂ’断面を示す。
【図７】図２の配線構造を製造する際の第５の工程にお
ける配線構造を示す断面図であり，図７（ａ）は図１に
おけるａａ’断面を示し，図７（ｂ）は図１におけるｂ
ｂ’断面を示す。
ける配線構造を示す断面図であり，図７（ａ）は図１に
おけるａａ’断面を示し，図７（ｂ）は図１におけるｂ
ｂ’断面を示す。
【図８】本発明の第２の実施の形態にかかる配線構造を
示す断面図であり，図８（ａ）は図１におけるａａ’断
面を示し，図８（ｂ）は図１におけるｂｂ’断面を示
す。
示す断面図であり，図８（ａ）は図１におけるａａ’断
面を示し，図８（ｂ）は図１におけるｂｂ’断面を示
す。
【図９】図８の配線構造を製造する際の第１の工程にお
ける配線構造を示す断面図であり，図９（ａ）は図１に
おけるａａ’断面を示し，図９（ｂ）は図１におけるｂ
ｂ’断面を示す。
ける配線構造を示す断面図であり，図９（ａ）は図１に
おけるａａ’断面を示し，図９（ｂ）は図１におけるｂ
ｂ’断面を示す。
【図１０】図８の配線構造を製造する際の第２の工程に
おける配線構造を示す断面図であり，図１０（ａ）は図
１におけるａａ’断面を示し，図１０（ｂ）は図１にお
けるｂｂ’断面を示す。
おける配線構造を示す断面図であり，図１０（ａ）は図
１におけるａａ’断面を示し，図１０（ｂ）は図１にお
けるｂｂ’断面を示す。
【図１１】図８の配線構造を製造する際の第３の工程に
おける配線構造を示す断面図であり，図１１（ａ）は図
１におけるａａ’断面を示し，図１１（ｂ）は図１にお
けるｂｂ’断面を示す。
おける配線構造を示す断面図であり，図１１（ａ）は図
１におけるａａ’断面を示し，図１１（ｂ）は図１にお
けるｂｂ’断面を示す。
【図１２】図８の配線構造を製造する際の第４の工程に
おける配線構造を示す断面図であり，図１２（ａ）は図
１におけるａａ’断面を示し，図１２（ｂ）は図１にお
けるｂｂ’断面を示す。
おける配線構造を示す断面図であり，図１２（ａ）は図
１におけるａａ’断面を示し，図１２（ｂ）は図１にお
けるｂｂ’断面を示す。
【図１３】図８の配線構造を製造する際の第５の工程に
おける配線構造を示す断面図であり，図１３（ａ）は図
１におけるａａ’断面を示し，図１３（ｂ）は図１にお
けるｂｂ’断面を示す。
おける配線構造を示す断面図であり，図１３（ａ）は図
１におけるａａ’断面を示し，図１３（ｂ）は図１にお
けるｂｂ’断面を示す。
【図１４】本発明の第３の実施の形態にかかる配線構造
を示す断面図であり，図１４（ａ）は図１におけるａ
ａ’断面を示し，図１４（ｂ）は図１におけるｂｂ’断
面を示す。
を示す断面図であり，図１４（ａ）は図１におけるａ
ａ’断面を示し，図１４（ｂ）は図１におけるｂｂ’断
面を示す。
【図１５】従来の配線構造を有する半導体素子の外観を
示す斜視図である。
示す斜視図である。
１ 半導体素子 ３ 裏面 ５ 配線溝 ７，９ バイアホール １３ 裏面配線 １５ 貫通配線 １７ グランド電極 １９ 導電膜 １９ａ 導電膜の端部 ２１ 配線溝形成予定領域 ２３ バイアホール形成予定領域 ２５ レジスト膜 ２７ 導電膜 ２９ 側面 ８３ 絶縁材料 ＢＰ ボンディングパッド ＥＲ 素子引出電極 ＵＣ アンダーカット
Claims (8)
- 【請求項１】 半導体素子の表面に形成される素子引出
電極とボンディングパッドとを電気的に接続する半導体
素子の配線構造において：前記半導体素子の裏面に形成
される配線溝と；前記配線溝の底面に形成される裏面配
線と；前記半導体素子の表面と前記配線溝の底面とを貫
通するバイアホールと；前記バイアホールを介して，前
記裏面配線と前記素子引出電極および前記ボンディング
パッドとを電気的に接続する貫通配線と；を備えている
ことを特徴とする半導体素子の配線構造。 - 【請求項２】 前記配線溝の断面は，前記半導体素子の
裏面から素子内部に進むにつれて開口断面が拡大する逆
テーパ形状であることを特徴とする，請求項１に記載の
半導体素子の配線構造。 - 【請求項３】 前記配線溝の底面と前記バイアホールに
おける前記貫通配線が配される側面との成す角度は９０
度超であることを特徴とする，請求項１または２に記載
の半導体素子の配線構造。 - 【請求項４】 少なくとも，前記配線溝における前記裏
面配線の露出部および前記バイアホールにおける前記貫
通配線の露出部は，絶縁材料によって被覆されることを
特徴とする，請求項１，２，または３のいずれかに記載
の半導体素子の配線構造。 - 【請求項５】 前記バイアホールは，前記半導体素子の
表面における前記素子引出電極および／または前記ボン
ディングパッドの形成領域に形成されることを特徴とす
る，請求項１，２，３，または４のいずれかに記載の半
導体素子の配線構造。 - 【請求項６】 半導体素子の表面に形成される素子引出
電極とボンディングパッドとを電気的に接続する半導体
素子の配線構造の製造方法であって：前記半導体素子の
裏面における配線溝およびバイアホールの形成予定領域
以外の領域に裏面電極を形成する工程と；前記バイアホ
ールの形成予定領域に，前記裏面電極に対してアンダー
カットの入ったバイアホールを形成する工程と；前記配
線溝の形成予定領域に，前記裏面電極に対してアンダー
カットの入った配線溝を形成する工程と；前記半導体素
子の裏面の法線方向から，前記裏面に対して導電性材料
を被着させる工程と；から成ることを特徴とする，半導
体素子の配線構造の製造方法。 - 【請求項７】 半導体素子の表面に形成される素子引出
電極とボンディングパッドとを電気的に接続する半導体
素子の配線構造の製造方法であって；前記半導体素子の
裏面におけるバイアホールの形成予定領域に，前記半導
体素子の裏面から素子内部に進むにつれて開口断面が縮
小する順テーパ形状のバイアホールを形成する工程と；
前記配線溝の形成予定領域に，前記半導体素子の裏面か
ら素子内部に進むにつれて開口部が拡大する逆テーパ形
状の配線溝を形成するとともに，前工程で形成された順
テーパ形状のバイアホールにおける貫通配線が配される
側面以外の側面に対して，前記半導体素子の裏面から所
定の深さまでは，前記半導体素子の裏面から素子内部に
進むにつれて開口断面が広がる逆テーパ処理を施す工程
と；前記半導体素子の裏面の法線方向から，前記裏面に
対して導電性材料を被着させる工程と；から成ることを
特徴とする，半導体素子の配線構造の製造方法。 - 【請求項８】 前記バイアホールは，前記半導体素子の
表面における前記素子引出電極および／または前記ボン
ディングパッドの形成領域に形成されることを特徴とす
る，請求項６または７に記載の半導体素子の配線構造の
製造方法。
Priority Applications (4)
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|---|---|---|---|
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| KR1019980014780A KR100325784B1 (ko) | 1997-06-30 | 1998-04-24 | 반도체소자의배선구조및그제조방법 |
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|---|---|---|---|
| JP18918497A JP3629902B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体素子の配線構造およびその製造方法 |
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| JP3629902B2 JP3629902B2 (ja) | 2005-03-16 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103521A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2009302453A (ja) * | 2008-06-17 | 2009-12-24 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| JP2016012737A (ja) * | 2015-10-06 | 2016-01-21 | 三菱電機株式会社 | 半導体装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291822A (ja) * | 2000-02-04 | 2001-10-19 | Seiko Epson Corp | 半導体チップの製造方法および半導体装置の製造方法、半導体チップ、半導体装置、接続用基板、電子機器 |
| US6590283B1 (en) * | 2000-02-28 | 2003-07-08 | Agere Systems Inc. | Method for hermetic leadless device interconnect using a submount |
| WO2002031865A1 (en) | 2000-10-13 | 2002-04-18 | Emcore Corporation | Method of making an electrode |
| EP1403926A2 (en) * | 2002-09-27 | 2004-03-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7510907B2 (en) * | 2005-06-22 | 2009-03-31 | Intel Corporation | Through-wafer vias and surface metallization for coupling thereto |
| US20070283832A1 (en) * | 2006-06-09 | 2007-12-13 | Apple Computer, Inc. | Imprint circuit patterning |
| US7932179B2 (en) | 2007-07-27 | 2011-04-26 | Micron Technology, Inc. | Method for fabricating semiconductor device having backside redistribution layers |
| US20090032964A1 (en) * | 2007-07-31 | 2009-02-05 | Micron Technology, Inc. | System and method for providing semiconductor device features using a protective layer |
| JP5574639B2 (ja) * | 2009-08-21 | 2014-08-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| FR2951870B1 (fr) | 2009-10-28 | 2012-03-30 | Commissariat Energie Atomique | Structure d'interconnexion a cavite presentant une ou plusieurs remontees de contact sur les parois de la cavite et procede de realisation |
| TWI546925B (zh) * | 2010-02-09 | 2016-08-21 | 精材科技股份有限公司 | 晶片封裝體及其形成方法 |
| TWI532215B (zh) * | 2013-12-26 | 2016-05-01 | 隆達電子股份有限公司 | 發光二極體元件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351657A (ja) * | 1986-08-21 | 1988-03-04 | New Japan Radio Co Ltd | 金属パタ−ンの形成方法 |
| JPS63126250A (ja) * | 1986-11-15 | 1988-05-30 | Mitsubishi Electric Corp | 半導体装置、およびその製造方法 |
| JPH0529483A (ja) * | 1991-07-19 | 1993-02-05 | Rohm Co Ltd | 半導体集積装置 |
| JPH0547757A (ja) * | 1991-08-20 | 1993-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JPH0595049A (ja) * | 1991-10-01 | 1993-04-16 | Oki Electric Ind Co Ltd | 半導体装置及びその実装方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4286374A (en) * | 1979-02-24 | 1981-09-01 | International Computers Limited | Large scale integrated circuit production |
| JPS5843554A (ja) * | 1981-09-08 | 1983-03-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02257643A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1997
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-
1998
- 1998-03-24 TW TW087104359A patent/TW391063B/zh not_active IP Right Cessation
- 1998-04-06 US US09/055,345 patent/US5994763A/en not_active Expired - Fee Related
- 1998-04-24 KR KR1019980014780A patent/KR100325784B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351657A (ja) * | 1986-08-21 | 1988-03-04 | New Japan Radio Co Ltd | 金属パタ−ンの形成方法 |
| JPS63126250A (ja) * | 1986-11-15 | 1988-05-30 | Mitsubishi Electric Corp | 半導体装置、およびその製造方法 |
| JPH0529483A (ja) * | 1991-07-19 | 1993-02-05 | Rohm Co Ltd | 半導体集積装置 |
| JPH0547757A (ja) * | 1991-08-20 | 1993-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JPH0595049A (ja) * | 1991-10-01 | 1993-04-16 | Oki Electric Ind Co Ltd | 半導体装置及びその実装方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103521A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP4564434B2 (ja) * | 2005-09-30 | 2010-10-20 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2009302453A (ja) * | 2008-06-17 | 2009-12-24 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| JP4601686B2 (ja) * | 2008-06-17 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2016012737A (ja) * | 2015-10-06 | 2016-01-21 | 三菱電機株式会社 | 半導体装置 |
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