KR100325784B1 - 반도체소자의배선구조및그제조방법 - Google Patents

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Abstract

배선홈 (5)과 비어 홀 (7,9) 이 반도체 칩 (1) 의 배면 (3) 위에 형성되어 있다. 반도체 소자의 정면에 형성된 칩 (1) 과 본딩 패드 BP 위에 형성된 회로에서 돌출한 회로 전극 ER 은 배선 홈내에 형성된 배면 배선과 비어 홀 (7,9) 내에 형성된 관통 배선 (13) 의 도움으로 상호간에 전기적으로 연결되어 있다. 그와 같은 배선 구조에 있어서, 반도체 칩 (1) 의 크기를 증가시키지 않고, 적절한 폭을 가진 전선을 사용한 배선 패턴을 형성하는 것이 가능하게 되어 있다.

Description

반도체 소자의 배선구조 및 그 제조방법{WIRING STRUCTURE FOR SEMICONDUCTOR ELEMENT AND METHOD FOR FORMING THE SAME}
본 발명은 반도체소자용 배선구조에 관한 것으로, 특히 반도체 칩위에 집적회로와 같은 전기회로를 형성하는 데 사용되는 배선구조 및 그와 같은 배선구조를 형성하는 방법에 관한 것이다.
도 15 는 종래의 배선방법에 의해 형성한 예시적인 배선구조를 포함하는 반도체 칩 (101) 의 일 예를 나타낸 것이다. 도면에 도시된 바와 같이, 반도체칩은 칩위에 형성된 회로로부터 돌출한 전극(이하, 간단히 회로전극 (ER) 이라 한다)을 포함하며, 소정의 공정에 의해 회로 형성영역 (102) 내에 형성되어 있다. 또한, 그 칩 (101) 은 회로 형성영역 (102) 의 주변에 형성된 와이어 본딩용 본딩패드 BP 를 포함한다. 이 본딩 패드는 전기적으로 내부의 칩 (1) 회로와 외부의 회로를 연결시키는 접합점으로 기능한다.
상술한 반도체 칩 (101) 에서는, 통상, 회로 전극 ER 및 본딩 패드 BP 를 회로형성영역 (102) 내에 형성된 배선패턴 (105) 또는 회로형성영역 (102) 외에 형성된 배선 패턴 (106) 을 통해 상호 접속하고 있다.
그러나, 특정 회로설계에서는, 회로 전극 ER 과 본딩 패드 BP를 서로 근접 형성할 수 없는 경우가 종종 발생한다. 그와 같은 경우, 그들 상호간의 거리가 길어질 수 밖에 없기 때문에, 그 전기적 저항을 줄이고 적절하게 허용 가능한 전류 용량을 확보하기 위해서는, 배선패턴을 이루는 배선 (105, 106) 의 폭을 늘어난 거리 만큼 보상하여 크게 하여야 한다.
그러나, 회로형성영역 (102) 내에 배열된 배선 패턴 (105) 들은 서로 충분히 분리시켜야 하기 때문에, 비록 배선의 전기적 저항 및 허용가능한 전기 용량적인 면에서 바람직하더라도, 아무런 제한없이 배선 폭을 넓게 할 수 없다. 이러한 상충하는 문제를 해결하기 위해, 회로형성영역 (102) 의 외부에 제공된 배선 패턴 (106) 과 같은 외부 경로를 이용할 수도 있다. 이는 배선이 충분한 폭을 가지게 할 수도 있다. 그러나, 이는 자연적으로 반도체 칩의 크기를 증대시킨다.
그러므로, 본 발명은 상술한 종래의 반도체 소자용 배선구조에 수반하는 상술한 문제점들을 고려하여 이루어졌다.
따라서, 본 발명의 목적은, 배선구조에 따라 배선패턴이 배선의 전기적인 저항을 줄이고 배선의 허용가능한 전류 용량을 증가시키기에 충분한 폭을 가진 배선을 설계 및 형성할 수 있는, 반도체 칩상에 형성된 배선 구조를 제공하는데 있다. 본 발명의 다른 목적은, 그와 같은 배선구조를 반도체칩 상에 배치하는 방법을 제공하는데 있다.
도 1 은 본 발명에 따른 배선구조가 형성된 반도체칩의 외양을 도시한 사시도.
도 2(a) 및 2(b)는 본 발명의 제 1 실시예에 따른 배선 구조를 도시한 두 개의 단면도로서, 도 2(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 2(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 3 는 도 2 에서 도시한 배선구조를 형성하는 제 1 공정에 있어서의 배선구조의 두 단면도로서, 도 3(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 3(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 4 는 도 2 에서 도시한 배선구조를 형성하는 제 2 공정에 있어서의 배선구조의 두 단면도로서, 도 4(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 4(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 5 는 도 2 에서 도시한 배선구조를 형성하는 제 3 공정에 있어서의 배선구조의 두 단면도로서, 도 5(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 5(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 6 는 도 2 에서 도시한 배선구조를 형성하는 제 4 공정에 있어서의 배선구조의 두 단면도로서, 도 6(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 6(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 7 는 도 2 에서 도시한 배선구조를 형성하는 제 5 공정에 있어서의 배선구조의 두 단면도로서, 도 7(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 7(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 8 는 도 2(a),(b)는 본 발명의 제 2 실시예에 따른 배선 구조를 도시한 두 개의 단면도로서, 도 8(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 8(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 9 는 도 8 에서 도시한 배선구조를 형성하는 제 1 공정에 있어서의 배선구조의 두 단면도로서, 도 9(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 9(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 10 는 도 8 에서 도시한 배선구조를 형성하는 제 2 공정에 있어서의 배선구조의 두 단면도로서, 도 10(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 10(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 11 는 도 8 에서 도시한 배선구조를 형성하는 제 3 공정에 있어서의 배선구조의 두 단면도로서, 도 11(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 11(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 12 는 도 8 에서 도시한 배선구조를 형성하는 제 4 공정에 있어서의 배선구조의 두 단면도로서, 도 12(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 12(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 13 는 도 8 에서 도시한 배선구조를 형성하는 제 5 공정에 있어서의 배선구조의 두 단면도로서, 도 13(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 13(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 14 는 본 발명의 제 3 실시예에 따른 배선 구조를 도시한 두 개의 단면도로서, 도 14(a) 는 도 1 의 a-a' 라인을 따라 절단한 단면도, 도 14(b)는 도 1 의 b-b'를 따라 절단한 단면도.
도 15 는 종래의 배선 구조의 선행기술을 가진 반도체 소자의 외양을 도시한 사시도.
※도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩3 : 배면
5 : 배선홈7, 9 : 비어 홀
11 : 전면 13 : 배면 배선
15 : 관통 배선17 : 접지 전극
19 : 도전막21 : 배선홈 형성영역
23 : 비어홀 형성영역25 : 레지스트 막
27 : 도전막29 : 측면
상술한 문제점들을 해결하기 위해, 본 발명의 제 1 태양에 의하면, 회로 전극과 본딩 패드를 반도체칩의 전면에 형성하여 전기적으로 상호 접속하는 반도체 소자용 배선구조를 제공한다.
이 배선구조는
반도체칩의 배면에 형성된 배선 홈;
배선홈의 저면에 형성된 배면 배선;
반도체 칩의 전면과 배선 홈의 저면을 통해 관통하도록 형성된 비어 홀 (via-hole); 및
배면 배선과 비어 홀을 통해 회로전극과 본딩패드를 전기적으로 접속하는 관통배선들을 포함한다.
상기와 같이 구성된 배선구조에 의해, 반도체 칩이 모든 필요한 배선들을 그 전면상에 반드시 가질 필요가 없게 되며, 그 배션의 일부를 그 배면 상으로 옮길 수 있기 때문에, 모든 필요한 배선을 포함한 반도체칩의 크기를 줄일 수 있다. 또한, 배선 홈의 저부에 배면 배선을 형성하기 때문에, 반도체 칩의 배면 상에 형성된 접지전극 등의 다른 배면 전극들로부터 효과적으로 분리시킬 수 있다.
배선홈의 (즉, 도 1 의 라인 a - a' 를 따라 절단한) 단면은, 반도체칩의 배면으로부터 내부로 들어감에 따라 그 개구가 점차 확대되는, 원뿔모양을 하고 있다. 이러한 배선 홈의 구조에 의해, 배선 홈안에 배면 배선을 형성하기 위해 반도체 칩의 배면으로 부터 증착법(이베포레이션법) 또는 스퍼터링법을 이용하여 도전재료를 증착할 때, 오직 저면에만 도전재료가 증착되며 배선의 측면에는 증착되지 않게 된다. 따라서, 배면전극과 배면 배선을 각각 반도체칩의 배면 상부와 배선홈의 저면에 동시에 형성할 수 있게 된다.
배선 홈의 저면이 관통배선이 배치되는 비어 홀의 측면에 대하여, 90o보다 크게 배선홈을 형성하면, 배면 배선과 관통 배선을 배선홈의 저면과 비어 홀 내에 각각 동시에 형성할 수 있다. 또한, 최소한 배선 홈안에 형성된 배면 배선의 외부로 노출된 부분과 비어 홀을 통과하는 관통 배선의 외부로 노출된 부분을, 절연재료로 덮어, 배면 배선과 관통 배선을 접지 접극 등의 배면 전극으로 부터 양호하게 절연시킬 수 있다.
비어 홀은 반도체 칩 전면의 회로 전극 및/또는 본딩 패드 BP 를 형성하는 영역에 형성할 수도 있다. 이러한 구성에 의해, 비어 홀을 형성한 후, 비어 홀의 측면에 관통 배선을 형성하여, 배면 배선과 회로 전극 및/또는 본딩 패드 BP 간의 접속을 간단히 달성함으로써, 배선구조가 반도체 칩 상에 더 작은 영역을 점유하게 할 수 있다.
본 발명의 제 2 태양에 의하면, 회로 전극과 본딩 패드를 반도체 소자의 전면에 형성하여 서로 전기적으로 접속하는, 반도체 소자용 배선 구조를 형성하는 방법을 제공한다.
이 방법은
반도체칩의 배면상의, 배선 홈과 비어 홀을 형성하기 위해 준비된 영역과는 다른 영역에, 배면 전극을 형성하는 단계;
비어 홀용으로 준비된 영역내에 배면 전극에 대한 언더컷(undercut) 부분을 포함하는 비어 홀을 형성하는 단계;
배선 홈용으로 준비된 영역내에 배면 전극에 대한 언더컷 부분을 포함하는 배선 홈을 형성하는 단계; 및
반도체칩의 배면에 도전 재료를 법선과 평행한 방향으로 증착하는 단계를 포함한다.
상술한 방법에 의하면, 반도체 칩 상에 형성된 배선에 의해 점유되는 영역을줄일 수 있으며, 적은 공정단계로 배면 전극으로 부터 우수하게 절연된 배면 배선을 제조할 수 있다. 또한, 언더컷 부분이 도전 재료를 증착하는 공정에서 마스크로서 기능하기 때문에, 어떠한 새로운 마스크도 제공할 필요가 없으며, 불필요한 부분 상에의 도전재료의 증착을 피할 수 있다.
또한, 본 발명의 제 3 태양에 의하면, 회로 전극과 본딩 패드를 반도체 소자의 전면상에 형성하여 전기적으로 상호 접속하는, 반도체 소자용 배선 구조를 형성하는 방법을 제공한다.
이 방법은,
비어 홀이 역원뿔 모양의 단면(도 1 의 라인 b-b위에 취해진) 을 가지며 그 개구부가 반도체칩의 배면으로부터 내면으로 갈수록 점차 좁아지도록, 반도체칩의 배면상의, 비어 홀용으로 준비된 영역내에, 비어 홀을 형성하는 단계;
배선 홈이 역원뿔 모양의 단면을 가지며 그 개구부가 반도체칩의 배면으로부터 내면으로 갈수록 점차 확대되도록, 반도체칩의 배선 홈용으로 준비된 영역내에 배선 홈을 형성함과 동시에, 비어 홀이 역원뿔 모양의 단면을 가지며 그 개구부가 반도체칩의 내면으로부터 소정깊이 만큼 들어갈 때까지 점차 확대되도록, 관통배선이 형성된 비어 홀의 측면을 제외한, 이미 형성된 비어 홀의 재형성을 행하는 단계; 및
반도체 칩의 배면에 도전 재료를 법선과 평행하게 증착하는 단계를 포함한다.
이 방법에 따라, 배면 배선, 관통 배선, 및 배면 전극을 동시에 형성할 수있으므로, 공정의 수를 더욱 줄일 수 있다.
비어 홀은 반도체 칩의 전면 상에 회로 전극 및/또는 본딩 패드 형성용의 영역 내에 형성할 수도 있다. 이러한 구성에 의해, 비어 홀의 형성한 후 그 비어 홀의 측면에 관통 배선을 형성하여, 배면 배선과 회로 전극 및/또는 본딩 패드 간의 접속을 달성함으로써, 반도체 칩 상에 더 작은 영역을 점유하도록 배선구조를 용이하게 형성할 수 있다.
이러한 구성에 의해, 비어 홀을 형성한 후 그 비어 홀의 측면에 관통 배선을 형성함으로써, 배면 배선과 회로 전극 및/또는 본딩 패드 간의 접속을 용이하게 달성할 수 있기 때문에, 관통 배선과 회로 배선 및/또는 본딩 패드 간의 접속을 위해, 어떠한 추가적인 공정을 수행할 필요가 없게 된다.
본 발명의 바람직한 실시예
이하, 첨부도면을 참조하여, 본 발명에 따른 반도체 소자의 배선구조와 그 형성방법을 좀더 자세히 설명하기로 한다. 그러나, 다음의 설명에서는, 유사한 기능과 구성을 갖는 발명의 구성들을 동일부호로 표시한다.
(제 1 실시예)
도 1 은 본 발명의 제 1 실시예에 따른 반도체 칩 (1) 의 배면 (3) 상에 형성된 배선구조를 가진 반도체칩 (1) 의 외양을 도시한 사시도이며, 도 2 (a) 와 도 2 (b) 는 각각 도 1 의 a-a' 라인과 b-b' 라인을 따라 절단한 단면도이다.
이 도면에 도시된 바와 같이, 반도체 칩 (1) 의 배면 (3) 은 그 위에 형성된배선 홈 (5) 과 비어 홀 (7,9) 을 포함한다. 배선 홈 (5) 은, 배선 홈 (5) 의 저면에 배면 배선 (13) 을 형성할 때 칩의 배면의 표면을 초과하여 돌출하지 않을 정도의 깊이를 갖도록, 형성한다. 반면, 비어 홀 (7,9) 은, 칩 (1) 의 전면 (11) 에 형성된 회로전극 ER 과 본딩 패드 BP 에 도달할 수 있는 깊이를 갖고, 칩 (1) 의 배면으로부터 안쪽으로 들어갈수록 그 개구가 점차 좁아지도록, 형성한다.
반도체 칩 (1) 의 전면 (11) 에 형성된 회로 전극 ER 과 본딩 패드 BP 는 배선 홈 (5) 의 저면에 형성된 배면 배선 (13) 과 비어 홀 (7,9) 을 통해 형성된 관통 배선 (15) 에 의해 전기적으로 상호 접속되어 있다.
배선 홈 (5) 과 비어 홀 (7,9) 을 모두 포함하지 않는 배면 (3) 의 나머지 영역에는, 접지 전극 (17) 이 배면 전극으로서 형성되어 있다.
따라서, 상술한 배선 구조는 배면 (15) 상에 제공된 배면 배선 (13) 과 비어 홀 (7,9) 안의 관통 배선 (15) 에 의해 회로 전극과 본딩 패드를 전기적으로 상호 접속하는 것이 가능하므로, 반도체칩 (1) 의 배선용 영역을 실질적으로 감소시킬 수 있다.
또한, 배면 배선 (13) 을, 소정의 깊이를 가진 배선 홈 (5) 의 저면에 형성하기 때문에, 반도체칩 (1) 의 배면 (3) 상에 형성된 접지 전극 (17) 으로 부터 충분히 절연시킬 수 있다.
또한, 배면 배선으로 사용되는 배선의 폭을, 필요에 따라, 배선 홈 (5) 의 폭을 확대함에 의해 확장시킬 수 있기 때문에, 회로 전극 ER 과 본딩 패드 BP 간의허용가능한 전류 용량을 용이하게 제어할 수 있다.
이하, 상술한 배선 구조를 형성하는 방법을 도 3 을 참조하여 설명한다.
이들 도면중에서, 도 3(a), 4(a), 5(a), 6(a) 및 7(a) 는 도 1 의 a-a' 라인을 따라 각각 절단한 단면도이며, 도 3(b), 4(b), 5(b), 6(b), 7(b) 는 각각 도 1 의 b-b' 라인을 따라 절단한 단면도이다.
(제 1 공정 - 도 3(a), 3(b))
반도체 칩 (1) 의 소정 영역, 예를 들어 배선 홈 (5) 형성용으로 준비된 영역 (21), 및 비어 홀 (7,9) 형성용으로 준비된 영역을 제외한, 배면 (3) 상의 영역에, 도전막 (19)을 증착한다. 이 막 (19) 은 궁극적으로 후속 공정에서 접지 전극 (17) 이 된다. 따라서, 이 증착된 막 (19) 은 상술한 소정 영역을 제거한 패턴을 갖는다. 선택적으로, 반도체칩 (1) 의 전면을 피복하기 위해 먼저, 반도체칩 (1) 의 배면 (3) 상에 도전막 (19)을 증착하여 그 전체 표면을 덮은 후, 에칭 방법 또는 다른 방법, 예를 들면 리프트 오프(lift-off) 방법에 의해 영역 (21, 23) 등의 소정 영역을 제거함으로써, 형성할 수도 있다.
(제 2 공정 - 도 4(a), 4(b))
상부에 도전 막 (19) 이 증착된 배면 (3) 을 덮지만 비어 홀 (7,9) 형성용으로 준비된 영역 (23) 을 덮지 않도록, 레지스트 막 (25)을 도포하여, 레지스트 막 (25) 내에 개구를 남긴다. 이 경우, 레지스트 막 (25) 의 개구는, 그 안쪽 벽이 도전막의 모서리 (19a) 와 일치하거나 또는 비록 일치하지 아니하여도 모서리 (19a) 가 도 4(b) 의 개구안에 매우 약간 돌출하도록, 조절한다.
(제 3 공정 - 도 5 (a), 도 5 (b))
그 레지스트 막 (25)의 개구를 통하여 에칭을 행하여, 반도체 칩 (1) 의 전면 (11) 을 향하여 반도체칩 (1) 의 일부를 제거함으로써, 비어 홀 (7,9) 을 형성한다. 비어 홀 (7,9) 의 형성은 칩 (1) 의 배면 (3) 으로부터 전면 (11) 쪽으로 에칭을 진행하면서 비어 홀 (7,9) 의 개구가 점차 좁아지도록, 제어한다.
칩 (1) 의 전면 (11) 에 형성된 회로 전극 ER과 본딩 패드 BP 에 도달함과 동시에, 레지스트 막 (25)과 도전 막 (19) 아래에서 언더컷(측면 에칭) UC 측면방향으로 진행할 때까지, 비어 홀 (7,9)을 에칭한다.
(제 4 공정 - 도 6 (a), 6(b))
이 단계에서는, 제 2 공정에서 형성된 레지스트 막 (25)을 제거한다. 그후, 에칭이 좀더 행하여, 소정 깊이를 가진 배선 홈 (5) 을 형성한다. 이 에칭공정에서는, 제 1 공정에서 형성된 도전 막 (19) 이 마스크로서 기능한다. 이 경우, 에칭은 등방성이므로, 언더컷 UC 이 도전 막 (19) 아래에서 더욱 더 진행한다.
(제 5 공정 - 도 7(a), 7(b))
이 제 5 공정에서는, 증착법(이베포레이션법) 또는 스퍼터링법에 의해 반도체칩 (1) 의 배면 (3) 상에 도전재료를 법선의 방향으로 증착하여, 다시 도전 막 (27) 을 형성한다. 도 7(a) 및 7(b) 에 도시된 바와 같이, 도전 막 (27) 은 각각, 도전 막 (19) 의 윗면과 배선 홈 (5) 의 저면, 및 배선 홈 (5) 의 측면상의 비어 홀 (7,9) 의 측면 (29) 에, 형성한다. 이렇게 증착된 도전 막 (19) 들은 각각 도 2 에 도시된 바와 같이, 접지 전극 (17), 배면 배선 (13), 및 관통 배선 (13) 으로 기능한다. 제 1 공정 내지 제 5 공정으로 구성된 상술한 배선 구조를 형성하는 방법에 의하면, 도 2 에 도시된 본 발명의 제 1 실시예 따른 배선구조를 용이하고 효율적으로 제조할 수 있다.
좀더 자세히 설명하면, 상기 제 5 공정에서 수행한 바와 같이 반도체칩 (1) 의 배면 (3) 상에 도전 재료를 증착함으로써, 배선 홈 (5) 의 저면에 배면 배선 (13)을 형성함과 동시에, 비어 홀 (7,9) 내에 관통 배선 (15) 을 형성한다. 또한, 제 3 공정에서는, 도전 막 (19) 바로 아래에 언더컷 UC을 형성하기 위해, 비어 홀 (7,9) 을, 에칭에 의해 형성한다. 좀더 우수한 점은, 도전 막 (19) 이 언더컷 UC 을 보호하는 마스크로서 기능하므로, 제 5 공정에서 비어 홀 (7,9) 내에 형성된 도전 막 (27) (즉, 관통 배선 (15)) 이 칩 (1) 의 배면 (15) 에 형성된 도전 막 (19, 27) (즉, 접지전극 (17)) 과 접촉하지 않게 된다는 것이다.
이와 유사하게, 상술한 제 4 공정에서는, 배선 홈 (5) 을 에칭하여, 도전 막 (19) 바로 아래에 언더컷 UC 를 형성하고, 도전 막이 언더 컷 UC를 보호하기 위한 마스크로서 기능하기 때문에, 제 5 공정의 배선 홈 (5) 의 저면에 형성된 도전 막 (27) (즉, 예를 들어 배면 배선 (13)) 이 칩 (1) 의 배면 (3) 에 형성된 도전 막 (19,29) (즉, 접지 전극 (17)) 과 어떠한 접촉도 하지 않게 된다.
또한, 제 3 공정에서는, 비어 홀 (7,9) 의 형성을, 반도체칩 (1) 의 배면 (3) 으로부터 전면 (11) 으로 감에 따라 비어 홀 (7,9) 의 개구가 점차 좁아지도록, 제어한다. 따라서, 제 5 공정에서 칩 (1) 의 배면 (3) 과 배선 홈 (5)의 저면의 양면에 도전막을 형성하는 경우, 배선 홈 (5) 의 측면 (29) 에 위치한 비어 홀 (7,9) 의 측면에 도전 막 (27) 이 형성되게 된다. 즉, 회로 전극 ER 과 본딩 패드 BP 에 접속된 배면 배선 (13) 과 관통 배선 (15)을 하나의 공정으로 형성할 수 있기 때문에, 본 발명의 제 1 실시예에 따른 배선구조의 형성을 적은 수의 공정으로 실현할 수 있다.
(제 2 실시예)
도 2 (a) 와 2 (b) 에 도시된 본 발명의 제 1 실시예에 따른 배선 구조 대신에, 도 8 (a) 와 8 (b) 에 도시된 본 발명의 제 2 실시예에 따른 배선 구조를 도 1 에 도시된 반도체칩 (1) 에 응용할 수도 있다. 이들 도면에서, 도 8(a) 는 도 1 의 a-a'라인을 따라 절단한 단면도이며, 도 8(b) 는 도 1 의 b-b'라인을 따라 절단한 단면도이다.
이 도면에 도시된 바와 같이, 반도체칩 (1) 의 배면 (3) 은 그 위에 형성된 배선 홈 (55) 과 비어 홀 (57,59) 을 포함한다. 배선 홈 (55) 은, 배선 홈 (55) 의 저면에 형성하는 경우 배면 배선 (63) 의 칩 (1) 의 배면 (3) 을 초과하여 돌출하지 않을 깊이를 갖도록, 형성되어 있다. 반면에, 비어 홀 (57,59) 은, 칩 (1) 의 전면 (11) 에 형성된 회로 전극 ER 과 본딩 패드 BP 에 도달할 수 있는 깊이를 갖도록, 형성되어 있다. 배선 홈 (55) 은 원뿔 모양의 단면을 갖도록 형성되어 있다.
배선 홈 (55) 의 측면에 위치한 비어 홀 (57,59) 의 측면 (79) 은 배선 홈(55) 의 저면에 대해 90o가 되도록 형성하지만, 측면 (79) 이외의 비어 홀 (57,59) 의 측면 (81) 은 배선 홈 (55) 의 저면에 대해 90o미만의 각도를 이루도록 형성한다. 칩 (1) 의 전면 (11) 에 형성된 회로 전극과 본딩 패드는 배선 홈 (55) 의 저면에 형성된 배면 배선 (63) 과 비어 홀 (57,59) 의 측면에 형성된 관통 배선 (65) 을 통하여 전기적으로 상호 접속되어 있다. 배면 전극인 접지 전극 (67) 은 배선 홈 (55) 과 비어 홀 (57,59) 을 형성하기 위한 영역을 제외한 배면의 전 영역을 피복하도록 형성되어 있다.
따라서, 본 발명의 제 2 실시예에 따른 반도체 칩 (1) 안의 배선구조에 의해, 제 1 실시예에서와 같은 방식으로 칩 (1) 의 배면 (65) 에 구비된 배면 배선 (63) 과 관통 배선 (65) 에 의해 회로 전극을 본딩 패드 BP 와 전기적으로 접속하는 것이 가능하므로, 칩 (1) 의 크기를 줄일 수 있다.
또한, 배면 배선 (63) 을, 소정 깊이를 가진 배선 홈 (55) 의 저면에 형성하기 때문에, 칩 (1) 의 배면 (3) 상에 형성된 접지 전극 (67) 으로 부터 충분히 절연시킬 수 있다.
다음으로, 본 발명의 제 2 실시예에 따른 배선 구조를 형성하는 방법을, 도 9(a) 내지 도 13(b)를 참조하여 배선구조를 형성하는 공정단계 순서로 설명한다. 이들 도면에서, 도 9(a), 10(a), 11(a), 12(a), 13(a)는 각각 도 1 의 a-a' 라인을 따라 절단한 단면도이며, 도 9 (b), 10 (b), 11 (b), 12(b), 13(b) 는 각각 도 1 의 b-b 라인을 따라 절단한 단면도이다,
(제 1 공정- 도 9(a), 9(b))
먼저, 다음의 제 2 공정에서 형성될 비어 홀 (57,59) 용으로 준비된 영역 (73) 을 제외한 반도체칩 (1) 의 배면 (3) 을 덮도록 레지스트 막 (69)을 형성한다. 그 결과, 레지스트 막 (69) 은 이 영역 (73) 을 제외하는 패턴을 갖게 된다.
(제 2 공정 - 도 10 (a), 10 (b))
반도체 칩 (1) 을 배면 (3) 으로부터 에칭하여, 비어 홀 (57,59) 을 형성한다. 이 공정에서는, 레지스터 막 (69) 이 에천트에 대한 마스크로서 기능한다. 이 에칭에 의해, 에칭이 칩 (1) 내부로 진행함에 따라, 그 개구가 점차 줄어들도록, 비어 홀 (57,59) 을 형성한다. 이 단계에서는, 비어 홀 (57,59)을, 칩 (1) 의 전면 (11) 에 형성된 회로 전극 ER 또는 본딩 패드 BP 에 도달할 때까지 후속공정에서 다시 에칭할 것이기 때문에, 반드시 칩 (1) 을 관통하도록, 비어 홀 (57,59) 을, 에칭할 필요는 없다.
(제 3 공정 -- 도 11 (a), 11(b))
이 공정에서는, 제 1 공정에서 형성한 레지스트 막 (69)을 제거한 후, 다음의 제 4 공정에서 형성될 배선 홈 (55) 및 제 2 공정에서 이미 형성된 비어 홀 (57,59) 의 개구용으로 준비된 영역 (71) 을 제외한, 반도체칩 (1) 의 배면상에, 다른 레지스트 막 (75)을 새로 형성한다. 따라서, 레지스트 막 (75) 이 비어 홀의 영역 (71) 과 개구를 제외한 패턴을 갖게 된다.
(제 4 공정 - 도 12 (a), 12 (b))
에천트에 대한 마스크인 레지스터 막 (75) 으로 상술한 다른 에칭을 행한다. 이 에칭공정에 의해, 배선 홈 (55)을 형성함과 동시에, 제 2 공정에서 형성된 비어 홀 (57,59) 의 모양을 재변형한다.
이 공정에서는, 배선 홈 (55) 을, 예를 들어 그 단면이 원뿔모양을 갖도록, 형성한다. 즉, 에칭이 반도체 칩 (1) 의 내부로 진행됨에 따라, 그 개구가 점차 확대된다. 한편으로는, 이 에칭과정을 통하여 비어 홀 (57,59) 의 개구가 확대된다. 특히, 칩 (1) 의 배면 (3) 으로부터 배선 홈 (55) 의 저면에 이르는 낮은 영역에서는, 배선 홈 (55) 의 경우와 같이 원뿔 모양과 같은 단면을 갖도록 비어 홀을 에칭하지만, 배선 홈 (55) 의 저면을 초과하는 더 깊은 영역에서는, 비어 홀의 개구가 그 영역에서 역원뿔 모양의 단면을 갖도록, 비어 홀을 제 2 공정과 동일 방향으로 에칭한다.
그 결과, 배선 홈 (55) 의 측면상의 비어 홀 (57,59) 의 측면 (79) 은 배선 홈 (55) 의 저면에 대해 90o보다 큰 각도를 갖지만, 비어 홀의 측면 (79) 이외의 측면 (81) 이 칩 (1) 의 배면 (3) 에 대해 90o보다 작아지게 된다.
배선 홈 (55) 과 비어 홀 (57,59) 의 형성을 위한 에칭은 비등방성 건식 에칭 방법, 시트르산과 과산화수소와 같은 유기산으로 구성된 혼합된 에칭 용액을 이용하는 습식 에칭방법, 또는 건식과 습식 에칭방법의 혼합에 의해 수행한다.
(제 5 공정 - 도 13 (a),13 (b))
먼저, 제 3 공정에서 형성한 레지스트 막 (75)을 제거한 후, 반도체 칩 (1)의 배면 (3) 으로 부터 법선 방향으로 도전 재료를 증착법(이베퍼레이션법)이나 스퍼터링법에 의해 증착하여, 도전 막 (77) 을 형성한다. 도 13 (a), 13 (b) 도시된 바와 같이, 각각 칩 (1) 의 배면 (3), 배선 홈 (55) 의 저면, 배선 홈 (55) 의 측면에 위치한 비어 홀 (57,59) 의 측면 (79), 및 비어 홀 (57,59) 에 노출된 회로 전극 ER 과 본딩 패드 BP 에, 도전 막 (77) 을 증착한다. 이 증착된 도전 막 (19) 은, 도 8 에 이미 도시한 바와 같이, 접지 전극 (67), 배면 배선 (63), 및 관통 배선 (65) 으로 기능한다.
제 1 공정 내지 제 5 공정으로 이루어진 상술한 방법에 의해, 도 8 에 도시된 배선 구조를, 본 발명의 제 2 실시예에 따라 더욱 용이하고도 효율적으로 형성할 수 있다.
좀더 자세히 설명하면, 제 5 공정에서는, 반도체칩 (1) 의 배면 (3) 상에의 도전재료의 증착에 의해, 칩 (1) 의 배면 (3) 에 접지 전극 (67) 을 형성한다. 동시에 배선 홈 (55) 의 저면에 배면 배선 (63) 을 형성하고, 비어 홀 (57,59) 의 내부에 관통 배선 (65) 을 형성한다. 또한, 제 4 공정에서는, 비어 홀 (57,59) 의 측면 (81) 의 각도가 칩 (1) 의 배면 (3) 과 90o보다 작아지도록, 에칭을 제어한다. 이 측면 (81) 의 모양은, 도전 막 (77), 예를 들어 제 5 공정의 비어 홀 (57, 59) 안에 형성된 관통 배선 (65) 이 도전 막 (77), 예를 들어 칩 (1) 의 배면 (3) 위에 형성된 접지 전극 (67) 과 접촉하는 것을 방지한다. 이와 유사하게, 제 4 공정에서는, 원뿔 모양의 단면을 갖도록, 배선 홈 (55) 을 에칭함으로써, 도전 막 (77), 예를 들어 제 5 공정에서 배선 홈 (55) 의 저면상에 형성된 배면 배선 (63) 이 도전 막 (77), 예를 들어 칩 (1) 의 배면상에 형성된 접지 전극 (67) 과 접촉하는 것을 방지한다.
또한, 제 2 공정과 제 4 공정에서는, 배선 홈 (55) 의 측면에 있는 비어 홀 (57,59) 의 측면 (79) 이 배선 홈 (55) 의 저면에 대해 90o보다 크게 되도록, 에칭을 제어한다. 그 결과, 제 5 공정에서 도전 재료의 증착에 의해, 칩 (1) 의 배면 (3) 과 배선 홈 (55) 의 저면상에 도전 막 (77) 을 함께 형성함과 동시에, 배선 홈 (55) 의 측면에 위치한 비어 홀 (57,59) 의 측면 (79) 에도 도전 막 (77) 을 형성한다. 즉, 회로 전극 ER 과 본딩 패드 BP 에 접속된 배면 배선 (63) 과 관통 배선 (65) 을 동시에 최소한의 공정, 예를 들어 하나의 공정으로 형성할 수 있다. 또한, 접지 전극 (67) 을 본 발명의 제 2 실시예에 따른 방법에 의해 동시에 형성할 수 있기 때문에, 공정의 수를 제 1 실시예와 관련하여 설명한 공정의 수에 비해, 더욱 더 줄일 수 있다.
(제 3 실시예)
또한, 절연재료 (83) 를 본 발명의 제 1 실시예에 따라 형성된 배선구조내의 배선 홈 (5) 과 비어 홀 (7,9) 에 적용할 수 있다. 이를 도 14 (a)과 14 (b) 에 본 발명의 제 3 실시예로서 나타내었다. 이 도면에서, 도 14 (a)는 도 1 의 a-a' 라인을 따라 절단한 도면이다.
도 14 (a), 14 (b)에 도시된 바와 같이, 배선 홈 (5) 과 비어 홀 (7,9) 에절연 재료 (83) 를 충전하기 때문에, 배면 배선 (13) 과 관통 배선 (15) 가 외부에 노출되지 않는다. 이 절연 충전재는 반도체 소자 조립용 공정뿐만 아니라 반도체 소자 조립용 공정의 특성에도 여러 가지 이점이 있다. 예를 들어, 반도체 칩 (1) 을 금속 페이스트를 사용하여 대응 패키지에 고정하는 경우에, 금속 페이스트가 배선 홈 (5) 이나 비어 홀 (7,9) 에 흘러 들어가지 않기 때문에, 배면 (15) 위에 형성된 접지 전극 (17) 과 배면 (3) 상에 형성된 배면 배선 (13) 및/또는 관통 배선 (15) 사이에, 어떠한 전기적 단락도 일어나지 않는다. 또한, 배면 배선 (13) 과 관통 배선 (15) 을 절연 재료 (83) 에 의해 밀봉하기 때문에, 반도체 소자를 주변환경 요인의 변화에 대해 더욱 안정시킬 수 있다. 또, 충전하는 절연 재료의 양을 반도체 칩 (1) 의 배면 (3) 상부로 돌출하지 않도록 제어하면, 반도체 칩 (1) 을 용이하게 패키지에 바람직하게 고정할 수 있다. 이러한 도전 재료 (83) 로는 실리콘 산화물, 실리콘 질화물, 폴리아미드 등으로 부터 선택할 수 있다.
이상, 본 발명의 제 3 실시예를 도전 재료 (83) 의 제 1 실시예에 따라 형성된 배선구조의 배선 홈 (5) 과 비어 홀 (7,9) 에 적용한 경우에 대해 설명하였다. 그러나, 이 도전재료 (83) 를 제 2 실시예에 의해 형성된 배선구조의 배선 홈 (55) 과 비어 홀 (57,59) 에 적용할 수 있는 것음은 명백하다.
이 제 3 실시예에 따른 도전 재료 (83) 를 충전하는 공정은, 제 1, 2 실시예에 따른 방법중 어느 한 방법에, 도전 재료를 충전하는 최종공정으로서 통합될 수도 있다.
이상, 본 발명을 첨부도면을 참조하여 바람직한 특정 실시예들을 통하여 설명하였지만, 이 실시예들은 본 발명을 한정하려는 것이 아니라, 다만 예시의 목적으로 설명한 것이다. 당업자는, 실시예를 다음의 특허청구범위내에 기술된 기술적인 개념 내에서 다양하게 변화, 변형시킬 수 있으며, 그와 같은 변화와 변형예들은 당연히 본 발명의 기술적인 범위내에 속하는 것으로 이해하여야 한다.
예를 들어, 상기의 실시예에서, 칩의 전면의 회로 전극과 본딩 패드용 영역을 형성하기 위해 그 상부의 영역을 선택함으로써, 비어 홀을 반도체 칩의 배면으로부터 관통시키고 있다. 그러나, 본 발명은 이들 실시예에 의해 한정되지 않는다. 본 발명은 회로전극과 본딩 패드 BP 의 형성 영역에 관계없이 비어 홀을 형성하는 경우에 적용할 수 있으며, 그들을 반도체 소자의 전면에 구비된 각각의 배선들에 의해 상호 접속할 수 있다.
다음의 청구항 제 1 항 내지 제 5 항에 기술된 본 발명의 의하면, 반도체 칩의 배면을 배선용으로 효과적으로 이용함으로써, 필요한 만큼 배선의 폭을 넓힐 수 있을 뿐만 아니라, 배선 패턴에 대한 배선 밀도를 증가시킬 수 있으므로, 반도체 칩 의 전체 면적을 줄일 수 있다.
또한, 다음의 청구항 제 6항 내지 제 8항에 기술된 본 발명에 의하면, 청구항 제 1 항 내지 제 8 항에 기술된 배선 구조를 용이하고도 효율적으로 형성할 수 있다.
본 출원은, 1997년 6월 30일에 출원된 일본특허출원 No. 9-189184의 명세서,청구항, 도면, 그리고 요약서를 포함하는 전체 개시물을 참조하였다.

Claims (12)

  1. 반도체 칩의 전면상에 형성된 전기회로로부터 돌출한 회로전극;
    상기 회로 전극과 전기적으로 접속된 본딩 패드;
    상기 반도체 칩의 배면상에 형성되며, 반도체 칩의 배면으로부터 내부로 들어갈 수록 점차 확대되는 개구를 가지는 원뿔모양 (truncated cone) 의 단면을 갖는 배선 홈;
    상기 배선 홈의 저면에 형성된 배면 배선;
    상기 반도체 칩의 전면과 상기 배선 홈의 저면의 양자를 관통하도록 형성된 비어 홀; 및
    상기 비어 홀을 통하여 상기 배면 배선과 상기 회로 전극 및 상기 본딩 패드를 전기적으로 접속하는 관통 배선을 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조.
  2. 제 1 항에 있어서,
    상기 배선 홈의 저면은 상기 관통 배선이 배치된 상기 비어 홀의 측벽에 대하여 90o이상의 각도를 이루는 것을 특징으로 하는 반도체 소자의 배선 구조.
  3. 제 1 항에 있어서,
    최소한 상기 배선 홈내에 배치된 상기 배면 배선의 노출부와 상기 비어 홀을 관통하는 상기 관통 배선의 노출부는 절연재료로 피복된 것을 특징으로 하는 반도체 소자의 배선구조.
  4. 제 1 항에 있어서,
    상기 비어 홀은, 상기 반도체 칩의 전면상의, 상기 회로 전극 형성영역내에 형성된 것을 특징으로 하는 반도체 소자의 배선 구조.
  5. 제 1 항에 있어서,
    상기 비어 홀은, 반도체 칩의 전면상의, 상기 본딩 패드 형성영역내에 형성된 것을 특징으로 하는 반도체 소자의 배선 구조.
  6. 반도체 칩의 전면상에 형성된 전기회로에서 돌출한 회로전극;
    상기 회로 전극과 전기적으로 접속된 본딩 패드;
    상기 반도체 칩의 배면상에 형성되며, 반도체 칩의 배면으로부터 내부로 들어갈 수록 점차 확대되는 개구를 가지는 원뿔모양의 단면을 갖는 배선 홈;
    반도체 칩의 상기 전면과 상기 배선 홈의 저면 양자를 관통하도록 형성된 제 1 비어홀;
    반도체 칩의 상기 전면과 상기 배선 홈의 저면 양자를 관통하도록 형성된 제 2 비어홀;
    상기 배선 홈의 저면에 형성된 배면 배선;
    상기 제 1 비어 홀을 통하여 상기 배면 배선과 상기 회로 전극을 전기적으로 접속하는 제 1 관통 배선; 및
    상기 제 2 비어 홀을 통하여 상기 배면 배선과 상기 본딩 패드를 전기적으로 접속하는 제 2 관통 배선을 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조.
  7. 제 6 항에 있어서,
    상기 배선 홈의 저면은 상기 제 1 및 제 2 관통 배선이 배치된 상기 제 1 및 제 2 비어 홀 각각의 측벽에 대하여 90o이상의 각도를 이루는 것을 특징으로 하는 반도체 소자의 배선 구조.
  8. 제 6 항에 있어서,
    상기 배면 배선은 상기 배선홈의 저면을 제외하고 형성되는 것을 특징으로 하는 반도체 소자의 배선 구조.
  9. 반도체 칩의 전면상에 형성된 전기회로에서 돌출한 회로전극;
    상기 반도체 칩의 전면상에 형성된 본딩 패드;
    상기 반도체 칩의 배면상에 형성되며, 반도체 칩의 배면으로부터 내부로 들어갈 수록 점차 확대되는 개구를 가지는 원뿔모양의 단면을 갖는 배선 홈;
    상기 배선 홈의 저면상에 형성된 배면 배선;
    반도체 칩의 상기 전면과 상기 배선 홈의 저면 양자를 관통하도록 형성된 제 1 비어홀;
    반도체 칩의 상기 전면과 상기 배선 홈의 저면 양자를 관통하도록 형성된 제 2 비어홀;
    상기 제 1 비어 홀을 통하여 상기 배면 배선과 상기 회로 전극을 전기적으로 접속하는 제 1 관통 배선; 및
    상기 제 2 비어 홀을 통하여 상기 배면 배선과 상기 본딩 패드를 전기적으로 접속하는 제 2 관통 배선을 포함하되,
    상기 제 1 및 제 2 관통 배선 및 배면 배선은 상기 회로전극과 상기 본딩 패드를 접속하는 것을 특징으로 하는 반도체 소자의 배선 구조.
  10. 제 9 항에 있어서,
    상기 배선 홈의 저면은 상기 제 1 및 제 2 관통 배선이 배치된 상기 제 1 및 제 2 비어 홀 각각의 측벽에 대하여 90o이상의 각도를 이루는 것을 특징으로 하는 반도체 소자의 배선 구조.
  11. 제 9 항에 있어서,
    최소한 상기 배선 홈내에 배치된 상기 배면 배선의 노출부와 상기 비어 홀을 관통하는 상기 관통 배선의 노출부는 절연재료로 피복된 것을 특징으로 하는 반도체 소자의 배선구조.
  12. 제 9 항에 있어서,
    상기 배면 배선은 상기 배선홈의 저면을 제외하고 형성되는 것을 특징으로 하는 반도체 소자의 배선 구조.
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