JP2000124248A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2000124248A
JP2000124248A JP29519798A JP29519798A JP2000124248A JP 2000124248 A JP2000124248 A JP 2000124248A JP 29519798 A JP29519798 A JP 29519798A JP 29519798 A JP29519798 A JP 29519798A JP 2000124248 A JP2000124248 A JP 2000124248A
Authority
JP
Japan
Prior art keywords
conductive film
film
bump electrode
opening
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP29519798A
Other languages
English (en)
Inventor
Shinko Nishi
眞弘 西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Fujitsu Quantum Devices Ltd
Original Assignee
Fujitsu Ltd
Fujitsu Quantum Devices Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, Fujitsu Quantum Devices Ltd filed Critical Fujitsu Ltd
Priority to JP29519798A priority Critical patent/JP2000124248A/ja
Publication of JP2000124248A publication Critical patent/JP2000124248A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 FCB法によりその半導体装置を回路基板等
の外部基板と接続するためのバンプ電極が小さくなって
も接合強度を維持し又は向上させることができ、またた
とえ加圧によりバンプ電極が潰れた場合でもバンプ電極
と電極パッドとの接触を防止する。 【解決手段】 電極パッド11の上にバリア膜12を含
む第1の導電膜101を形成する工程と、第1の導電膜
101上に開口部15を有するバンプ電極形成用膜14
を形成する工程と、開口部15内の下部に第2の導電膜
16を埋め込む工程と、第2の導電膜16上面からその
上方にかけて開口幅が広くなるように開口部15の形状
を変える工程と、開口部15a内の第2の導電膜16上
にメッキにより第3の導電膜17を埋め込み、第2の導
電膜16及び第3の導電膜17からなる下部よりも上部
の方の幅が広くなっているバンプ電極51を形成する工
程とを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、FCB(Flip ChipBonding
)法によりその半導体装置を回路基板等の外部基板と
接続するためのバンプ電極を形成する半導体装置の製造
方法に関する。
【0002】
【従来の技術】図6(a)は、従来のバンプ電極を有す
る半導体装置の断面図であり、図6(b)は、FCB法
によりその半導体装置を回路基板等の外部基板と接続し
たときの断面図である。図6(a)に示すように、半導
体基板1上に電極パッド2が形成されており、その上に
バリア膜3と、種導電膜4と、バンプ電極5とが同じ幅
でこの順に積層されている。
【0003】この半導体装置の電極パッド2上にバリア
膜3、種導電膜4及びバンプ電極5を形成する場合、ま
ず、電極パッド2上にバリア膜3と種導電膜4とをこの
順に積層し、続いて、その上にバンプ電極形成用膜を形
成した後、バンプ電極形成用膜に開口部を形成し、開口
部内に種導電膜4を露出させる。次に、開口部内にバン
プ電極5となる導電膜を埋め込み、続いて、バンプ電極
形成用膜を除去する。これにより、種導電膜4上にバン
プ電極5が形成される。
【0004】次いで、バンプ電極5をマスクとして種導
電膜4及びバリア膜3をエッチングする。これにより、
電極パッド2上に同じ幅を有するバリア膜3、種導電膜
4及びバンプ電極5が形成される。この半導体装置を外
部基板7と接続する場合、図6(b)に示すように、図
6(a)の半導体装置のバンプ電極5と外部基板7の基
板間接続電極8とを接触させて、加圧し、バンプ電極5
の接合材料と基板間接続電極8の接合材料を共晶させて
両電極を接合させる。これにより、半導体装置と外部基
板7とが電気的に接続される。
【0005】
【発明が解決しようとする課題】しかし、上記従来例に
よれば、高密度化等によりバンプ電極5の幅が小さくな
ると、基板間接続電極8へのバンプ電極5の接触面積が
少なくなり、接合強度が弱くなる。また、バンプ電極5
の幅が小さくなるとその強度が弱くなるため、両電極の
接合時に加圧されたとき、バンプ電極5が潰れて横幅が
バリア膜3よりも広くなる恐れがある。このため、潰れ
たバンプ電極5が電極パッド2に接触する恐れがある。
【0006】バンプ電極5が電極パッド2に接触する
と、接合材料が電極パッド5内に拡散して電極パッド5
の変質や接合強度の低下を来し、これにより、抵抗の増
大や半導体装置の信頼性の低下を招く。本発明は、上記
の従来例の問題点に鑑みて創作されたものであり、バン
プ電極が小さくなっても接合強度を維持し又は向上させ
ることができ、またたとえ加圧によりバンプ電極が潰れ
た場合でもバンプ電極と電極パッドとの接触を防止する
ことができる半導体装置の製造方法を提供するものであ
る。
【0007】
【課題を解決するための手段】上記課題を解決するた
め、請求項1の発明は半導体装置の製造方法に係り、前
記第1の導電膜上にバンプ電極形成用膜を形成する工程
と、前記バンプ電極形成用膜に開口部を形成する工程
と、前記開口部内の下部に第2の導電膜を埋め込む工程
と、少なくとも前記第2の導電膜上面からその上方にか
けて開口幅が広くなるように前記開口部の形状を変える
工程と、前記変形させた開口部内であって少なくとも前
記第2の導電膜上にメッキにより第3の導電膜を埋め込
み、前記第2の導電膜及び前記第3の導電膜からなる下
部よりも上部の方の幅が広くなっているバンプ電極を形
成する工程とを有することを特徴としている。
【0008】請求項2の発明は半導体装置の製造方法に
係り、電極パッド上にバリア膜を含む第1の導電膜を形
成する工程と、前記第1の導電膜上にバンプ電極形成用
膜を形成する工程と、前記バンプ電極形成用膜に開口部
を形成する工程と、前記開口部の下部から上部にかけて
開口幅が広くなるように前記開口部の形状を変える工程
と、前記開口部内にメッキにより第4の導電膜を埋め込
み、該第4の導電膜からなる下部よりも上部の方の幅が
広くなっているバンプ電極を形成する工程とを有するこ
とを特徴としている。
【0009】請求項6記載の発明は、請求項1乃至5の
いずれか一に記載の半導体装置の製造方法に係り、前記
下部よりも上部の方の幅が広くなっているバンプ電極を
形成する工程の後に、前記バンプ電極形成用膜を除去
し、その後異方性エッチングにより前記バンプ電極をマ
スクとして前記第1の導電膜をエッチングする工程とを
有することを特徴とすることを特徴としている。
【0010】本発明によれば、バンプ電極形成用膜の開
口部を、その開口端近傍で下方から開口端にかけて開口
幅が広くなるように、或いは開口部の全体にわたってそ
の底部からその開口端にかけて開口幅が広くなるように
形成している。このため、その開口部に埋め込まれたバ
ンプ電極は少なくとも下部から上部にかけて幅広く、即
ち下部から上部にかけて太くなるので、バンプ電極の上
及び横からの力に対してバンプ電極の強度を増すことが
できる。
【0011】これにより、半導体装置を外部基板に載置
するため、バンプ電極と基板間接続電極とを接触させて
加圧溶融するとき、バンプ電極が潰れるのを防止するこ
とができる。また、パンプ電極をマスクとしてその上方
から下地の第1の導電膜を異方性エッチングしているの
で、バンプ電極の周囲に下地の第1の導電膜がバンプ電
極下部の幅よりも広く残る。
【0012】このため、半導体装置を外部基板に載置す
る際にたとえバンプ電極が潰れてその幅が広がったとし
ても、バンプ電極周囲では下地の電極パッドが第1の導
電膜によって覆われているため、潰れたバンプ電極が直
接第1の導電膜下の電極パッドと接触する危険性は極め
て小さくなる。
【0013】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 (第1の実施の形態)図1(a)〜(d),図2
(a),(b)は、本発明の第1の実施の形態に係る半
導体装置の製造方法について示す断面図である。
【0014】まず、図1(a)に示すように、図示しな
いトランジスタ等の素子を形成した半導体基板上に絶縁
膜を形成し、その絶縁膜上にAuからなる電極パッド1
1を形成する。なお、この電極パッド11は、図示しな
い配線等を通してトランジスタの引出し電極等に接続さ
れている。次に、電極パッド11上に膜厚約200nm
のTiWN膜からなるバリア膜12と膜厚約100nm
のAu膜からなる種導電膜13をこの順に形成する。バ
リア膜12と種導電膜13とが第1の導電膜101を構
成する。
【0015】次いで、図1(b)に示すように、種導電
膜13上に膜厚凡そ15μmのレジスト膜(パンプ電極
形成用膜)14を回転塗布法により形成した後、フォト
リソグラフィ技術を用いて露光し、現像して、バンプ電
極形成用の開口部15を形成する。このとき、開口部1
5の側壁は種導電膜13表面に対してほぼ垂直となって
いる。
【0016】次に、図1(c)に示すように、開口部1
5の高さの1/2乃至2/3程度が埋められるように開
口部15内に第1のバンプ導電膜(第2の導電膜)16
を埋め込む。このとき、第1のバンプ導電膜16の材料
としてAuを用い、無電解メッキ法や電解メッキ法を用
いて開口部15内に選択的に形成する。次いで、図1
(d)に示すように、開口部15を通してレジスト膜1
4を等方的にエッチングする。これにより、少なくとも
第1のバンプ導電膜16上面からその上部にかけて開口
幅が広くなるように開口部15aの形状を変える。
【0017】このように、開口部15aの開口端の形状
がテーパ形状となるようなエッチング方法として、例え
ば、酸素ガスをプラズマ化し、アッシングする方法を用
いる。この場合、ガス圧力やプラズマ化電力を調整する
ことにより開口部15のテーパ形状を制御することがで
きる。その他、O2 ガスと、CF4 ガスと、H2 ガスの
混合ガスをプラズマ化し、ドライエッチングする方法を
用いることもできる。この場合も、ガス圧力やプラズマ
化電力を調整することにより開口部15の開口端のテー
パ形状を制御することができる。例えば、ガス圧力を大
きくするほど等方的なエッチングの傾向が強くなり、開
口幅の拡大の割合が大きくなる。
【0018】上記において、開口部15がテーパ形状と
なるような具体的な条件は以下のとおりである。即ち、
マイクロ波エッチング装置(アルバック製)を用い、エ
ッチングガスとしてO2 とN2 /H2 とCF4 との混合
ガスを用いる。そして、O2とN2 /H2 とCF4 の流
量比をそれぞれ1000:30:70とし、ガス圧力を0.
45Torrとし、プラズマ化電力を600Wとする。
【0019】次に、図2(a)に示すように、開口部1
5a内であって少なくとも第1のバンプ導電膜16上に
Auからなる第2のバンプ導電膜(第3の導電膜)17
を無電解メッキ或いは電解メッキにより埋め込む。続い
て、図2(b)に示すように、レジスト膜14を除去す
ると、下部よりも上部の方の幅が広くなっているバンプ
電極51が形成される。
【0020】次いで、バンプ電極51をマスクとして、
Arガスを用いたイオンミリングにより種導電膜13と
バリア導電膜12とを順にエッチングする。このとき、
イオンミリングではエッチングに用いるイオンの方向性
が揃っているため、異方性エッチングが可能である。こ
のイオンミリングの結果、バンプ電極51は下部から上
部にかけて幅が広がっているため、バンプ電極51の下
部の周囲にはバンプ電極51の最大幅と同じ程度の幅で
種導電膜13aとバリア導電膜12aとが残ることにな
る。
【0021】上記第1の実施の形態によれば、バンプ電
極形成用膜としてのレジスト膜14の開口部15を開口
端付近で下部から上部にかけて開口幅が広くなるように
形成している。このため、その開口部15に埋め込まれ
たバンプ電極51は下部から上部にかけて幅広く、即ち
下部から上部にかけて太くなっているので、バンプ電極
51の上及び横からの力に対する強度を増すことができ
る。
【0022】これにより、半導体装置を外部基板に載置
するため、バンプ電極51と基板間接続電極とを接触さ
せて加圧溶融するとき、バンプ電極51が潰れるのを抑
制することができる。また、パンプ電極51をマスクと
して上方から下地の種導電膜13aとバリア導電膜12
aを異方性エッチングしているので、バンプ電極51の
周囲に下地のバリア導電膜12a等がバンプ電極51下
部の幅よりも広く残る。
【0023】このため、半導体装置を外部基板に載置す
る際にたとえバンプ電極51が潰れてその幅が広がった
としても、バンプ電極51の周囲では下地の電極パッド
11がバリア導電膜12a等によって覆われているた
め、潰れたバンプ電極51が直接第1の導電膜101下
の電極パッド11と接触する危険性は極めて小さくな
る。
【0024】これにより、バンプ電極51と電極パッド
11との反応を防止し、素子の信頼性を向上させること
ができる。 (第2の実施の形態)図3(a)〜(d)は、本発明の
第2の実施の形態に係る半導体装置の製造方法について
示す断面図である。
【0025】第1の実施の形態と異なるところは、パン
プ電極形成用膜としてポリイミド膜23を用いている点
である。まず、図3(a)に示すように、図1(a)と
同様にして、図示しないトランジスタ等の素子を形成し
た半導体基板上に絶縁膜を形成する。そして、その絶縁
膜上に電極パッド11を形成し、その上にバリア膜12
と種導電膜13をこの順に形成する。バリア膜12と種
導電膜13とが第1の導電膜101を構成する。
【0026】次いで、回転塗布法またはその他の成膜方
法により、種導電膜13上に膜厚凡そ15μmのポリイ
ミド膜(バンプ電極形成用膜)23を形成する。続い
て、ポリイミド膜23上にレジストマスクを形成した
後、このレジストマスクによりポリイミド膜23をパタ
ーニングし、バンプ電極形成用の開口部24を形成す
る。このとき、開口部24の側壁は種導電膜13表面に
対してほぼ垂直となっている。
【0027】次に、開口部24の高さの1/2乃至2/
3程度が埋められるように開口部24内に第1のバンプ
導電膜(第2の導電膜)25を埋め込む。このとき、第
1のバンプ導電膜25の材料としてAuを用い、無電解
メッキ法や電解メッキ法を用いて開口部24内に選択的
に形成する。次いで、図3(b)に示すように、開口部
24を通してポリイミド膜23を等方的にエッチングす
る。これにより、少なくとも第1のバンプ導電膜25上
面からその上部にかけて開口幅が広くなるように開口部
24aの形状を変える。
【0028】このように、開口部24aの開口端の形状
がテーパ形状となるようなエッチング方法として、例え
ば、酸素(O2 )のみ、またはO2 とF系ガスの混合ガ
スによりアッシングする方法を用いる。この場合、ガス
圧力やプラズマ化電力を調整することにより開口部24
a開口端のテーパ形状を制御することができる。その
他、エッチングガスをプラズマ化してドライエッチング
する方法を用いることができる。この場合も、ガス圧力
やプラズマ化電力を調整することにより開口部24a開
口端のテーパ形状を制御することができる。例えば、ガ
ス圧力を大きくするほど等方的なエッチングの傾向が強
くなり、開口幅の拡大の割合が大きくなる。例えば、前
述のテーパ形成のためのO2 とN2 /H2 とCF4 との
混合ガスを用いたレジスト膜のドライエッチングと同じ
条件か、又はその条件のうちガス圧力を10Paとし、
電力を150Wとしてもよい。この条件でポリイミド膜
を約3μmエッチングすると第1のバンプ導電膜25上
面からその上部にかけて開口幅が広くなるようなテーパ
を形成することができる。
【0029】次に、図3(c)に示すように、開口部2
4a内であって少なくとも第1のバンプ導電膜25上に
Auからなる第2のバンプ導電膜(第3の導電膜)26
を電解メッキ或いは無電解メッキにより埋め込む。続い
て、図3(d)に示すように、ポリイミド膜23を除去
すると、第1のバンプ導電膜25と第2のバンプ導電膜
26からなる、少なくとも開口端付近で下部から上部に
かけて幅が広くなっているバンプ電極52が形成され
る。
【0030】次いで、バンプ電極52をマスクとして、
Arガスを用いたイオンミリングにより種導電膜13と
バリア導電膜12とを順にエッチングする。バンプ電極
52は下部から上部にかけて幅が広がっているため、上
記イオンミリングの結果、バンプ電極52の下部の周囲
にはバンプ電極51の最大幅と同じ程度の幅で種導電膜
13aとバリア導電膜12aとが残ることになる。
【0031】上記第2の実施の形態によれば、バンプ電
極52は下部から上部にかけて太くなっているので、バ
ンプ電極52の上及び横からの力に対する強度を増すこ
とができる。これにより、半導体装置を外部基板に載置
するため、半導体装置のバンプ電極52と外部基板の基
板間接続電極とを接触させて加圧溶融するとき、バンプ
電極52が潰れるのを抑制することができる。
【0032】また、たとえバンプ電極52が潰れてその
下部が広がったとしても、バンプ電極52の周囲に下地
の種導電膜13a及びバリア膜12aがバンプ電極52
下部の幅よりも広く残っているため、潰れたバンプ電極
52が種導電膜13a等と接触し、それより下の電極パ
ッド11と接触する危険性は極めて小さくなる。 (第3の実施の形態)図4(a)〜(d)は、本発明の
第3の実施の形態に係る半導体装置の製造方法について
示す断面図である。
【0033】パンプ電極形成用膜としてレジスト膜を用
いている点は第1の実施の形態と同じであるが、バンプ
導電膜を埋め込む前にパンプ電極形成用膜の開口部の開
口端にテーパを形成していることが第1の実施の形態と
異なる。本発明の第3の実施の形態に係る半導体装置の
製造方法によれば、まず、図4(a)に示すように、図
1(a),(b)と同様にして、第1の導電膜101の
種導電膜13上にバンプ電極形成用の開口部18を有す
る膜厚凡そ15μmのレジスト膜(バンプ電極形成用
膜)14を形成する。その開口部18の側壁は種導電膜
13表面に対してほぼ垂直となっている。なお、図中、
図1(a),(b)に示されたものと同じものには同じ
符号を付し、説明を省略する。
【0034】次いで、図4(b)に示すように、開口部
18を通してレジスト膜14を等方的にエッチングす
る。これにより、開口部18の底部から上部開口端にか
けて開口幅が広くなるように開口部18aの開口端の形
状を変える。このとき、開口部18aの開口端の形状が
テーパ形状となるようなエッチング方法として、例え
ば、プラズマ化した酸素ガスを用いてアッシングする方
法や、プラズマ化した、O2 ガスと、CF4 ガスと、H
2 ガスの混合ガスを用いてドライエッチングする方法を
用いることができる。いずれの場合も、第1の実施の形
態と同じようにして開口部18a開口端のテーパ形状を
制御することができる。
【0035】次に、図4(c)に示すように、開口部1
8aにバンプ導電膜(第4の導電膜)19を埋め込む。
このとき、バンプ導電膜19の材料としてAuを用い、
無電解メッキ法や電解メッキ法を用いて開口部18a内
に選択的に形成する。次いで、図4(d)に示すよう
に、レジスト膜14を除去すると、バンプ導電膜19か
らなる、開口部18a底部から上部開口端にかけて幅が
広くなっているバンプ電極19が形成される。
【0036】次いで、バンプ電極19をマスクとして、
Arガスを用いたイオンミリングにより種導電膜13と
バリア導電膜12とを順に異方性エッチングする。この
とき、バンプ電極19は下部から上部にかけて幅が広が
っているため、上記イオンミリングの結果、バンプ電極
19の下部の周囲にはバンプ電極19上部の最大幅と同
じ程度の幅で種導電膜13aとバリア導電膜12aとが
残ることになる。
【0037】上記第3の実施の形態によれば、バンプ電
極19は下部から上部にかけて太くなっているので、バ
ンプ電極19の上及び横からの力に対する強度を増すこ
とができる。これにより、半導体装置を外部基板に載置
するため、バンプ電極19と基板間接続電極とを接触さ
せて加圧溶融するとき、バンプ電極19が潰れるのを抑
制することができる。
【0038】また、たとえバンプ電極19が潰れてその
下部が広がったとしても、バンプ電極19の周囲に下地
の種導電膜13a及びバリア膜12aがバンプ電極19
下部の幅よりも広く残っているため、潰れたバンプ電極
52が種導電膜13a等と接触し、それより下の電極パ
ッド11と接触する危険性は極めて小さくなる。 (第4の実施の形態)図5(a)〜(d)は、本発明の
第4の実施の形態に係る半導体装置の製造方法について
示す断面図である。
【0039】パンプ電極形成用膜としてレジスト膜14
を用いていることは第1の実施の形態と同じであるが、
加熱によりパンプ電極形成用膜14の開口部20aの開
口端にテーパを形成している点が第1の実施の形態と異
なる。まず、図4(a)に示すように、図1(a)〜
(c)と同様にして、第1の導電膜101上に形成され
たレジスト膜14の開口部20内に、開口部20の高さ
の1/2乃至2/3程度が埋められるように開口部20
内に第1のバンプ導電膜(第2の導電膜)21を埋め込
む。なお、図中、図1(a)〜(c)に示されたものと
同じものには同じ符号を付し、説明を省略する。
【0040】次いで、図4(b)に示すように、窒素雰
囲気中、温度110〜120℃程度でレジスト膜14を
加熱する。この加熱により、レジスト膜14の柔軟性が
増し、開口部20の開口端の近傍がダレてくる。これに
より、少なくとも第1のバンプ導電膜21上面からその
上部にかけて開口幅が広くなるように、開口部20を変
形させる。この場合、温度が高くなるほどレジスト膜1
4の柔軟性が増すため、ダレの程度が著しくなる、即
ち、開口幅の拡大の割合が増す。
【0041】次いで、図4(c)に示すように、開口部
20a内であって少なくとも第1のバンプ導電膜21上
にAuからなる第2のバンプ導電膜(第3の導電膜)2
2を電解メッキ或いは無電解メッキにより埋め込む。続
いて、図4(d)に示すように、レジスト膜14を除去
すると、第1のバンプ導電膜21と第2のバンプ導電膜
22からなる、下部よりも上部の方の幅が広くなってい
るバンプ電極53が形成される。
【0042】次いで、バンプ電極53をマスクとして、
Arガスを用いたイオンミリングにより種導電膜13と
バリア導電膜12とを順にエッチングする。このとき、
バンプ電極53は下部から上部にかけて幅が広がってい
るため、上記エッチングの結果、バンプ電極53の下部
の周囲にはバンプ電極53上部の幅と同じ程度の幅で種
導電膜13aとバリア導電膜12aとが残ることにな
る。
【0043】上記第4の実施の形態によれば、バンプ電
極53は下部から上部にかけて太くなっているので、バ
ンプ電極53の上及び横からの力に対する強度を増すこ
とができる。これにより、半導体装置を外部基板に載置
するため、半導体装置のバンプ電極53と外部基板の基
板間接続電極とを接触させて加圧溶融するとき、バンプ
電極53が潰れるのを抑制することができる。
【0044】また、たとえバンプ電極53が潰れてその
下部が広がったとしても、バンプ電極53の周囲に下地
の種導電膜13a及びバリア膜12aがバンプ電極53
下部の幅よりも広く残っているため、潰れたバンプ電極
53が種導電膜13a等と接触し、それより下の電極パ
ッド11と接触する危険性は極めて小さくなる。なお、
上記実施の形態により本願発明の具体的な形態について
説明してきたが、本願発明の技術的範囲は上記実施の形
態のみに限られるものではなく、種々の変形例を含む。
【0045】例えば、バンプ電極形成用膜としてレジス
ト膜14やポリイミド膜23を用い、プラズマ化した酸
素ガスを用いたアッシング法や、プラズマ化した、O2
ガスと、CF4 ガスと、H2 ガスの混合ガスを用いたド
ライエッチング法によりバンプ電極形成用膜にテーパ形
状を形成しているが、バンプ電極形成用膜を等方的にア
ッシングし、またはエッチングすることができる他のガ
スを用いることができる。
【0046】また、バンプ電極形成用膜としてレジスト
膜14やポリイミド膜23を用いているが、SOG(Sp
in On Glass )膜や、CVD(Chemical Vapor Deposit
ion)法により形成された酸化膜や窒化膜を用いてもよ
い。この場合、少なくとも開口端にテーパ形状を有する
バンプ電極形成用の開口部を形成するため、バンプ電極
形成用膜を等方性エッチングするのに適した種々のエッ
チングガスやエッチング液を用いることができる。
【0047】さらに、バンプ電極下地の第1の導電膜1
01としてバリア膜12と種導電膜13の2層導電膜を
用いているが、バリア膜だけでもよい。この場合、バリ
ア膜12の材料として、バリア性を有し、かつバンプ電
極51〜53の材料と密着性の良い材料を選ぶことが好
ましい。
【0048】
【発明の効果】本発明によれば、バンプ電極形成用膜の
開口部を下部から上部開口端にかけて開口幅が広くなる
ように形成しているため、その開口部に埋め込まれたバ
ンプ電極は下部から上部にかけて太くなる。このため、
バンプ電極の上及び横からの力に対してバンプ電極の強
度を増すことができ、これにより、半導体装置を外部基
板に載置するため、バンプ電極と基板間接続電極とを接
触させて加圧溶融するとき、バンプ電極が潰れるのを抑
制することができる。
【0049】また、下部よりも上部の幅が広がったパン
プ電極をマスクとして上方から下地の第1の導電膜を異
方性エッチングしているので、バンプ電極下部の周囲に
下地の第1の導電膜が残る。従って、半導体装置を外部
基板に載置する際たとえバンプ電極が潰れたとしてもそ
のバンプ電極が直接第1の導電膜下の電極パッドと接触
する危険性は極めて小さくなる。これにより、素子の信
頼性を向上させることができる。
【図面の簡単な説明】
【図1】図1(a)〜(d)は、本発明の第1の実施の
形態に係るバンプ電極を有する半導体装置の製造方法
(その1)を示す断面図である。
【図2】図2(a),(b)は、本発明の第1の実施の
形態に係るバンプ電極を有する半導体装置の製造方法
(その2)を示す断面図である。
【図3】図3(a)〜(d)は、本発明の第2の実施の
形態に係るバンプ電極を有する半導体装置の製造方法を
示す断面図である。
【図4】図4(a)〜(d)は、本発明の第3の実施の
形態に係るバンプ電極を有する半導体装置の製造方法を
示す断面図である。
【図5】図5(a)〜(d)は、本発明の第4の実施の
形態に係るバンプ電極を有する半導体装置の製造方法を
示す断面図である。
【図6】図6(a),(b)は、従来例に係るバンプ電
極を有する半導体装置の断面図及びその問題点を示す断
面図である。
【符号の説明】
11 電極パッド 12,12a バリア膜 13,13a 種導電膜 14 レジスト膜 15,15a,18,18a,20,20a,24,2
4a 開口部 16,21,25 第1のバンプ導電膜(第2の導電
膜) 17,22,26 第2のバンプ導電膜(第3の導電
膜) 19 バンプ電極(第4の導電膜) 51,52,53 バンプ電極 101 第1の導電膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 電極パッドの上にバリア膜を含む第1の
    導電膜を形成する工程と、 前記第1の導電膜上にバンプ電極形成用膜を形成する工
    程と、 前記バンプ電極形成用膜に開口部を形成する工程と、 前記開口部内の下部に第2の導電膜を埋め込む工程と、 少なくとも前記第2の導電膜上面からその上方にかけて
    開口幅が広くなるように前記開口部の形状を変える工程
    と、 前記変形させた開口部内であって少なくとも前記第2の
    導電膜上にメッキにより第3の導電膜を埋め込み、前記
    第2の導電膜及び前記第3の導電膜からなる下部よりも
    上部の方の幅が広くなっているバンプ電極を形成する工
    程とを有することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 電極パッド上にバリア膜を含む第1の導
    電膜を形成する工程と、 前記第1の導電膜上にバンプ電極形成用膜を形成する工
    程と、 前記バンプ電極形成用膜に開口部を形成する工程と、 前記開口部の下部から上部にかけて開口幅が広くなるよ
    うに前記開口部の形状を変える工程と、 前記変形させた開口部内にメッキにより第4の導電膜を
    埋め込み、該第4の導電膜からなる下部よりも上部の方
    の幅が広くなっているバンプ電極を形成する工程とを有
    することを特徴とする半導体装置の製造方法。
  3. 【請求項3】 前記バリア膜を含む第1の導電膜は、前
    記バリア膜と、該バリア膜上に形成された種導電膜とか
    らなることを特徴とする請求項1又は2に記載の半導体
    装置の製造方法。
  4. 【請求項4】 前記開口部の形状を変える工程は、前記
    開口部を通して前記バンプ電極形成用膜を等方的にエッ
    チングする工程であることを特徴とする請求項1乃至3
    のいずれか一に記載の半導体装置の製造方法。
  5. 【請求項5】 前記開口部の形状を変える工程は、前記
    開口部を通して前記バンプ電極形成用膜を加熱する工程
    であることを特徴とする請求項1乃至3のいずれか一に
    記載の半導体装置の製造方法。
  6. 【請求項6】 前記下部よりも上部の方の幅が広くなっ
    ているバンプ電極を形成する工程の後に、前記バンプ電
    極形成用膜を除去し、その後異方性エッチングにより前
    記バンプ電極をマスクとして前記第1の導電膜をエッチ
    ングする工程とを有することを特徴とする請求項1乃至
    5のいずれか一に記載の半導体装置の製造方法。
JP29519798A 1998-10-16 1998-10-16 半導体装置の製造方法 Withdrawn JP2000124248A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29519798A JP2000124248A (ja) 1998-10-16 1998-10-16 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29519798A JP2000124248A (ja) 1998-10-16 1998-10-16 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2000124248A true JP2000124248A (ja) 2000-04-28

Family

ID=17817463

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29519798A Withdrawn JP2000124248A (ja) 1998-10-16 1998-10-16 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2000124248A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278976A (ja) * 2005-03-30 2006-10-12 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2007214572A (ja) * 2006-02-09 2007-08-23 Samsung Electro-Mechanics Co Ltd ベアチップ内蔵型印刷回路基板及びその製造方法
US8080884B2 (en) 2008-06-27 2011-12-20 Panasonic Corporation Mounting structure and mounting method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278976A (ja) * 2005-03-30 2006-10-12 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2007214572A (ja) * 2006-02-09 2007-08-23 Samsung Electro-Mechanics Co Ltd ベアチップ内蔵型印刷回路基板及びその製造方法
US8184448B2 (en) 2006-02-09 2012-05-22 Samsung Electro-Mechanics Co., Ltd. Bare chip embedded PCB
US8929091B2 (en) 2006-02-09 2015-01-06 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a printed circuit board (PCB)
US8080884B2 (en) 2008-06-27 2011-12-20 Panasonic Corporation Mounting structure and mounting method

Similar Documents

Publication Publication Date Title
JP2004128063A (ja) 半導体装置及びその製造方法
JPH04174541A (ja) 半導体集積回路及びその製造方法
JP3533284B2 (ja) 半導体装置用基板及びその製造方法並びに半導体装置
JP2002319658A (ja) 半導体装置
US20090133908A1 (en) Interconnect structure for a microelectronic device, method of manfacturing same, and microelectronic structure containing same
JPH063804B2 (ja) 半導体装置製造方法
JP2000124248A (ja) 半導体装置の製造方法
JP3082807B2 (ja) 半導体装置の配線構造
JP3166852B2 (ja) ボンディングパッド構造及びその製造方法
JPS6085514A (ja) 半導体装置の製造方法
JPH118304A (ja) 半導体装置の製造方法
KR100252914B1 (ko) 반도체 소자의 구조 및 제조 방법
JPS61187251A (ja) 半導体装置の製造方法
KR100223872B1 (ko) 금속 배선 구조 및 그 형성방법
JPH04162719A (ja) 半導体装置
JPH06236931A (ja) 配線構造及びその製造方法
JP3295172B2 (ja) ドライエッチング方法及び半導体装置の製造方法
JPH0415937A (ja) 半導体装置の製造方法
JPH1117004A (ja) 半導体装置およびその製造方法
JPH02134849A (ja) 半導体装置
JPH09232421A (ja) 半導体装置
JPH04115535A (ja) 半導体装置及びその製造方法
US20060128147A1 (en) Method of fabricating electrically conducting vias in a silicon wafer
JP2000114299A (ja) 半導体集積装置およびその製造方法
JPH04352455A (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060110