JP2006278976A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】 半導体実装プロセスにおいて、ＬＳＩ素子と回路基板とのギャップを十分に確保し、シード層上へのハンダの濡れ広がりを防止し、接合の信頼性を向上する事を特徴とする半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法において、半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に、ドライフィルムレジストを用いて、アスペクト比が１以上の開口パターンを有するレジストマスクを形成する。次に、前記開口内に、第１の金属膜を前記膜厚の１／２以上の高さに形成する。次に、前記開口内の第１の金属膜に重ねて、第２の金属膜を、前記レジストマスクの膜厚を越え、かつ隣接する開口の第２金属膜と接触しないように形成する。次に、レジストマスクを残したまま、レジストマスクから突出する第２金属膜を、他方の基板上の電極に対して、フラックスレス接合する。接合の後に、レジストマスクを剥離する。
【選択図】 図５

Description

本発明は、LＳＩ等の半導体素子の実装技術に関し、特に、狭ピッチ対応、かつ、十分なバンプ高さを確保することのできる半導体装置の製造方法と、これにより作製される半導体装置に関する。

近年、電子部品の高密度実装化への要求が高まっており、パッケージングされていないむき出しの半導体素子（チップ）を回路配線基板に実装するベアチップ実装方式が注目されている。そして、ベアチップ実装の接続方式に関して言えば、ワイヤボンディング法によるフェイスアップ実装から、はんだバンプを用いたフリップチップ接合等のフェイスダウン実装へと変化してきている。

半導体チップの表面の電極上にはんだバンプを形成する方法としては、電解めっき法、無電解めっき法、蒸着法等、種々の方法が知られている。

たとえば、図１に示すように、ＬＳＩ素子に形成されたバンプと回路基板に形成されたバンプを共晶反応により低温接合する方法（たとえば、特許文献１参照）、図２に示すように、感光性樹脂膜を用いた無電解めっき法によりＬＳＩ素子上に突起電極を形成する方法（たとえば、特許文献２参照）、図３に示すように、低融点金属を含むバンプを超音波加熱により接合する方法（たとえば、特許文献３参照）などが知られている。

図１の公知技術では、ＬＳＩ素子１０１のアルミニウム電極１０２上にメタルマスク１０４を固定して、Ｓｎ、Ｉｎ、Ｂｉ、Ｐｂなどの金属膜１０３をマスク蒸着する。同様に、回路基板１０５の電極１０６上にメタルマスク１０８を固定して、ＬＳＩ素子１０１の金属膜１０３と共晶反応を起こす金属（Ｓｎ、Ｉｎ、Ｂｉ、Ｐｂなど）で、金属膜１０７をマスク蒸着する（図１（ａ））。それぞれのメタルマスクを除去して（図１（ｂ））、ＬＳＩ素子１０１と回路基板１０５の位置合わせをし、共晶反応による低温接合を行なう（図１（ｃ））。

図２の公知技術では、厚さ２０μｍ〜３０μｍの感光性樹脂膜を塗布、パターニングして、無電解めっきにより、開口内に、１０μｍ〜１５μｍの厚さの金属膜１０３ａを形成する（図２（ａ））。その後、レジスト１１４を剥離することによって、ＬＳＩ素子１１１の電極１１２上に、突起電極１１３ｂを形成する。

図３の公知技術では、Ｓｎなどの低融点金属層１２５が、ＬＳＩ素子１２１の素子電極１２２上のＡｕバンプ１２３の先端、または、対向する回路基板側電極１２６上に設けられ、２００℃〜２５０℃の超音波加熱により、ＬＳＩ素子１２１を対向電極１２６上に接合する。このとき、低融点金属１２５は、超音波加熱によりＡｕバンプの一部と化合物を形成して、金属化合物（Ａｕ−Ｓｎ化合物）層１２７が形成される。

これらの実装プロセスは、いずれも、１００μｍ以上のオーダー、たとえば２００μｍ程度のピッチサイズを予定している。

しかし、近年、半導体素子のピッチサイズはますます微細化する傾向にあり、１００μｍ以下、ひいては、５０μｍ以下のピッチサイズの接合形態が求められている。次世代の実装形態では、４０μｍ以下とさらなる狭ピッチ接合が必要となってくる。

はんだバンプの形成方法として、蒸着法やはんだペースト充填法では、狭ピッチ化が進むと十分なはんだ量を確保できないうえに、バンプ間でブリッジを生じ、ショート等の不良を生じる。

このような状況で、感光性ドライフィルムレジストを用いて、パターニングした開口部にはんだめっきを形成し、ドライフィルムレジストの膜厚に応じてアスペクト比の高いはんだバンプを作製する方法が有力視されている。

また、環境に対する意識が高まる中で、鉛フリーのはんだ材料を用いることへの要請がある。

図４は、ドライフィルムレジストを用いためっき法による狭ピッチ対応の実装プロセスの一例を示す。

ＬＳＩ素子１４１の電極１４２および絶縁膜１４３を覆って、全面にＣｕシード層１４４を形成し、Ｃｕシード層１４４上に膜厚２０μｍ程度のドライフィルムレジスト１４５を設置する（図４（ａ））。

ドライフィルムレジスト１４５をパターニングし（図４（ｂ））、開口内にＳｎ−Ａｇ合金、Ｓｎ−Ｂｉ合金などの金属膜１４７をめっき形成する(図４（ｃ）)。その後、２７０℃以上で熱処理してバンプ１４９を形成し（図４（ｄ））、レジスト１４５を剥離し、Ｃｕシード層１４４をエッチング除去する（図４（ｅ））。

ＬＳＩ素子１４１のバンプ１４９を回路基板１５１に対して位置合わせし、フリップフロップで、ＬＳＩ素子１４１を回路基板１５１にフラックスレス接合する（図４（ｆ））。このときの接合温度は１７０℃〜２５０℃である。最後に、アンダーフィル１５３を充填して半導体装置が完成する（図４（ｇ））。
特開平８−３１８３５号公報 特開２００１−３３２５７７号公報 特開２００２−３１３８３８号公報

しかし、従来の狭ピッチ対応の実装プロセスにおいても、
（１）リフロー温度、接合温度などのプロセス温度の高温化により、Ｓｎ−Ａｇはんだ１４７がＣｕシード層１４４上に染み出す、
（２）熱処理により、ドライフィルムレジスト１４５が剥離しにくくなる、
（３）ＬＳＩ素子１４１と回路基板１５１の間隔を十分に確保できない（２０μｍ程度のギャップしかとれない）、
（４）応力緩和が十分でない、
という問題点がある。

そこで、本発明は、１００μｍ未満の狭ピッチ対応を前提として、プロセス温度の低温化を図り、バンプ形成後のＣｕシードへの染み出しを防止して、高いアスペクト比で、ＬＳＩ素子と回路基板の間のギャップを確保することを課題とする。

上記課題を解決するために、本発明では、従来の２倍の膜厚（約４０μｍ）のドライフィルムレジストを用い、アスペクト比が１以上の開口パターンを形成する。開口内に、第１金属として、Ｃｕ、Ｎｉ等をドライフィルムレジストの膜厚の１／２以上の高さに形成し、次に、第２金属として、Ｓｎ，Ｂｉ，Ｉｎ，Ｚｎ，Ａｇのうち２種類以上を含む半田合金を、レジストの膜厚を越え、かつ隣接バンプと接しないように形成する。

あるいは、ＬＳＩ素子と回路基板に、第１金属による第１バンプと、第２金属による第２バンプを個別に形成し、第１バンプと第２バンプを、第２金属よりも低い温度で熱圧着する。

具体的には、第１の側面では、半導体装置の製造方法は、
（ａ）半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に、ドライフィルムレジストを用いて、アスペクト比１以上の開口パターンを有するレジストマスクを形成するステップと、
（ｂ）前記開口内に、第１の金属膜を前記膜厚の１／２以上の高さになるように形成するステップと、
（ｃ）前記開口内の第１の金属膜に重ねて、第２の金属膜を、前記レジストマスクの膜厚を越え、かつ隣接する開口の第２金属膜と接触しないように形成するステップと、
（ｄ）前記レジストマスクを残したまま、前記レジストマスクから突出する第２金属膜を、他方の基板上の電極に対して、フラックスレス接合するステップと、
（ｅ）前記接合の後に、前記レジストマスクを剥離するステップと、
を含む。

良好な実施例では、レジストマスク形成ステップは、開口パターンの形成後に、酸素プラズマを照射し、超音波印加下で、界面活性剤水溶液中に所定時間浸漬するステップを含む。

第２の側面では、半導体装置の製造方法は、
（ａ）半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に、ドライフィルムレジストを用いて、開口パターンを有するレジストマスクを形成するステップと、
（ｂ）前記開口パターンの形成後に、酸素プラズマを照射し、超音波印加下で界面活性剤水溶液中に所定時間浸漬するステップと、
（ｃ）前記開口内に、第１の金属膜を形成するステップと、
前記開口内の第１の金属膜に重ねて、第２の金属膜を、前記レジストマスクの膜厚を越え、かつ隣接する開口の第２金属膜と接触しないように形成するステップと、
（ｄ）前記レジストマスクを残したまま、前記レジストマスクから突出する第２金属膜を、他方の基板上の電極に対して、フラックスレス接合するステップと、
（ｅ）前記接合の後に、前記レジストマスクを剥離するステップと、
を含む。

第３の側面では、半導体装置の製造方法は、
（ａ）半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に１００μｍ未満のピッチで配置される第１電極上に、第１の金属で第１の柱状バンプを形成するステップと、
（ｂ）他方の基板上に前記ピッチで配置される第２電極上に、前記第１金属よりも低い融点の第２の金属で第２の柱状バンプを形成するステップと、
（ｃ）前記第１の柱状バンプと、第２の柱状バンプを位置合わせし、前記第２の金属の融点よりも低い温度で熱圧着するステップと、
（ｄ）前記第１基板と第２基板の間にアンダーフィルを充填し、１３０℃〜１７０℃で接合、硬化するステップと、
を含む。

上記いずれの方法においても、第２の金属は、錫−ビスマス（Ｓｎ−Ｂｉ）、錫−インジウム（Ｓｎ−Ｉｎ）、インジウム−銀（Ｉｎ−Ａｇ）、インジウム−亜鉛（Ｉｎ−Ｚｎ）合金の中から選択される鉛フリーの金属である。

第４の側面では、上述した方法で作製される半導体装置を提供する。半導体装置は、回路配線基板と、前記回路配線基板上に、ピッチサイズが１００μｍ未満、アスペクト比が１以上の柱状バンプを介して接合される半導体チップと、を有し、前記柱状バンプは、当該柱状バンプの高さの１／２以上の高さを占める第１金属膜と、前記第１金属膜の融点よりも低い融点の鉛フリーの第２金属膜と、で構成される。

狭ピッチでありながら、ＬＳＩ素子と回路配線基板間のギャップを、従来の２倍以上にできる。したがって、ドライフィルムの剥離、Ｃｕシードのエッチング、その他各種洗浄が容易に行える。

柱状バンプ形状によって、応力緩和効果が得られ、長期の接続信頼性を維持できる。

低温プロセスにより、めっき形成後のレジストの剥離が容易かつ短時間に行え、また、Ｓｎ−Ｂｉ、Ｉｎ−Ｓｎ等のはんだ材料のＣｕシード層へのぬれ拡がり（染み出し）を防止できる。

以下、添付図面を参照して、本発明の良好な実施形態を説明する。

図５よび図６は、本発明の一実施形態に係る半導体装置の製造工程を示す図である。図５および図６に示す例では、膜厚のレジストに形成した開口パターンの内部を、２層のめっきにより充填する際に、第１の金属としてＣｕあるいはＮｉ、第２の金属としてＳｎ−Ｂｉ（錫−ビスマス）、Ｓｎ−Ｉｎ（錫−インジウム）、Ｉｎ−Ａｇ（インジウム−銀）、あるいはＩｎ−Ｚｎ（インジウム−亜鉛）合金を使用する。第１および第２の金属膜形成後に、レジストマスクを残したままで、組成に応じて１００〜１４０℃で熱圧着・接合させる。

まず、図５（ａ）に示す工程では、ＬＳＩチップ１１（あるいは対向する回路配線基板側でもよい）上に、絶縁膜１３を介して、下層の半導体回路（不図示）と接続する電極１２を形成する。電極１２のピッチサイズは４０μｍ、電極パッド径は２０μｍである。

電極１２および絶縁膜１３を覆って全面に、電解めっきシード層として、銅（Ｃｕ）シード層１４を、スパッタ法により形成する。Ｃｕシード層１４の膜厚は、２００ｎｍである。

Ｃｕシード層１４上に、厚さ４０μｍの感光性のドライフィルムレジスト１５を１００℃で貼り付ける。ドライフィルムレジストとして、たとえばアクリレート系樹脂フィルムを用いる。従来のドライフィルムレジストの膜厚の約２倍の厚さのドライフィルムレジスト１５を用いることによって、バンプの高さを確保する。

次に、図５（ｂ）に示すように、レジスト１５の露光、現像を行い、電極に対応する箇所に直径２０μｍの開口部１５Ａを有するレジストマスク１５Ｍを形成する。現像は、たとえばｎメチル２−ピロリドンを使用して行う。

現像後、酸素プラズマ（圧力：０．１Torr）を５分間照射する。これにより、めっき液に対する親水性を高める。さらに、ＬＳＩ素子１１を、界面活性剤水溶液中（濃度：５〜１０倍希釈、超音波印加：１０〜２０分）に浸漬し、流水洗浄する。界面活性剤はたとえばエキストランMA０２（メルク社製）を使用して行う。

次に、図５（ｃ）に示すように、パターニングしたレジストマスク１５Ｍの開口１５Ａ内に、第１の金属１７として、Ｃｕを、レジストマスク１５Ｍの膜厚の１／２以上になるように、たとえば、２０〜３０μｍ±１μｍとなるように、電解めっきにより形成する。

次に、図５（ｄ）に示すように、レジストマスク１５Ｍの開口１５Ａ内に、第２の金属１９として、Ｂｉ含有量が５０〜８０ｗｔ％のＳｎ−Ｂｉを、電解めっきにより形成する。Ｓｎ−Ｂｉめっきの膜厚は、Ｃｕ膜１７とＳｎ−Ｂｉ膜１９の膜厚を合わせて、全体でレジスト１５の膜厚以上であり、かつ隣接バンプと接触しない程度、おおよそ１５〜２５μｍ±１μｍである。

次に、図６（ｅ）に示すように、上述した方法で形成された柱状バンプを有するＬＳＩ素子１１を、レジストマスク１５を残したまま、素子面（バンプ）が下向きになるようにして、回路配線基板２１に対して所定の位置に合わせ、ＦＣボンダで接合する。このときの接合は、低加重で融点直下の熱圧着による接合である。圧着条件は、たとえば、１２８℃（融点１３８℃マイナス１０℃）、１０秒の加熱、加重２Ｋｇ／chipである。

次に、図６（ｆ）に示すように、モノエタノールアミン水溶液でレジストマスク１５Ｍを除去し、酢酸−硝酸系の液により、Ｃｕシード層１４をエッチング除去して、ＬＳＩ素子１１と回路配線基板２１の接合体を作製する。

最後に、図６（ｇ）に示すように、圧着後、アンダーフィルを注入し、１７０℃、２分の加熱で接合、硬化する。このときの回路配線基板温度は９８℃である。

アンダーフィル剤は、たとえば、ビスフェノールＦ型エポキシ樹脂（添加量１００重量部）、ナフタレン型エポキシ樹脂（添加量１００重量部）を主剤とする樹脂剤である。この主剤に、硬化剤として、Ｍｅ−ＴＨＰＡ（ＫＲＭ−２９１−５：旭電化製）を１００重量部）、硬化促進剤としてイミダゾールを０．５重量部、有機酸として無水こはく酸を２０重量部、無機フィラーとしてシリカ粉末を３３４重量部、カップリング剤としてγ- グリシドキシプロピルトリメトキシシラン（添加量１重量部）とヘキサメチルジシラザン（添加量１重量部）を添加する。

無機フィラーと無機フィラー以外の接着剤組成物の混合比は、無機フィラー量が０．５〜７０ｗｔ％の範囲、それ以外の残部が接着剤組成物である
接着剤組成物に関しては、上記に限らず以下の材料から選択することが可能である。

主剤には、脂環式エポキシ樹脂，ビスフェノールＦ型エポキシ樹脂，ビスフェノールＡ型エポキシ樹脂，ビフェニル型エポキシ樹脂，ノボラック型エポキシ樹脂などを用いることができる。

活性剤として、無水こはく酸、こはく酸、セバシン酸、アジピン酸、ステアリン酸パルミチン酸、マレイン酸、無水酢酸、テトラエチレングリコール、ポリエチレングリコールなどを用いることができる。

カップリング剤として、β−（３，４エポキシシクロヘキシル）エチルトリメトキシシラン，γ−グリシドキシプロピルトリエトキシシラン，Ｎ−フェニル−γ−アミノプロピルトリメトキシシラン，γ−メルカプトプロピルトリメトキシシラン，ヘキサメチルジシラザンならびにシリコーン系カップリング剤などを用いることができる。

硬化促進剤として、イミダゾール（２ーエチル−４−メチルイミダゾール，２−フェニルイミダゾール，２−フェニル−４−メチルイミダゾール．１−ベンジル−２−フェニルイミダゾール，１−ベンジル−２−メチルイミダゾール，１−シアノエチル−２−メチルイミダゾール，１−シアノエチル−２−エチル−４−メチルイミダゾール，１−メチル−２−エチルイミダゾール），有機ホスフィン（トリフェニルホスフィン，トリメタトリルホスフィン，テトラフェニルホスホニウムテトラフェニルボレート，トリフェニルホスフィントリフェニルボラン），ジアザビシクロウンデセン，ジアザビシクロウンデセントルエンスルホン酸塩，ジアザビシクロウンデセンオクチル酸塩等があり、添加量は０．１〜４０重量部である。

硬化剤として、メチルテトラヒドロ無水フタル酸，メチルヘキサヒドロ無水フタル酸，無水メチルハイミック酸，ヘキサヒドロ無水フタル酸，トリアルキルテトラヒドロ無水フタル酸，テトラヒドロ無水フタル酸，メチルシクロヘキセンジカルボン酸無水物，無水ナジック酸等があり、添加量はエポキシ等量により算出される。

無機フィラーとして、シリカ、アルミナを用いることができる。

アンダーフィル剤として、上述した樹脂に代えて、エポキシ系フラックスフィル（千住金属製）にシリカ粉末（平均粒径４μｍ）を５０〜８０ｗｔ％の割合で混合したものを用いてもよい。

上記の方法でＬＳＩチップ１１を回路配線基板２１に実装した半導体装置を用いて、接続信頼性を確認するために、−５５〜１２５℃の温度サイクル試験を５００サイクル行った。この結果、抵抗上昇を１０％以下に抑制でき、良好な信頼性が達成できた。

図７〜図９は、半導体装置の製造プロセスの変形例を示す図である。変形例では、ＬＳＩチップ側と、回路配線基板側の双方に、それぞれ異なる材料でバンプを形成し、その後接合する。

図７に示すように、ＬＳＩチップ側の金属としてＣｕあるいはＮｉを用いて、第１の金属膜を形成する。

図８に示すように、回路配線基板側の金属としてＳｎ−Ｂｉ（錫−ビスマス）、Ｓｎ−Ｉｎ（錫−インジウム）、Ｉｎ−Ａｇ（インジウム−銀）、あるいはＩｎ−Ｚｎ（インジウム−亜鉛）合金を使用して、第２の金属膜を形成する。

ＬＳＩ側および回路配線基板側の金属膜形成後に、レジストマスクを除去して、第１の柱状バンプおよび第２の柱状バンプを得る。Ｃｕシード層エッチング後、組成に応じて１００〜１４０℃で熱圧着・接合させる。

図７は、ＬＳＩ側のバンプ形成プロセスである。まず、図７（ａ）に示すように、図ＬＳＩチップ上に、絶縁膜１３を介して下層の半導体回路（不図示）と接続する電極１２を形成する。電極１２のピッチサイズは４０μｍ、電極パッド径は２０μｍである。このようなピッチで配置される電極１２を覆って、電解めっきシード層として、銅（Ｃｕ）シード層１４を、２００ｎｍの膜厚でスパッタ法により形成する。

その上に、感光性のドライフィルムレジスト１５（厚さ２０〜３０μｍ）を、１００℃で貼り付ける。ドライフィルムレジストとして、たとえばアクリレート系樹脂フィルムを用いる。ドライフィルムレジスト１５を用いることによって、バンプの高さを確保する。

次に、図７（ｂ）に示すように、レジストの露光、現像を行い、電極に対応する箇所に直径２０μｍの開口部１５Ａを有するレジストマスク１５Ｍを形成する。現像は、たとえばｎメチル２−ピロリドンを使用して行う。開口を形成後、酸素プラズマ（圧力：０．１Torr）を５分間照射する。さらに、界面活性剤水溶液中（濃度：５〜１０倍希釈、超音波印加：１０〜２０分）に浸漬し、流水洗浄する。界面活性剤はたとえばエキストランMA０２（メルク社製）を使用して行う。

次に図７（ｃ）に示すように、開口１５Ａ内に、ＬＳＩチップの第１金属膜１７として、Ｃｕ膜１７を膜厚が２０〜３０μｍ±１μｍとなるように電解めっきにより形成する。

次に、図７（ｄ）に示すように、モノエタノールアミン水溶液でレジストマスク１５Ｍを除去し、酢酸−硝酸系の液によりＣｕシード層１４をエッチング除去して、第１の柱状のめっきバンプ１７ａを形成する。

図８は、回路配線基板側のバンプ形成プロセスである。まず、図８（ａ）に示すように、回路配線基板２１上に、絶縁膜２３を介して下層の配線（不図示）と接続する電極２２を形成する。電極のピッチサイズは４０μｍ、電極パッド径は２０μｍである。電極２２を覆って全面に、電解めっきシード層として、銅（Ｃｕ）シード層２４を２００ｎｍの膜厚でスパッタ法により形成する。

その上に、厚さ２０μｍの感光性のドライフィルムレジスト２５を１００℃で貼り付ける。ドライフィルムレジストとして、たとえばアクリレート系樹脂フィルムを用いる。ドライフィルムレジストを用いることによって、バンプの高さを確保する。

次に、図８（ｂ）に示すように、レジストの露光、現像を行い、電極に対応する箇所に直径２０μｍの開口部２５Ａを有するレジストマスク２５Ｍを形成する。現像は、たとえばｎメチル２−ピロリドンを使用して行う。開口を形成後、酸素プラズマ（圧力：０．１Torr）を５分間照射後する。さらに、界面活性剤水溶液中（濃度：５〜１０倍希釈、超音波印加：１０〜２０分）に浸漬し、流水洗浄する。界面活性剤はたとえばエキストランMA０２（メルク社製）を使用して行う。

次に、図８（ｃ）に示すように、開口２５Ａ内に、回路配線基板側の第２金属膜１９として、Ｂｉ含有量が５０〜８０ｗｔ％のＳｎ−Ｂｉを、電解めっきにより形成する。Ｓｎ−Ｂｉめっき１９の膜厚は１０μｍ±１μｍである。

次に、図８（ｄ）に示すように、モノエタノールアミン水溶液でレジストマスク２５Ｍを除去し、酢酸−硝酸系の液によりＣｕシード層２４をエッチング除去して、第２の柱状のめっきバンプ１９ａを形成する。

図９は、ＬＳＩ素子１１と回路基板２１との接合プロセスである。

図９（ａ）に示すように、上述した方法で形成された第１の柱状バンプ１７ａを有するＬＳＩチップ１１を、素子面（バンプ）が下向きになるようにして、第２の柱状バンプ１９ａを有する回路配線基板２１に対して所定の位置に合わせ、ＦＣボンダで接合する。このときの接合は、低加重で融点直下の熱圧着による接合である。圧着条件は、たとえば、１２８℃（融点１３８−１０℃）、１０秒の加熱、加重２Ｋｇ／chipである。

圧着により、ピッチが４０μｍ、高さが４０μｍ以上の柱状バンプ２０が形成される。この柱状バンプの高さの１／２以上は、第１金属としてのＣｕ膜１７ａであり、残りが、第１金属よりも低融点のＳｎ−Ｂｉ膜１９ａである。

図９（ｂ）に示すように、圧着後、アンダーフィルを注入し、１７０℃、２分の加熱で接合、硬化する。このときの回路配線基板温度は９８℃である。

アンダーフィル剤は、たとえば、ビスフェノールＦ型エポキシ樹脂（添加量１００重量部）、ナフタレン型エポキシ樹脂（添加量１００重量部）を主剤とする樹脂剤である。この主剤に、硬化剤として、Ｍｅ−ＴＨＰＡ（ＫＲＭ−２９１−５：旭電化製）を１００重量部）、硬化促進剤としてイミダゾールを０．５重量部、有機酸として無水こはく酸を２０重量部、無機フィラーとしてシリカ粉末を３３４重量部、カップリング剤としてγ- グリシドキシプロピルトリメトキシシラン（添加量１重量部）とヘキサメチルジシラザン（添加量１重量部）を添加する。

無機フィラーと無機フィラー以外の接着剤組成物の混合比は、無機フィラー量が０．５〜７０ｗｔ％の範囲、それ以外の残部が接着剤組成物である
接着剤組成物に関しては、上記に限らず以下の材料から選択することが可能である。

主剤には、脂環式エポキシ樹脂，ビスフェノールＦ型エポキシ樹脂，ビスフェノールＡ型エポキシ樹脂，ビフェニル型エポキシ樹脂，ノボラック型エポキシ樹脂などを用いることができる。

活性剤として、無水こはく酸、こはく酸、セバシン酸、アジピン酸、ステアリン酸パルミチン酸、マレイン酸、無水酢酸、テトラエチレングリコール、ポリエチレングリコールなどを用いることができる。

カップリング剤として、β−（３，４エポキシシクロヘキシル）エチルトリメトキシシラン，γ−グリシドキシプロピルトリエトキシシラン，Ｎ−フェニル−γ−アミノプロピルトリメトキシシラン，γ−メルカプトプロピルトリメトキシシラン，ヘキサメチルジシラザンならびにシリコーン系カップリング剤などを用いることができる。

硬化促進剤として、イミダゾール（２ーエチル−４−メチルイミダゾール，２−フェニルイミダゾール，２−フェニル−４−メチルイミダゾール．１−ベンジル−２−フェニルイミダゾール，１−ベンジル−２−メチルイミダゾール，１−シアノエチル−２−メチルイミダゾール，１−シアノエチル−２−エチル−４−メチルイミダゾール，１−メチル−２−エチルイミダゾール），有機ホスフィン（トリフェニルホスフィン，トリメタトリルホスフィン，テトラフェニルホスホニウムテトラフェニルボレート，トリフェニルホスフィントリフェニルボラン），ジアザビシクロウンデセン，ジアザビシクロウンデセントルエンスルホン酸塩，ジアザビシクロウンデセンオクチル酸塩等があり、添加量は０．１〜４０重量部である。

硬化剤として、メチルテトラヒドロ無水フタル酸，メチルヘキサヒドロ無水フタル酸，無水メチルハイミック酸，ヘキサヒドロ無水フタル酸，トリアルキルテトラヒドロ無水フタル酸，テトラヒドロ無水フタル酸，メチルシクロヘキセンジカルボン酸無水物，無水ナジック酸等があり、添加量はエポキシ等量により算出される。

無機フィラーとして、シリカ、アルミナを用いることができる。

アンダーフィル剤として、上述した樹脂に代えて、エポキシ系フラックスフィル（千住金属製）にシリカ粉末（平均粒径４μｍ）を５０〜８０ｗｔ％の割合で混合したものを用いてもよい。

上記の方法でＬＳＩチップを回路配線基板に実装した半導体装置を用いて、接続信頼性を確認するために、−５５〜１２５℃の温度サイクル試験を５００サイクル行った。この結果、抵抗上昇を１０％以下に抑制でき、良好な信頼性が達成できた。

実施形態では、厚膜のドライフィルムレジストを用い、アスペクト比の大きい（１以上の）柱状のバンプを作製し、熱圧着固定およびアンダーフィル充填して接合体を作製している。これらによって以下の効果が見込まれる。
（１）接合体のＬＳＩ素子−回路配線基板間のギャップは、従来の２倍以上となり、ドライフィルムの剥離、Ｃｕシードのエッチング、その他各種洗浄が容易に行える。
（２）柱状バンプ形状によって、応力緩和効果が得られ、接合体の長期接続信頼性が期待される。
（３）製造プロセスでのドライフィルムに加わる熱は、最大１５０℃程度であり、その温度による硬化促進（ドライフィルムレジストとの密着性向上）の進行は小さく、めっき形成後のレジストの剥離が容易かつ短時間に行える。
（４）Ｓｎ−Ｂｉ、Ｉｎ−Ｓｎ等のはんだ材料は未溶融につき、Ｃｕシード層へのはんだぬれ拡がり（染み出し）といった障害は生じない。

なお、本実施形態では、電極ピッチが４０μｍ、電極パッド径が２０μｍの狭ピッチに対応させて、レジストの膜厚を４０μｍ、開口のアスペクト比１以上としたが、たとえば、電極ピッチ８０μｍ、電極パッド径３０μｍのときは、レジストの膜厚をたとえば６０μｍとして、アスペクト比１以上の柱状バンプを形成することができる。逆に、電極ピッチが４０μｍよりも小さくなる場合も、適切な膜厚のドライフィルムレジストを用いて、アスペクト比が１以上の柱状バンプを形成することができる。

いずれの場合も、ＬＳＩ素子と回路基板間のギャップを十分に確保し、低温プロセスによる接合の信頼性を確保できる。

最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に、ドライフィルムレジストを用いて、アスペクト比１以上の開口パターンを有するレジストマスクを形成するステップと、
前記開口内に、第１の金属膜を前記膜厚の１／２以上の高さに形成するステップと、
前記開口内の第１の金属膜に重ねて、第２の金属膜を、前記レジストマスクの膜厚を越え、かつ隣接する開口の第２金属膜と接触しないように形成するステップと、
前記レジストマスクを残したまま、前記レジストマスクから突出する第２金属膜を、他方の基板上の電極に対して、フラックスレス接合するステップと、
前記接合の後に、前記レジストマスクを剥離するステップと、
を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記レジストマスク形成ステップは、前記開口パターンの形成後に、酸素プラズマを照射し、超音波印加下で界面活性剤水溶液中に所定時間浸漬するステップを含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に、ドライフィルムレジストを用いて、開口パターンを有するレジストマスクを形成するステップと、
前記開口パターンの形成後に、酸素プラズマを照射し、超音波印加下で界面活性剤水溶液中に所定時間浸漬するステップと、
前記開口内に、第１の金属膜を形成するステップと、
前記開口内の第１の金属膜に重ねて、第２の金属膜を、前記レジストマスクの膜厚を越え、かつ隣接する開口の第２金属膜と接触しないように形成するステップと、
前記レジストマスクを残したまま、前記レジストマスクから突出する第２金属膜を、他方の基板上の電極に対して、フラックスレス接合するステップと、
前記接合の後に、前記レジストマスクを剥離するステップと、
を含むことを特徴とする半導体装置の製造方法。
（付記４） 前記フラックスレス接合は、１００℃〜１４０℃で行なわれることを特徴とする付記１または３に記載の半導体装置の製造方法。
（付記５） 前記フラックスレス接合は、前記第２金属膜の融点よりも低い温度で行なわれることを特徴とする付記１または３に記載の半導体装置の製造方法。
（付記６） 前記レジストマスク剥離語に、前記第１基板と第２基板の間にアンダーフィルを充填し、１３０℃〜１７０℃で熱処理するステップをさらに含むことを特徴とする付記１または３に記載の半導体装置の製造方法。
（付記７） 半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に１００μｍ未満のピッチで配置される第１電極上に、第１の金属で第１の柱状バンプを形成するステップと、
他方の基板上に前記ピッチで配置される第２電極上に、前記第１金属よりも低い融点の第２の金属で第２の柱状バンプを形成するステップと、
前記第１の柱状バンプと、第２の柱状バンプを位置合わせし、前記第２の金属の融点よりも低い温度で熱圧着するステップと、
前記第１基板と第２基板の間にアンダーフィルを充填し、１３０℃〜１７０℃で接合、硬化するステップと、
を含むことを特徴とする半導体装置の製造方法。
（付記８） 前記第２の金属は、錫−ビスマス（Ｓｎ−Ｂｉ）、錫−インジウム（Ｓｎ−Ｉｎ）、インジウム−銀（Ｉｎ−Ａｇ）、インジウム−亜鉛（Ｉｎ−Ｚｎ）合金の中から選択されることを特徴とする付記１、３または６の半導体装置の製造方法。
（付記９） 回路配線基板と、
前記回路配線基板上に、ピッチサイズが１００μｍ未満、アスペクト比が１以上の柱状バンプを介して接合される半導体チップと、
を有し、前記柱状バンプは、当該柱状バンプの高さの１／２以上の高さを占める第１金属膜と、前記第１金属膜の融点よりも低い融点の鉛フリーの第２金属膜と、で構成されることを特徴とする半導体装置。
（付記１０） 前記第２の金属は、錫−ビスマス（Ｓｎ−Ｂｉ）、錫−インジウム（Ｓｎ−Ｉｎ）、インジウム−銀（Ｉｎ−Ａｇ）、インジウム−亜鉛（Ｉｎ−Ｚｎ）合金の中から選択されることを特徴とする付記９の半導体装置。

狭ピッチ以前の公知の実装プロセスおよび実行構造例１を示す図である。 狭ピッチ以前の公知の実装プロセスおよび実装構造例２を示す図である。 狭ピッチ以前の公知の実装プロセスおよび実装構造例３を示す図である。 従来の狭ピッチ対応の実装プロセスを示す図である。 本発明の一実施形態に係る接合プロセスを示す図（その１）である。 本発明の一実施形態に係る接合プロセスを示す図（その２）であり、図５（ｄ）に引き続く工程を示す図である。 接合プロセスの変形例であり、ＬＳＩ素子側のバンプ形成プロセスを示す図である。 接合プロセスの変形例であり、回路基板側のバンプ形成プロセスを示す図である。 図７及び図８で形成されたＬＳＩ素子と回路基板の接合を示す図である。

符号の説明

１１ 半導体素子（ＬＳＩチップ）
１２、２２ 電極
１３、２３ 絶縁膜
１４、２４ Ｃｕシード層
１５、２５ ドライフィルムレジスト
１５Ａ、２５Ａ 開口
１５Ｍ，２５Ｍ レジストマスク
１７ 第１金属膜
１７ａ 第１バンプ
１９ 第２金属膜
１９ａ 第２バンプ
２１ 回路基板（回路配線基板）
３１ アンダーフィル

Claims (5)

1. 半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に、ドライフィルムレジストを用いて、アスペクト比が１以上の開口パターンを有するレジストマスクを形成するステップと、
   前記開口内に、第１の金属膜を前記膜厚の１／２以上の高さに形成するステップと、
   前記開口内の第１の金属膜に重ねて、第２の金属膜を、前記レジストマスクの膜厚を越え、かつ隣接する開口の第２金属膜と接触しないように形成するステップと、
   前記レジストマスクを残したまま、前記レジストマスクから突出する第２金属膜を、他方の基板上の電極に対して、フラックスレス接合するステップと、
   前記接合の後に、前記レジストマスクを剥離するステップと、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記レジストマスク形成ステップは、前記開口パターンの形成後に、酸素プラズマを照射し、超音波印加下で界面活性剤水溶液中に所定時間浸漬するステップを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に、ドライフィルムレジストを用いて、開口パターンを有するレジストマスクを形成するステップと、
   前記開口パターンの形成後に、酸素プラズマを照射し、超音波印加下で界面活性剤水溶液中に所定時間浸漬するステップと、
   前記開口内に、第１の金属膜を形成するステップと、
   前記開口内の第１の金属膜に重ねて、第２の金属膜を、前記レジストマスクの膜厚を越え、かつ隣接する開口の第２金属膜と接触しないように形成するステップと、
   前記レジストマスクを残したまま、前記レジストマスクから突出する第２金属膜を、他方の基板上の電極に対して、フラックスレス接合するステップと、
   前記接合の後に、前記レジストマスクを剥離するステップと、
   を含むことを特徴とする半導体装置の製造方法。
4. 半導体素子を構成する第１基板または回路配線を有する第２基板のいずれか一方の基板上に１００μｍ未満のピッチで配置される第１電極上に、第１の金属で第１の柱状バンプを形成するステップと、
   他方の基板上に前記ピッチで配置される第２電極上に、前記第１金属よりも低い融点の第２の金属で第２の柱状バンプを形成するステップと、
   前記第１の柱状バンプと、第２の柱状バンプを位置合わせし、前記第２の金属の融点よりも低い温度で熱圧着するステップと、
   前記第１基板と第２基板の間にアンダーフィルを充填し、１３０℃〜１７０℃で接合、硬化するステップと、
   を含むことを特徴とする半導体装置の製造方法。
5. 回路配線基板と、
   前記回路配線基板上に、ピッチサイズが１００μｍ未満、アスペクト比が１以上の柱状バンプを介して接合される半導体チップと、
   を有し、前記柱状バンプは、当該柱状バンプの高さの１／２以上の高さを占める第１金属膜と、前記第１金属膜の融点よりも低い融点の鉛フリーの第２金属膜と、で構成されることを特徴とする半導体装置。
   

Images