JP3533284B2 - 半導体装置用基板及びその製造方法並びに半導体装置 - Google Patents
半導体装置用基板及びその製造方法並びに半導体装置Info
- Publication number
- JP3533284B2 JP3533284B2 JP10225096A JP10225096A JP3533284B2 JP 3533284 B2 JP3533284 B2 JP 3533284B2 JP 10225096 A JP10225096 A JP 10225096A JP 10225096 A JP10225096 A JP 10225096A JP 3533284 B2 JP3533284 B2 JP 3533284B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- substrate
- wiring pattern
- semiconductor chip
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/118—Printed elements for providing electric connections to or between printed circuits specially for flexible printed circuits, e.g. using folded portions
Description
【０００１】
【発明の属する技術分野】本発明はフリップチップ接続
によって半導体チップを搭載する半導体装置用基板及び
その製造方法並びに半導体装置に関する。
によって半導体チップを搭載する半導体装置用基板及び
その製造方法並びに半導体装置に関する。
【０００２】
【従来の技術】フリップチップ接続によって半導体チッ
プを実装する際は、半導体チップの回路形成面を実装基
板に対向させ、半導体チップに形成したバンプを一括し
て実装基板に接合して実装する。半導体チップにフリッ
プチップ接続用のバンプを形成する方法には、回路形成
面のアルミニウム電極にはんだめっきによりはんだを盛
り上げ、はんだを加熱して半球状にバンプを形成する方
法、あるいは金ワイヤをアルミニウム電極にボンディン
グして電極上に小球部を形成し、そのまま引き上げ引き
ちぎるようにして形成する方法等がある。
プを実装する際は、半導体チップの回路形成面を実装基
板に対向させ、半導体チップに形成したバンプを一括し
て実装基板に接合して実装する。半導体チップにフリッ
プチップ接続用のバンプを形成する方法には、回路形成
面のアルミニウム電極にはんだめっきによりはんだを盛
り上げ、はんだを加熱して半球状にバンプを形成する方
法、あるいは金ワイヤをアルミニウム電極にボンディン
グして電極上に小球部を形成し、そのまま引き上げ引き
ちぎるようにして形成する方法等がある。
【０００３】
【発明が解決しようとする課題】フリップチップ接続に
使用する半導体チップでは回路形成面全体をバンプ形成
範囲にできるから、容易に多ピン化に対応できるという
利点がある。しかしながら、従来のフリップチップ接続
用の半導体チップの場合、バンプの径および高さは１０
０μｍ程度であり、さらに多ピン化を図るといった場合
にはバンプを一層微細に形成しなければならない。この
ような微細接続を可能にする方法としては、バンプの形
状を半球形からストレート形に変えて高密度化を図る方
法や、ポリイミドフィルム等の電気的絶縁性フィルムに
きわめて微細なパターンでバンプを支持したマイクロコ
ネクタフィルムを使用して半導体チップと実装基板とを
接続する方法などがある。
使用する半導体チップでは回路形成面全体をバンプ形成
範囲にできるから、容易に多ピン化に対応できるという
利点がある。しかしながら、従来のフリップチップ接続
用の半導体チップの場合、バンプの径および高さは１０
０μｍ程度であり、さらに多ピン化を図るといった場合
にはバンプを一層微細に形成しなければならない。この
ような微細接続を可能にする方法としては、バンプの形
状を半球形からストレート形に変えて高密度化を図る方
法や、ポリイミドフィルム等の電気的絶縁性フィルムに
きわめて微細なパターンでバンプを支持したマイクロコ
ネクタフィルムを使用して半導体チップと実装基板とを
接続する方法などがある。
【０００４】しかしながら、これらの方法よりもさらに
高密度にバンプを形成する場合には従来方法がそのまま
適用できず、より微細な形状でバンプが形成できて確実
に接続できる方法が求められる。本発明は、このように
フリップチップ接続によって半導体チップを実装する際
に、きわめて高密度にバンプを配置することができ、よ
り微細なパターンで接続することを可能にし、半導体チ
ップの多ピン化とともに小型化に大きく寄与することが
できる半導体装置用基板およびその製造方法並びに半導
体装置を提供することを目的とする。
高密度にバンプを形成する場合には従来方法がそのまま
適用できず、より微細な形状でバンプが形成できて確実
に接続できる方法が求められる。本発明は、このように
フリップチップ接続によって半導体チップを実装する際
に、きわめて高密度にバンプを配置することができ、よ
り微細なパターンで接続することを可能にし、半導体チ
ップの多ピン化とともに小型化に大きく寄与することが
できる半導体装置用基板およびその製造方法並びに半導
体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、フリップチップ
接続により半導体チップを搭載する半導体装置用基板に
おいて、シリコン基板に、前記半導体チップの電極位置
に対応して、基板面から見た立ち上がり角度が鋭角に、
頂部の開き角度が鈍角に形成されて、基板面から多段形
状に突出する突出部が設けられ、該突出部を含む前記シ
リコン基板の表面にＳｉＯ2 被膜が形成され、前記突出
部の該ＳｉＯ2 被膜上に導体層が被覆されたバンプと、
他の部位の前記ＳｉＯ2 被膜上に被覆された導体層から
なり、該バンプと電気的に接続された配線パターンが設
けられたことを特徴とする。また、シリコン基板のバン
プが形成された面と同一側の面に、外部接続端子を接合
する接続パッドが前記配線パターンと電気的に接続され
て設けられたことを特徴とする。また、シリコン基板の
バンプが形成された面と反対側の面に、外部接続端子を
接合する接続パッドがシリコン基板を貫通するビアを介
して前記配線パターンと電気的に接続して設けられたこ
とを特徴とする。また、配線パターンが、電気的絶縁層
を介して多層に形成されたことを特徴とする。
するため次の構成を備える。すなわち、フリップチップ
接続により半導体チップを搭載する半導体装置用基板に
おいて、シリコン基板に、前記半導体チップの電極位置
に対応して、基板面から見た立ち上がり角度が鋭角に、
頂部の開き角度が鈍角に形成されて、基板面から多段形
状に突出する突出部が設けられ、該突出部を含む前記シ
リコン基板の表面にＳｉＯ2 被膜が形成され、前記突出
部の該ＳｉＯ2 被膜上に導体層が被覆されたバンプと、
他の部位の前記ＳｉＯ2 被膜上に被覆された導体層から
なり、該バンプと電気的に接続された配線パターンが設
けられたことを特徴とする。また、シリコン基板のバン
プが形成された面と同一側の面に、外部接続端子を接合
する接続パッドが前記配線パターンと電気的に接続され
て設けられたことを特徴とする。また、シリコン基板の
バンプが形成された面と反対側の面に、外部接続端子を
接合する接続パッドがシリコン基板を貫通するビアを介
して前記配線パターンと電気的に接続して設けられたこ
とを特徴とする。また、配線パターンが、電気的絶縁層
を介して多層に形成されたことを特徴とする。
【０００６】また、フリップチップ接続により半導体チ
ップを搭載する半導体装置用基板の製造方法において、
シリコン基板のバンプ形成面に感光性レジストを塗布
し、露光・現像して、半導体チップの電極配置に対応す
る位置にレジストを残したレジストパターンを形成する
第１工程と、該レジストパターンをマスクとして前記シ
リコン基板を等方性エッチングすることにより、前記レ
ジストパターンの下側までエッチングして、レジストパ
ターンの下側部分に円錐状の突出部を形成する第２工程
と、該突出部の前記レジストパターンを除去した後、熱
酸化処理によりシリコン基板の表面にＳｉＯ２被膜を形
成する第３工程と、該ＳｉＯ２被膜の表面に導体層を形
成する第４工程と、該導体層をエッチングして、前記突
出部の表面のＳｉＯ ２ 被膜上に導体層が被覆されたバン
プを形成するとともに、該バンプと電気的に接続された
配線パターンを形成する第５工程とを有することを特徴
とする。また、配線パターンを形成した後、配線パター
ンを含む前記シリコン基板の表面を電気的絶縁層により
被覆し、該電気的絶縁層をエッチングして、層間で配線
パターンを電気的に接続する部位に接続孔を設け、その
後、該接続孔を含む前記電気的絶縁層の表面に導体層を
被着形成して、前記接続孔を介して層間で配線パターン
を電気的に接続し、前記導体層をエッチングすることに
より前記電気的絶縁層の表面に多層に配線パターンを形
成することを特徴とする。
ップを搭載する半導体装置用基板の製造方法において、
シリコン基板のバンプ形成面に感光性レジストを塗布
し、露光・現像して、半導体チップの電極配置に対応す
る位置にレジストを残したレジストパターンを形成する
第１工程と、該レジストパターンをマスクとして前記シ
リコン基板を等方性エッチングすることにより、前記レ
ジストパターンの下側までエッチングして、レジストパ
ターンの下側部分に円錐状の突出部を形成する第２工程
と、該突出部の前記レジストパターンを除去した後、熱
酸化処理によりシリコン基板の表面にＳｉＯ２被膜を形
成する第３工程と、該ＳｉＯ２被膜の表面に導体層を形
成する第４工程と、該導体層をエッチングして、前記突
出部の表面のＳｉＯ ２ 被膜上に導体層が被覆されたバン
プを形成するとともに、該バンプと電気的に接続された
配線パターンを形成する第５工程とを有することを特徴
とする。また、配線パターンを形成した後、配線パター
ンを含む前記シリコン基板の表面を電気的絶縁層により
被覆し、該電気的絶縁層をエッチングして、層間で配線
パターンを電気的に接続する部位に接続孔を設け、その
後、該接続孔を含む前記電気的絶縁層の表面に導体層を
被着形成して、前記接続孔を介して層間で配線パターン
を電気的に接続し、前記導体層をエッチングすることに
より前記電気的絶縁層の表面に多層に配線パターンを形
成することを特徴とする。
【０００７】また、半導体装置において、前記半導体装
置用基板に、半導体チップの電極と半導体装置用基板の
バンプとが位置合わせして当接され、前記半導体チップ
と前記半導体装置用基板との間に充填されたアンダーフ
ィル剤により、前記半導体チップの電極と前記バンプと
が電気的に接続されて半導体チップが搭載されたことを
特徴とする。また、前記半導体装置用基板に、半導体チ
ップの電極と半導体装置用基板のバンプとが位置合わせ
され、前記電極とバンプとが、該電極とバンプとに形成
された金皮膜により金−金接合により接続され、前記半
導体チップと前記半導体装置用基板との間にアンダーフ
ィル剤が充填されて半導体チップが搭載されたことを特
徴とする。
置用基板に、半導体チップの電極と半導体装置用基板の
バンプとが位置合わせして当接され、前記半導体チップ
と前記半導体装置用基板との間に充填されたアンダーフ
ィル剤により、前記半導体チップの電極と前記バンプと
が電気的に接続されて半導体チップが搭載されたことを
特徴とする。また、前記半導体装置用基板に、半導体チ
ップの電極と半導体装置用基板のバンプとが位置合わせ
され、前記電極とバンプとが、該電極とバンプとに形成
された金皮膜により金−金接合により接続され、前記半
導体チップと前記半導体装置用基板との間にアンダーフ
ィル剤が充填されて半導体チップが搭載されたことを特
徴とする。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて説明する。図１は本発明に係る半導体装置用基板
の製造方法を示す説明図である。本発明に係る半導体装
置用基板はフリップチップ接続によって半導体チップを
搭載する基板として使用するもので、半導体チップと電
気的に接続するバンプをきわめて微細に形成して成るこ
とを特徴とする。
ついて説明する。図１は本発明に係る半導体装置用基板
の製造方法を示す説明図である。本発明に係る半導体装
置用基板はフリップチップ接続によって半導体チップを
搭載する基板として使用するもので、半導体チップと電
気的に接続するバンプをきわめて微細に形成して成るこ
とを特徴とする。
【０００９】本実施形態の半導体装置用基板は、基材と
してシリコン基板１０を使用して、所定のバンプおよび
配線パターンを形成して成る。以下、工程順に説明す
る。第１工程（図１(a))は、シリコン基板１０のバンプ
形成面に感光性レジストを塗布し、露光・現像してレジ
ストパターン１２を形成する工程である。レジストパタ
ーン１２はシリコン基板１０上でバンプを形成する配置
に合わせて円形の島状に残すように形成する。レジスト
パターン１２は感光性レジストを露光・現像して形成す
るものであり、半導体チップの接続用の電極配置に合わ
せて配置することができる。
してシリコン基板１０を使用して、所定のバンプおよび
配線パターンを形成して成る。以下、工程順に説明す
る。第１工程（図１(a))は、シリコン基板１０のバンプ
形成面に感光性レジストを塗布し、露光・現像してレジ
ストパターン１２を形成する工程である。レジストパタ
ーン１２はシリコン基板１０上でバンプを形成する配置
に合わせて円形の島状に残すように形成する。レジスト
パターン１２は感光性レジストを露光・現像して形成す
るものであり、半導体チップの接続用の電極配置に合わ
せて配置することができる。
【００１０】第２工程（図１(b))はレジストパターン１
２をマスクとしてシリコン基板１０を等方性エッチング
によりエッチングし、レジストパターン１２の下側部分
までアンダーエッチングして、レジストパターン１２の
下側部分に円錐状の突出部１４を形成する工程である。
等方性エッチングはたとえば、ＣＦ4 ＋Ｏ2 ガスあるい
はＣ2 Ｆ6 ＋Ｏ2 ガスを用いるリアクティブエッチング
（ＲＩＥ）法によってすることができる。
２をマスクとしてシリコン基板１０を等方性エッチング
によりエッチングし、レジストパターン１２の下側部分
までアンダーエッチングして、レジストパターン１２の
下側部分に円錐状の突出部１４を形成する工程である。
等方性エッチングはたとえば、ＣＦ4 ＋Ｏ2 ガスあるい
はＣ2 Ｆ6 ＋Ｏ2 ガスを用いるリアクティブエッチング
（ＲＩＥ）法によってすることができる。
【００１１】第３工程（図１(c))は突出部１４上に形成
されているレジストパターン１２をエッチングにより除
去した後、酸化性雰囲気中で加熱してシリコン基板１０
の表面をＳi O2被膜１６によって被覆する工程である。
この熱酸化処理によってシリコン基板１０は突出部１４
を含む表面全体がＳi O2被膜１６によって被覆される。
されているレジストパターン１２をエッチングにより除
去した後、酸化性雰囲気中で加熱してシリコン基板１０
の表面をＳi O2被膜１６によって被覆する工程である。
この熱酸化処理によってシリコン基板１０は突出部１４
を含む表面全体がＳi O2被膜１６によって被覆される。
【００１２】第４工程（図１(d))は第３工程で形成した
Ｓi O2被膜１６の表面に導体層１８を形成する工程であ
る。導体層１８はバンプ２０および配線パターン２２を
形成するために設けるもので、たとえばアルミニウム、
銅を蒸着またはスパッタリングにより形成することがで
きる。導体層１８は図のように突出部１４を含むＳiO2
被膜１６の表面全体に被着形成される。
Ｓi O2被膜１６の表面に導体層１８を形成する工程であ
る。導体層１８はバンプ２０および配線パターン２２を
形成するために設けるもので、たとえばアルミニウム、
銅を蒸着またはスパッタリングにより形成することがで
きる。導体層１８は図のように突出部１４を含むＳiO2
被膜１６の表面全体に被着形成される。
【００１３】第５工程は導体層１８の表面に感光性レジ
ストを塗布し、露光・現像してバンプ２０および配線パ
ターン２２を形成するレジストパターン２４を形成し
（図１(e))、レジストパターン２４をマスクとして、導
体層１８をエッチングし、バンプ２０と配線パターン２
２とを形成する工程である。バンプ２０は突出部１４を
導体層１８によって被覆して形成され、配線パターン２
２は各々のバンプ２０と電気的に接続してパターン形成
される。
ストを塗布し、露光・現像してバンプ２０および配線パ
ターン２２を形成するレジストパターン２４を形成し
（図１(e))、レジストパターン２４をマスクとして、導
体層１８をエッチングし、バンプ２０と配線パターン２
２とを形成する工程である。バンプ２０は突出部１４を
導体層１８によって被覆して形成され、配線パターン２
２は各々のバンプ２０と電気的に接続してパターン形成
される。
【００１４】こうして得られた半導体装置用基板は、半
導体チップをフリップチップ接続するバンプ２０が基板
の片面に基板面から突出して形成されたものとなる( 図
１(f))。本実施形態の半導体装置用基板はシリコン基板
１０を等方性エッチングする方法でバンプ２０を形成す
るから、バンプ２０は高さが１〜５μｍ程度、直径１〜
１０μｍ程度といったきわめて微細なパターンで形成す
ることが可能になる。これによって、半導体チップと電
気的に接続する接続端子の高密度化を図ることができ接
続端子数を大幅に増大させることができて、多ピン化に
対応することが可能になる。バンプ２０の先端を尖鋭に
形成した場合は半導体チップを実装する際の位置決めが
容易にでき、バンプ２０の先端に丸みをもたせると半導
体チップを実装した際に半導体チップの電極との接続抵
抗を小さくできるという利点がある。
導体チップをフリップチップ接続するバンプ２０が基板
の片面に基板面から突出して形成されたものとなる( 図
１(f))。本実施形態の半導体装置用基板はシリコン基板
１０を等方性エッチングする方法でバンプ２０を形成す
るから、バンプ２０は高さが１〜５μｍ程度、直径１〜
１０μｍ程度といったきわめて微細なパターンで形成す
ることが可能になる。これによって、半導体チップと電
気的に接続する接続端子の高密度化を図ることができ接
続端子数を大幅に増大させることができて、多ピン化に
対応することが可能になる。バンプ２０の先端を尖鋭に
形成した場合は半導体チップを実装する際の位置決めが
容易にでき、バンプ２０の先端に丸みをもたせると半導
体チップを実装した際に半導体チップの電極との接続抵
抗を小さくできるという利点がある。
【００１５】図２〜４に上記方法によって得られた半導
体装置用基板２８に半導体チップ３０を搭載した半導体
装置の断面図を示す。図２はバンプ２０を形成した面と
同じ面に外部接続端子２６としてのはんだボールを接合
した例、図３はバンプ２０を形成した面とは反対側の面
に外部接続端子２６としてのはんだボールを接合した
例、図４は半導体装置用基板２８に複数個の半導体チッ
プ３０を搭載したマルチチップモジュールを示す。
体装置用基板２８に半導体チップ３０を搭載した半導体
装置の断面図を示す。図２はバンプ２０を形成した面と
同じ面に外部接続端子２６としてのはんだボールを接合
した例、図３はバンプ２０を形成した面とは反対側の面
に外部接続端子２６としてのはんだボールを接合した
例、図４は半導体装置用基板２８に複数個の半導体チッ
プ３０を搭載したマルチチップモジュールを示す。
【００１６】図２に示す実施形態では半導体装置用基板
２８のバンプ形成面にはんだボールを接合するための接
続パッド３２を形成してはんだボールを接合し、図３、
４に示す実施形態では、配線パターン２２と電気的に接
続して半導体装置用基板２８を貫通するビア３４を設
け、バンプ形成面とは反対側の面にビア３４と電気的に
接続する接続パッド３２を設けてはんだボールを接合し
ている。
２８のバンプ形成面にはんだボールを接合するための接
続パッド３２を形成してはんだボールを接合し、図３、
４に示す実施形態では、配線パターン２２と電気的に接
続して半導体装置用基板２８を貫通するビア３４を設
け、バンプ形成面とは反対側の面にビア３４と電気的に
接続する接続パッド３２を設けてはんだボールを接合し
ている。
【００１７】バンプ２０と外部接続端子２６とは配線パ
ターン２２を介して電気的に接続されているから、半導
体チップ３０の電極とバンプ２０とを位置合わせして接
続することにより半導体チップ３０と外部接続端子２６
とが電気的に接続される。半導体チップ３０とバンプ２
０との接続は、バンプ２０に半導体チップ３０の電極を
位置合わせして電極をバンプ２０に押圧した状態で、半
導体チップ３０と半導体装置用基板２８の基板面との間
に熱収縮性の樹脂からなるアンダーフィル剤３３を充填
し、加熱してアンダーフィル剤３３を硬化させることに
より、半導体チップ３０とバンプ２０とを確実に機械
的、電気的に接続して一体化することができる。
ターン２２を介して電気的に接続されているから、半導
体チップ３０の電極とバンプ２０とを位置合わせして接
続することにより半導体チップ３０と外部接続端子２６
とが電気的に接続される。半導体チップ３０とバンプ２
０との接続は、バンプ２０に半導体チップ３０の電極を
位置合わせして電極をバンプ２０に押圧した状態で、半
導体チップ３０と半導体装置用基板２８の基板面との間
に熱収縮性の樹脂からなるアンダーフィル剤３３を充填
し、加熱してアンダーフィル剤３３を硬化させることに
より、半導体チップ３０とバンプ２０とを確実に機械
的、電気的に接続して一体化することができる。
【００１８】図２〜４に示す実施形態は、このように半
導体チップ３０と半導体装置用基板２８との間にアンダ
ーフィル剤３３を充填し、アンダーフィル剤３３の収縮
を利用して半導体チップ３０を半導体装置用基板２８に
搭載したものである。なお、半導体装置用基板２８に半
導体チップ３０を搭載する場合、半導体チップ３０の電
極と半導体装置用基板２８のバンプ２０の双方にめっき
またはスパッタにより金皮膜を形成し、熱圧着による金
−金接合によって半導体チップ３０をバンプ２０に接続
することもできる。この接続方法は上記のアンダーフィ
ル剤２８の収縮を利用して接続する方法にくらべて良好
な電気的接続ができる点で有効である。
導体チップ３０と半導体装置用基板２８との間にアンダ
ーフィル剤３３を充填し、アンダーフィル剤３３の収縮
を利用して半導体チップ３０を半導体装置用基板２８に
搭載したものである。なお、半導体装置用基板２８に半
導体チップ３０を搭載する場合、半導体チップ３０の電
極と半導体装置用基板２８のバンプ２０の双方にめっき
またはスパッタにより金皮膜を形成し、熱圧着による金
−金接合によって半導体チップ３０をバンプ２０に接続
することもできる。この接続方法は上記のアンダーフィ
ル剤２８の収縮を利用して接続する方法にくらべて良好
な電気的接続ができる点で有効である。
【００１９】半導体チップ３０を金−金接合によって半
導体装置用基板２８に接続する場合も半導体チップ３０
を接続した後、半導体チップ３０と半導体装置用基板２
８との間にアンダーフィル剤３３を充填するようにす
る。半導体装置用基板２８に設けた配線パターン２２が
銅材の場合は、バンプ２０に下地めっきとしてニッケル
めっきを施した後、金めっきを施すようにする。
導体装置用基板２８に接続する場合も半導体チップ３０
を接続した後、半導体チップ３０と半導体装置用基板２
８との間にアンダーフィル剤３３を充填するようにす
る。半導体装置用基板２８に設けた配線パターン２２が
銅材の場合は、バンプ２０に下地めっきとしてニッケル
めっきを施した後、金めっきを施すようにする。
【００２０】上記のようにして半導体装置用基板２８に
半導体チップ３０を搭載した半導体装置は、半導体装置
用基板２８の基材がシリコン基板１０であり、半導体チ
ップ３０の基材もシリコンであることから、半導体装置
用基板２８と半導体チップ３０との熱膨張係数がマッチ
ングし、半導体装置用基板２８と半導体チップ３０との
間で熱応力が生じたり、反りが発生したりするといった
ことを防止することが可能になる。これにより、きわめ
て信頼性の高い半導体装置として提供することが可能に
なる。
半導体チップ３０を搭載した半導体装置は、半導体装置
用基板２８の基材がシリコン基板１０であり、半導体チ
ップ３０の基材もシリコンであることから、半導体装置
用基板２８と半導体チップ３０との熱膨張係数がマッチ
ングし、半導体装置用基板２８と半導体チップ３０との
間で熱応力が生じたり、反りが発生したりするといった
ことを防止することが可能になる。これにより、きわめ
て信頼性の高い半導体装置として提供することが可能に
なる。
【００２１】本実施形態の半導体装置用基板２８はバン
プ２０がきわめて微細に形成できるから、半導体チップ
の小型化を効果的に図ることができ、半導体装置用基板
２８に複数個の半導体チップ３０を搭載することが容易
に可能になる。また、半導体装置用基板２８に半導体チ
ップ３０を搭載した際における熱応力が問題にならない
ことから、大型の半導体装置用基板２８を使用して、複
数個の半導体チップ３０を搭載する際でも高い信頼性が
得られ、マルチチップモジュール用の基板として好適に
使用することが可能になる。半導体チップを封止する方
法としては片面樹脂封止による方法やキャップシールに
よる方法が可能である。
プ２０がきわめて微細に形成できるから、半導体チップ
の小型化を効果的に図ることができ、半導体装置用基板
２８に複数個の半導体チップ３０を搭載することが容易
に可能になる。また、半導体装置用基板２８に半導体チ
ップ３０を搭載した際における熱応力が問題にならない
ことから、大型の半導体装置用基板２８を使用して、複
数個の半導体チップ３０を搭載する際でも高い信頼性が
得られ、マルチチップモジュール用の基板として好適に
使用することが可能になる。半導体チップを封止する方
法としては片面樹脂封止による方法やキャップシールに
よる方法が可能である。
【００２２】上記実施形態に係る半導体装置用基板２８
は基板表面に単層の配線パターン２２を形成したもので
あるが、本発明に係る半導体装置用基板は基板表面に複
数層で配線パターン２２を形成することも可能である。
図５は半導体装置用基板２８の基板表面に複数層で配線
パターン２２を形成する方法を示す説明図である。図５
(a) はシリコン基板１０を被覆するＳi O2被膜１６の表
面に形成した導体層を所定パターンでエッチングして、
バンプ２０および配線パターン２２を形成した半導体装
置用基板２８を示す。
は基板表面に単層の配線パターン２２を形成したもので
あるが、本発明に係る半導体装置用基板は基板表面に複
数層で配線パターン２２を形成することも可能である。
図５は半導体装置用基板２８の基板表面に複数層で配線
パターン２２を形成する方法を示す説明図である。図５
(a) はシリコン基板１０を被覆するＳi O2被膜１６の表
面に形成した導体層を所定パターンでエッチングして、
バンプ２０および配線パターン２２を形成した半導体装
置用基板２８を示す。
【００２３】配線パターン２２を多層形成するには、ま
ず、この半導体装置用基板２８の表面に電気的絶縁性を
有する被膜としてＳi O2被膜３６を被着形成する（図５
(b))。このＳi O2被膜３６はバンプ２０および配線パタ
ーン２２を設けた基板の表面全体を被覆するように設け
るもので、たとえば化学気相成長法（ＣＶＤ）等によっ
て形成することができる。
ず、この半導体装置用基板２８の表面に電気的絶縁性を
有する被膜としてＳi O2被膜３６を被着形成する（図５
(b))。このＳi O2被膜３６はバンプ２０および配線パタ
ーン２２を設けた基板の表面全体を被覆するように設け
るもので、たとえば化学気相成長法（ＣＶＤ）等によっ
て形成することができる。
【００２４】次に、Ｓi O2被膜３６をエッチングして、
導体層を層間で電気的に接続する部位に接続孔３８を設
ける（図５(c))。接続孔３８はＳi O2被膜３６を緩衝弗
酸（ＢＨＦ）を用いてエッチングすることによって形成
できる。これにより、接続孔３８の内底面で配線パター
ン２２が露出する。
導体層を層間で電気的に接続する部位に接続孔３８を設
ける（図５(c))。接続孔３８はＳi O2被膜３６を緩衝弗
酸（ＢＨＦ）を用いてエッチングすることによって形成
できる。これにより、接続孔３８の内底面で配線パター
ン２２が露出する。
【００２５】次に、Ｓi O2被膜３６の表面に導体層４０
を被着形成する。導体層４０はアルミニウムあるいは銅
等の金属を蒸着法、スパッタリング法等によって形成す
ることができる。接続孔３８内に金属が充填され配線パ
ターン２２と導体層４０とが電気的に接続する。最後
に、導体層４０を所定パターンにしたがってエッチング
することにより上層の配線パターン４２を形成する（図
５(e))。こうして、複数の配線パターン２２、４２が積
層して形成された半導体装置用基板２８が得られる。実
施形態の半導体装置用基板２８は２層の配線パターン２
２、４２を形成した例であるが、上記操作を繰り返すこ
とによって、さらに多層に配線パターンを形成すること
が可能である。
を被着形成する。導体層４０はアルミニウムあるいは銅
等の金属を蒸着法、スパッタリング法等によって形成す
ることができる。接続孔３８内に金属が充填され配線パ
ターン２２と導体層４０とが電気的に接続する。最後
に、導体層４０を所定パターンにしたがってエッチング
することにより上層の配線パターン４２を形成する（図
５(e))。こうして、複数の配線パターン２２、４２が積
層して形成された半導体装置用基板２８が得られる。実
施形態の半導体装置用基板２８は２層の配線パターン２
２、４２を形成した例であるが、上記操作を繰り返すこ
とによって、さらに多層に配線パターンを形成すること
が可能である。
【００２６】このように、本発明に係る半導体装置用基
板２８は基板表面で突起状にバンプ２０を形成し、かつ
バンプ２０に電気的に接続する配線パターンを多層形成
した基板として得ることができる。配線パターンを多層
形成することにより、種々の機能を付与することが可能
になり半導体装置用基板２８の用途をひろげることが可
能になる。
板２８は基板表面で突起状にバンプ２０を形成し、かつ
バンプ２０に電気的に接続する配線パターンを多層形成
した基板として得ることができる。配線パターンを多層
形成することにより、種々の機能を付与することが可能
になり半導体装置用基板２８の用途をひろげることが可
能になる。
【００２７】なお、上記実施形態の半導体装置用基板２
８では突出部１４を円錐状に形成したが、突出部１４を
図６、７に示すような多段形状とすることも可能であ
る。図６は突出部１４を２段形状とした例、図７は突出
部１４を３段形状とした例である。図６に示す２段形状
に突出部１４を形成するには、図１(a) に示すようにシ
リコン基板１０にレジストパターン１２を形成した状態
で、まず異方性エッチングを行い、続いて等方性エッチ
ングを行って形成することができる。異方性エッチング
によると深さ方向にエッチングが進むから、突出部１４
の基部が急激な立ち上がり形状に形成され、頂部付近は
等方性エッチングによってなだらかにエッチングされ
る。
８では突出部１４を円錐状に形成したが、突出部１４を
図６、７に示すような多段形状とすることも可能であ
る。図６は突出部１４を２段形状とした例、図７は突出
部１４を３段形状とした例である。図６に示す２段形状
に突出部１４を形成するには、図１(a) に示すようにシ
リコン基板１０にレジストパターン１２を形成した状態
で、まず異方性エッチングを行い、続いて等方性エッチ
ングを行って形成することができる。異方性エッチング
によると深さ方向にエッチングが進むから、突出部１４
の基部が急激な立ち上がり形状に形成され、頂部付近は
等方性エッチングによってなだらかにエッチングされ
る。
【００２８】図７に示す３段形状に突出部１４を形成す
る場合は、等方性エッチング、異方性エッチング、等方
性エッチングの順にエッチングを行う。はじめの等方性
エッチングで突出部１４の最下部１４ａがなだらかに形
成され、中間の異方性エッチングによって鋭角な立ち上
がり部１４ｂが形成され、最後の等方性エッチングによ
ってなだらかな頂部１４ｃが形成される。
る場合は、等方性エッチング、異方性エッチング、等方
性エッチングの順にエッチングを行う。はじめの等方性
エッチングで突出部１４の最下部１４ａがなだらかに形
成され、中間の異方性エッチングによって鋭角な立ち上
がり部１４ｂが形成され、最後の等方性エッチングによ
ってなだらかな頂部１４ｃが形成される。
【００２９】図６、７に示すように突出部１４の基部を
鋭角に頂部を鈍角に形成すると、バンプ２０に半導体チ
ップ３０を接合した際に半導体チップ３０の電極にバン
プ２０が不必要にめり込むことを防止できるという利点
がある。また、図６、７に示すように突出部１４の基部
を鋭角に形成すると、突出部１４の裾野がひろがらず、
突出部１４を高密度に形成できるという利点がある。こ
のように突出部１４を鋭角な基部と鈍角な頂部に形成す
る場合も、前述した方法と同様にしてバンプ２０を形成
することができ、バンプ２０を多段形状とした半導体装
置用基板を得ることができる。
鋭角に頂部を鈍角に形成すると、バンプ２０に半導体チ
ップ３０を接合した際に半導体チップ３０の電極にバン
プ２０が不必要にめり込むことを防止できるという利点
がある。また、図６、７に示すように突出部１４の基部
を鋭角に形成すると、突出部１４の裾野がひろがらず、
突出部１４を高密度に形成できるという利点がある。こ
のように突出部１４を鋭角な基部と鈍角な頂部に形成す
る場合も、前述した方法と同様にしてバンプ２０を形成
することができ、バンプ２０を多段形状とした半導体装
置用基板を得ることができる。
【００３０】
【発明の効果】本発明に係る半導体装置用基板は、上述
したように、従来のフリップチップ接続における場合よ
りもはるかに微細なパターンでバンプ形成されるから、
これによってより高密度に接続端子が形成でき、多ピン
化に好適に対応することが可能になる。また、基板の基
材がシリコンであることから、半導体装置として高度の
信頼性を有し、マルチチップモジュール等のように複数
個の半導体チップを搭載すること、半導体装置の大型化
にも好適に対応することが可能になる。また、本発明方
法に係る半導体装置用基板の製造方法によれば、きわめ
て高密度にバンプを形成することを容易に可能にする。
また、本発明に係る半導体装置は、信頼性の高い製品と
して提供することができ、小型化を図ることができると
ともに、多ピン製品として提供することが可能になる等
の著効を奏する。
したように、従来のフリップチップ接続における場合よ
りもはるかに微細なパターンでバンプ形成されるから、
これによってより高密度に接続端子が形成でき、多ピン
化に好適に対応することが可能になる。また、基板の基
材がシリコンであることから、半導体装置として高度の
信頼性を有し、マルチチップモジュール等のように複数
個の半導体チップを搭載すること、半導体装置の大型化
にも好適に対応することが可能になる。また、本発明方
法に係る半導体装置用基板の製造方法によれば、きわめ
て高密度にバンプを形成することを容易に可能にする。
また、本発明に係る半導体装置は、信頼性の高い製品と
して提供することができ、小型化を図ることができると
ともに、多ピン製品として提供することが可能になる等
の著効を奏する。
【図１】本発明に係る半導体装置用基板の製造方法を示
す説明図である。
す説明図である。
【図２】本発明に係る半導体装置の一実施形態を示す断
面図である。
面図である。
【図３】本発明に係る半導体装置の他の実施形態を示す
断面図である。
断面図である。
【図４】本発明に係る半導体装置のさらに他の実施形態
を示す断面図である。
を示す断面図である。
【図５】配線パターンを多層形成する場合の半導体装置
用基板の製造方法を示す説明図である。
用基板の製造方法を示す説明図である。
【図６】半導体装置用基板に突出部を多段に形成した状
態を示す断面図である。
態を示す断面図である。
【図７】半導体装置用基板に突出部を多段に形成した状
態を示す断面図である。
態を示す断面図である。
１０ シリコン基板
１２ レジストパターン
１４ 突出部
１６ Ｓi O2被膜
１８ 導体層
２０ バンプ
２２ 配線パターン
２４ レジストパターン
２６ 外部接続端子
２８ 半導体装置用基板
３０ 半導体チップ
３２ 接続パッド
３３ アンダーフィル剤
３４ ビア
３６ Ｓi O2被膜
３８ 接続孔
４０ 導体層
４２ 配線パターン
Claims (8)
- 【請求項１】 フリップチップ接続により半導体チップ
を搭載する半導体装置用基板において、 シリコン基板に、前記半導体チップの電極位置に対応し
て、基板面から見た立ち上がり角度が鋭角に、頂部の開
き角度が鈍角に形成されて、基板面から多段形状に突出
する突出部が設けられ、 該突出部を含む前記シリコン基板の表面にＳｉＯ2 被膜
が形成され、 前記突出部の該ＳｉＯ2 被膜上に導体層が被覆されたバ
ンプと、他の部位の前記ＳｉＯ2 被膜上に被覆された導
体層からなり、該バンプと電気的に接続された配線パタ
ーンが設けられたことを特徴とする半導体装置用基板。 - 【請求項２】 シリコン基板のバンプが形成された面と
同一側の面に、外部接続端子を接合する接続パッドが前
記配線パターンと電気的に接続されて設けられたことを
特徴とする請求項１記載の半導体装置用基板。 - 【請求項３】 シリコン基板のバンプが形成された面と
反対側の面に、外部接続端子を接合する接続パッドがシ
リコン基板を貫通するビアを介して前記配線パターンと
電気的に接続して設けられたことを特徴とする請求項１
記載の半導体装置用基板。 - 【請求項４】 配線パターンが、電気的絶縁層を介して
多層に形成されたことを特徴とする請求項１、２または
３記載の半導体装置用基板。 - 【請求項５】 フリップチップ接続により半導体チップ
を搭載する半導体装置用基板の製造方法において、 シリコン基板のバンプ形成面に感光性レジストを塗布
し、露光・現像して、半導体チップの電極配置に対応す
る位置にレジストを残したレジストパターンを形成する
第１工程と、 前記レジストパターンをマスクとして前記シリコン基板
を等方性エッチングすることにより、前記レジストパタ
ーンの下側までエッチングして、レジストパターンの下
側部分に円錐状の突出部を形成する第２工程と、 該突出部の前記レジストパターンを除去した後、熱酸化
処理によりシリコン基板の表面をにＳｉＯ 2 被膜を形成
する第３工程と、 該ＳｉＯ 2 被膜の表面に導体層を形成する第４工程と、 該導体層をエッチングして、前記突出部の表面のＳｉＯ
2 被膜上に導体層が被覆されたバンプを形成するととも
に、該バンプと電気的に接続された配線パターンを形成
する第５工程とを有する ことを特徴とする半導体装置用
基板の製造方法。 - 【請求項６】 配線パターンを形成した後、配線パター
ンを含む前記シリコン基板の表面を電気的絶縁層により
被覆し、 該電気的絶縁層をエッチングして、層間で配線パターン
を電気的に接続する部位に接続孔を設け、その後、該接
続孔を含む前記電気的絶縁層の表面に導体層を被着形成
して、前記接続孔を介して層間で配線パターンを電気的
に接続し、 前記導体層をエッチングすることにより前記電気的絶縁
層の表面に多層に配線パターンを形成する ことを特徴と
する請求項５記載の半導体装置用基板の製造方法。 - 【請求項７】 請求項１、２、３または４記載の半導体
装置用基板に、半導体チップの電極と半導体装置用基板
のバンプとが位置合わせして当接され、 前記半導体チップと前記半導体装置用基板との間に充填
されたアンダーフィル剤により、前記半導体チップの電
極と前記バンプとが電気的に接続されて半導体チップが
搭載されたことを特徴とする半導体装置。 - 【請求項８】 請求項１、２、３または４記載の半導体
装置用基板に、半導体チップの電極と半導体装置用基板
のバンプとが位置合わせされ、前記電極とバンプとが、
該電極とバンプとに形成された金皮膜により金−金接合
により接続され、 前記半導体チップと前記半導体装置用基板との間にアン
ダーフィル剤が充填されて半導体チップが搭載されたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10225096A JP3533284B2 (ja) | 1996-04-24 | 1996-04-24 | 半導体装置用基板及びその製造方法並びに半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10225096A JP3533284B2 (ja) | 1996-04-24 | 1996-04-24 | 半導体装置用基板及びその製造方法並びに半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289264A JPH09289264A (ja) | 1997-11-04 |
| JP3533284B2 true JP3533284B2 (ja) | 2004-05-31 |
Family
ID=14322364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10225096A Expired - Fee Related JP3533284B2 (ja) | 1996-04-24 | 1996-04-24 | 半導体装置用基板及びその製造方法並びに半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3533284B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100477186C (zh) * | 2001-04-06 | 2009-04-08 | 她瑞雅·宇和娜 | 高频集成电路微系统组件及其制作方法 |
| EP1489657A4 (en) | 2002-02-06 | 2011-06-29 | Ibiden Co Ltd | SEMICONDUCTOR CHIP MOUNTING PLATE, METHOD FOR THE PRODUCTION THEREOF AND SEMICONDUCTOR MODULE |
| KR100580329B1 (ko) * | 2004-06-25 | 2006-05-16 | 삼성전자주식회사 | 범프가 형성된 배선 필름, 이를 이용한 필름 패키지 및 그제조 방법 |
| JP2006278906A (ja) * | 2005-03-30 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4894159B2 (ja) * | 2005-04-21 | 2012-03-14 | パナソニック電工株式会社 | 半導体装置及びその製造方法 |
| JP4512545B2 (ja) * | 2005-10-27 | 2010-07-28 | パナソニック株式会社 | 積層型半導体モジュール |
| JP4568215B2 (ja) * | 2005-11-30 | 2010-10-27 | 三洋電機株式会社 | 回路装置および回路装置の製造方法 |
| JP5091600B2 (ja) | 2006-09-29 | 2012-12-05 | 三洋電機株式会社 | 半導体モジュール、半導体モジュールの製造方法および携帯機器 |
| JP2008135719A (ja) | 2006-10-31 | 2008-06-12 | Sanyo Electric Co Ltd | 半導体モジュール、半導体モジュールの製造方法および携帯機器 |
| US7915737B2 (en) | 2006-12-15 | 2011-03-29 | Sanyo Electric Co., Ltd. | Packing board for electronic device, packing board manufacturing method, semiconductor module, semiconductor module manufacturing method, and mobile device |
| US7855452B2 (en) | 2007-01-31 | 2010-12-21 | Sanyo Electric Co., Ltd. | Semiconductor module, method of manufacturing semiconductor module, and mobile device |
| JP4902558B2 (ja) | 2007-01-31 | 2012-03-21 | 三洋電機株式会社 | 半導体モジュールの製造方法 |
| JP5175476B2 (ja) | 2007-02-28 | 2013-04-03 | 三洋電機株式会社 | 回路装置の製造方法 |
| JP4588091B2 (ja) | 2008-02-29 | 2010-11-24 | 三洋電機株式会社 | 半導体モジュールの製造方法 |
| JP5177910B2 (ja) * | 2010-03-23 | 2013-04-10 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP5830702B2 (ja) | 2010-04-28 | 2015-12-09 | パナソニックＩｐマネジメント株式会社 | 回路装置の製造方法 |
| US8841765B2 (en) * | 2011-04-22 | 2014-09-23 | Tessera, Inc. | Multi-chip module with stacked face-down connected dies |
-
1996
- 1996-04-24 JP JP10225096A patent/JP3533284B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09289264A (ja) | 1997-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3533284B2 (ja) | 半導体装置用基板及びその製造方法並びに半導体装置 | |
| US10297582B2 (en) | BVA interposer | |
| US6709897B2 (en) | Method of forming IC package having upward-facing chip cavity | |
| JP5421254B2 (ja) | ピン・インタフェースを有する多層配線エレメント | |
| US9412677B2 (en) | Computer systems having an interposer including a flexible material | |
| US6627824B1 (en) | Support circuit with a tapered through-hole for a semiconductor chip assembly | |
| US6506632B1 (en) | Method of forming IC package having downward-facing chip cavity | |
| US8168475B2 (en) | Semiconductor package formed within an encapsulation | |
| JP3988227B2 (ja) | 半導体チップ搭載用基板の製造法および半導体装置 | |
| JP2001177045A (ja) | 半導体装置及びその製造方法 | |
| US6713880B2 (en) | Semiconductor device and method for producing the same, and method for mounting semiconductor device | |
| US6498052B2 (en) | Circuit, method of adhering an integrated circuit device to a substrate, and method of forming a circuit | |
| JP2004193297A (ja) | ウェハレベルパッケージおよびその製造方法 | |
| KR100843705B1 (ko) | 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법 | |
| JP2000286304A (ja) | 半導体素子の製造方法、および半導体素子、および半導体装置の製造方法、および半導体装置、ならびに実装モジュール | |
| US20030036220A1 (en) | Printed circuit board having plating conductive layer with bumps and its manufacturing method | |
| JP3851585B2 (ja) | プリント配線板へのベアチップ半導体素子の接続方法 | |
| JP4359067B2 (ja) | スパイラルコンタクタおよびその製造方法 | |
| TWI360205B (en) | Multi-layer substrate and manufacture method there | |
| JPH0582713A (ja) | マルチチツプモジユール及びその製造方法 | |
| JP3500378B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000058705A (ja) | 半導体装置およびその製造方法 | |
| JP2001313365A (ja) | 半導体装置 | |
| JP2002076240A (ja) | 半導体集積回路装置及びその製造方法 | |
| CN115810598A (zh) | 半导体封装件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040308 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110312 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120312 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130312 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140312 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |