JP2000003993A - 半導体装置、及びその製造方法 - Google Patents

半導体装置、及びその製造方法

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Abstract

(57)【要約】 【課題】 チップサイズの縮小化を図ること。 【解決手段】 半導体チップの内部に埋め込まれた素子
を有し、配線と半導体チップ内の素子9及び裏面電極1
2とを接続するための複数のスルーホール3を形成し、
その後に、該スルーホール3内にメッキ配線を形成す
る。半導体基板1の裏面より、前記素子9並びにバイア
ホール11を形成する領域を選択的に前記スルーホール
3内の配線が出るように前記半導体基板1をエッチング
する。その後、裏面全面にをスパッタし、レジストを用
いてパターニングしてメッキを施して配線を形成し、絶
縁膜10を形成する。最後に前記絶縁膜10をエッチン
グして裏面電極12を施す。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置、及び
半導体装置の製造方法に属し、特に、半導体チップの内
部に埋め込まれる配線や素子を含む半導体装置及びその
製造方法に属する。
【0002】
【従来の技術】図3は、従来の半導体装置の構造を示す
縦断面図である。図3を参照して、半導体装置は、半導
体基板100と、この半導体基板100の表面に設けた
インダクタンス部101、FET部102、及びキャパ
シタ部103と、半導体基板100の裏面に設けたPH
Sメッキ(裏面電極)105と、このPHSメッキ10
5及びFET部102間を接続しているバイアホール
(ビアホール)106とを有している。
【0003】
【発明が解決しようとする課題】半導体装置のペレット
サイズを決定する上で受動素子の面積占有率が極めて高
く、特に20GHz以下の周波数で使用する半導体装置
では、高いインダクタンスや容量を必要とする。そのた
めにインダクタンス部101の配線長が長くなり、容量
素子寸法が大きく、ペレットサイズが大きくなる問題が
ある。
【0004】インダクタンス部101を小さくするため
には、配線幅を狭くする必要があるが、抵抗成分が増し
たり、電流容量に制約が出るなど支障がある。
【0005】これらの問題を解決するために、高誘電率
の膜を使用する例や、半導体基板(ウェーハ)の表面側
に凸の3次元構造の配線などが考案されているが、部分
的に高誘電膜を使用する場合、配線の負荷容量が増して
利得を低下させてしまう。
【0006】一方、表面側に高くに凸の構造する場合が
あるがウェーハ表面の段差が大きくなり、精密な加工が
できない。さらに、インダクタンス部101のように交
差する配線の形成が困難である。
【0007】本発明の課題は、半導体基板の表面と裏面
との2面以外に半導体チップ内を使用するために、ペレ
ットサイズを従来の1/2にすることが可能となり、低
コストで高性能な半導体装置、及びその製造方法を提供
することにある。
【0008】また、本発明の他の課題は、配線や素子の
実装を、従来と同様に可能とし、特に制約を受けること
がなく、半導体チップの内部に素子を埋め込むことによ
って、チップサイズの縮小化を図ることがができる半導
体装置、及びその製造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明によれば、半導体
チップを有し、該半導体チップは、素子と、該素子を接
続した配線と、該素子及び該配線を設けた半導体基板と
を含む半導体装置において、前記半導体チップの内部に
前記素子が埋め込まれていることを特徴とする半導体装
置が得られる。
【0010】また、本発明によれば、半導体チップの内
部に配線や素子を埋め込む半導体装置の製造方法におい
て、半導体基板の表面に、素子及び裏面配線と裏面電極
とを接続するための複数のスルーホールを形成する工程
と、該スルーホール内にメッキ配線を形成する工程と、
前記半導体基板の裏面より、前記素子並びにバイアホー
ルを形成する領域を選択的に前記スルーホール内の配線
が出るように前記半導体基板をエッチングする工程と、
前記半導体基板の裏面全面にレジストを用いてパターニ
ングしてメッキを施して、配線を形成する工程と、前記
半導体基板上に絶縁膜を形成する工程と、前記バイアホ
ールの前記絶縁膜をエッチングして前記裏面電極を施す
工程とを含むことを特徴とする半導体装置の製造方法が
得られる。
【0011】
【作用】本発明では、半導体基板の表面に、半導体基板
の配線と半導体チップ内の素子及び裏面配線とを接続す
るための複数のスルーホールを形成し、その後に、スル
ーホール内にAuメッキによりメッキ配線を形成する。
【0012】半導体基板の裏面より、半導体チップ内の
素子並びにバイアホールを形成する領域を選択的にスル
ーホール内の配線が出るように半導体基板をエッチング
する。その後、裏面全面にTi/Auをスパッタし、レ
ジストを用いてパターニングしてAuメッキを施して、
配線を形成し、塗布式にて絶縁膜を形成する。最後にバ
イアホールの絶縁膜をエッチングして裏面電極を施す。
【0013】
【発明の実施の形態】図1は、本発明の半導体装置の一
実施の形態例を示している。なお、本発明の半導体装置
は、半導体集積装置としても適用できるものである。
【0014】半導体装置は、半導体チップを有し、この
半導体チップの内部に配線や素子(裏面インダクタンス
部)が埋め込まれている。すなわち、半導体チップの内
部には、配線または素子が埋込まれ、配線または素子が
ウェーハのような半導体基板の表面または、半導体基板
の裏面に形成されている配線や裏面電極と電気的に接合
している。
【0015】図1を参照して、一実施の形態例における
半導体装置は、半導体チップを有し、半導体チップは、
素子(裏面インダクタンス部)9と、素子9を接続した
配線と、素子9及び配線を設けた半導体基板とを含む。
【0016】半導体チップの内部には、素子(裏面イン
ダクタンス部)9が埋め込まれている。ウェーハのよう
な半導体基板1の表面の配線と半導体チップの内部の素
子9とは、これらを電気的に接続するために、少なくと
も2つ以上からなるスルーホール3を含む。
【0017】素子9は半導体基板1上の裏面上に形成し
た中間層である絶縁膜10に埋め込まれており、絶縁膜
10上に形成されている裏面電極12を有している。ス
ルーホール3の内面にはメッキが施されており、スルー
ホール3の一方に素子9が接続されており、スルーホー
ル3の他方に裏面電極12が接続されている。
【0018】裏面電極12は、スルーホール3のメッキ
に接続するように、半導体基板1の裏面へのびているバ
イアホール11を有している。バイアホール11の裏面
電極12は、半導体基板1の表面に設けられている素子
(FET部)2にスルーホール3のメッキを介して接続
している。なお、この実施の形態例における導体基板1
は、Ga,As,GaAsの少なくとも一種を含む化合
物である。
【0019】半導体装置の製造方法は、半導体基板1の
表面に、半導体基板1の配線と半導体チップ内の素子
(図中の例では、裏面インダクタンス部)9及び裏面は
緯線となる裏面電極(図中の例では、PHSメッキ)1
2とを接続するための複数のスルーホール3を形成し、
その後に、スルーホール3内にAuメッキによりメッキ
配線を形成する。ここで、スルーホール3の形成は、F
ET部(素子)2と表裏面間の配線接続用のスルーホー
ル3とを同時に形成する。
【0020】半導体基板1の裏面より、半導体チップ内
の素子9並びにバイアホール11を形成する領域を選択
的にスルーホール3内の配線が出るように半導体基板
(GaAs基板)1をエッチングする。その後、裏面全
面にTi/Auをスパッタし、レジストを用いてパター
ニングしてAuメッキを施して、配線を形成し、塗布式
にて絶縁膜10を形成する。最後にバイアホール部11
の絶縁膜10をエッチングして裏面電極(PHSメッ
キ)12を施すことによって実現される。また、裏面電
極12のAuメッキは、従来のPHSメッキ12と同様
な方法により加工が可能である。
【0021】さらに、具体的に、半導体装置の製造方法
を図2(a)〜図2(g)を参照して説明する。図2
(a)〜図2(g)は、本発明の半導体装置の製造方法
を説明するための工程を示している。
【0022】この実施の形態例における半導体装置の製
造方法は、図1に示したように、半導体チップの内部に
配線や素子9を有するものである。
【0023】半導体装置の製造方法では、まず、図2
(a)に示すように、半導体基板1の表面に能動素子と
してのFET部2、並びに受動素子としてのインダクタ
/容量/抵抗等を形成し、各素子間を配線で接続する。
次に、半導体チップ内の素子(裏面インダクタンス部)
9並びに裏面電極(PHSメッキ)12と電気的に接続
するためのスルーホール3を形成する。
【0024】次に、半導体チップの内部に埋込む配線を
形成するために、図2(b)に示すように配線埋込み溝
4を形成する。そして、図2(c)に示すように、配線
埋込み溝4を形成した半導体基板1の裏面には、その裏
面の全面に給電用金属8を成長する。次に、給電用金属
8上に有機材料5を塗布し、190〜230℃でベーク
して、有機材料5を平坦にする。この場合、粘性の高い
レジストを使用することも可能である。
【0025】有機材料5上には、マスク金属6(Alま
たは、Ti等)を裏面全面に成長し感光剤7によりパタ
ーニングを行う。
【0026】その後、感光剤7とマスク金属6とをマス
クとして、図2(c)に示すように異方性ドライエッチ
ングにより選択的に有機材料5をエッチングする。
【0027】次に、図2(d)に示すように電解メッキ
法により選択的にAuメッキを成長して裏面インダクタ
ンス部9の配線を形成した後に、感光剤7やマスク金属
6を除去する。なお、マスク金属6の除去には酸系エッ
チャントを使用する。給電用金属8は、裏面インダクタ
ンス部9の前記配線をマスクに異方性ドライエッチング
によりエッチングする。
【0028】次に、図2(e)に示すように、半導体基
板1の裏面に絶縁膜10を塗布し、半導体基板1の裏面
を上にして1〜2時間水平に放置し、絶縁膜10を平坦
にしてから80℃でベークを行う。ここで、絶縁膜10
を塗布してからベークするまでの作業を2乃至4回繰り
返すことによって、図2(e)に示すように平坦な絶縁
膜10を形成できる。平坦な絶縁膜10を形成した後、
200−350℃でベーキング行う。
【0029】次に、感光剤7をパターンニングし、前記
絶縁膜10を選択的にエッチングし、図2(f)に示す
ように、バイアホール11を形成する。最後に、PHS
メッキを成長して、図2(g)に示すように、裏面電極
12を形成する。
【0030】
【発明の効果】以上、実施の形態例によって説明したよ
うに、本発明の半導体装置、並びにその製造方法によれ
ば、ペレットサイズを従来の1/2にすることが可能と
なり、低コストで高性能な半導体装置を製造できる。し
かも、実装は、従来と同様であり制約を受けることがな
い。
【0031】半導体装置のペレットサイズを決定する上
で受動素子の面積占有率が極めて高く、特に20GHz
以下の周波数で使用する半導体装置では、高いインダク
タンスを必要とする。そのためにインダクタンスの配線
長が長くなりペレットサイズが大きくなる問題があった
が、本発明では、半導体基板の表面と裏面との2面以外
に半導体チップ内を使用するために、ペレットサイズが
従来の1/2にすることが可能となり、低コストで高性
能な半導体装置を製造できる。
【0032】しかも、素子の実装は、従来と同様であ
り、制約を受けることがなく、半導体チップの内部に素
子を埋め込むことによって、チップサイズの縮小化が図
れる。
【図面の簡単な説明】
【図1】本発明の半導体装置の一実施の形態例を説明す
るための縦断面図である。
【図2】(a)〜(g)は、本発明の半導体装置の製造
方法を説明するための工程断面図である。
【図3】半導体装置の従来例を説明するための縦断面図
である。
【符号の説明】
1 半導体基板 2 FET部(素子) 3 スルーホール 4 配線埋込み溝 5 有機材料 6 マスク金属 7 感光剤 8 給電用金属 9 裏面インダクタンス部 10 絶縁膜
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 AA05 AA13 AA62 BA01 BA16 BA35 BA37 CA09 DA04 DA15 DA29 DA34 EA12 FA05 5F038 AC05 AC20 AR01 AR30 AV06 AZ04 BE07 CD05 CD18 EZ15 EZ20 5F102 FA10 GA15 GA16 GA17 GB01 GC01 GD01 GJ05 GV03 HC11 HC24

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップを有し、該半導体チップ
    は、素子と、該素子を接続した配線と、該素子及び該配
    線を設けた半導体基板とを含む半導体装置において、前
    記半導体チップの内部に前記素子が埋め込まれているこ
    とを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、前
    記素子は受動素子であり、該受動素子が少なくとも前記
    半導体チップの内部に埋め込まれていることを特徴とす
    る半導体装置。
  3. 【請求項3】 請求項1記載の半導体装置において、前
    記半導体基板の表面の配線と前記半導体チップの内部の
    前記素子とを電気的に接続するために、前記半導体基板
    には、少なくとも2つ以上からなるルーホールを含む半
    導体装置。
  4. 【請求項4】 請求項1記載の半導体装置において、前
    記素子は前記半導体基板の前記裏面上に形成した中間層
    である絶縁膜に埋め込まれており、前記絶縁膜上に形成
    されている裏面電極を有し、前記半導体基板の表面の配
    線と前記半導体チップの内部の前記素子とを電気的に接
    続するために、前記半導体基板には、少なくとも2つ以
    上からなるスルーホールを有し、該スルーホールの内面
    にはメッキが施されており、該スルーホールの一方に前
    記素子が接続されており、前記スルーホールの他方に前
    記裏面電極が接続されていることを特徴とする半導体装
    置。
  5. 【請求項5】 請求項4記載の半導体装置において、前
    記裏面電極は、前記スルーホールの前記メッキに接続す
    るように、前記半導体基板の裏面へのびているバイアホ
    ールを有していることを特徴とする半導体装置。
  6. 【請求項6】 請求項1記載の半導体装置において、前
    記半導体基板は、Ga,As、GaAaの少なくとも一
    種を含む化合物であることを特徴とする半導体装置。
  7. 【請求項7】 半導体チップの内部に配線や素子を埋め
    込む半導体装置の製造方法において、前記素子及び裏面
    配線と裏面電極とを接続するための複数のスルーホール
    を形成する工程と、該スルーホール内にメッキ配線を形
    成する工程と、前記半導体基板の裏面より、前記素子並
    びにバイアホールを形成する領域を選択的に前記スルー
    ホール内の配線が出るように前記半導体基板をエッチン
    グする工程と、前記半導体基板の裏面全面にレジストを
    用いてパターニングしてメッキを施し配線を形成する工
    程と、前記半導体基板上に絶縁膜を形成する工程と、前
    記バイアホールの前記絶縁膜をエッチングして前記裏面
    電極を施す工程とを含むことを特徴とする半導体装置の
    製造方法。
  8. 【請求項8】 請求項7記載の半導体装置の製造方法に
    おいて、前記スルーホール内にメッキ配線を形成する前
    記工程と同時に、前記素子と表裏面間の配線接続用の前
    記スルーホールとを形成することを特徴とする半導体装
    置の製造方法。
  9. 【請求項9】 請求項7記載の半導体装置の製造方法に
    おいて、前記半導体基板の表面に前記配線を形成するた
    めの配線埋込み溝を形成することを特徴とする半導体装
    置の製造方法。
  10. 【請求項10】 請求項9記載の半導体装置の製造方法
    において、前記配線埋込み溝を形成した前記半導体基板
    の裏面全面に給電用金属を成長し、該給電用金属上に有
    機材料を塗布してベークした後、前記有機材料を平坦
    し、前記有機材料上にマスク金属を前記裏面全面に成長
    し感光剤によりパターニングを行うことを特徴とする半
    導体装置の製造方法。
  11. 【請求項11】 請求項10記載の半導体装置の製造方
    法において、前記感光剤と前記マスク金属とをマスクに
    して、異方性ドライエッチングにより選択的に前記有機
    材料をエッチングし、電解メッキ法により選択的にメッ
    キを成長して前記裏面の素子の前記配線を形成した後
    に、前記感光剤や前記マスク金属を除去し、前記給電用
    金属を前記裏面の素子の前記配線をマスクに異方性ドラ
    イエッチングによりエッチングすることを特徴とする半
    導体装置の製造方法。
  12. 【請求項12】 請求項11記載の半導体装置の製造方
    法において、前記半導体基板の前記裏面に前記絶縁膜を
    塗布し、前記半導体基板の前記裏面を上にして水平に放
    置し、前記絶縁膜を平坦にしてからベーキングを行うこ
    とによって平坦な前記絶縁膜を形成し、平坦な前記絶縁
    膜を形成した後にベーキング行い、前記感光剤をパター
    ンニングし、前記絶縁膜を選択的にエッチングし、前記
    バイアホールを形成し、その後前記裏面電極をを形成す
    ることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2006521022A (ja) * 2003-03-21 2006-09-14 シレックス マイクロシステムズ アーベー 基板中の電気的接続
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