JP2000003993A - 半導体装置、及びその製造方法 - Google Patents
半導体装置、及びその製造方法Info
- Publication number
- JP2000003993A JP2000003993A JP16558398A JP16558398A JP2000003993A JP 2000003993 A JP2000003993 A JP 2000003993A JP 16558398 A JP16558398 A JP 16558398A JP 16558398 A JP16558398 A JP 16558398A JP 2000003993 A JP2000003993 A JP 2000003993A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- wiring
- semiconductor
- semiconductor substrate
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 チップサイズの縮小化を図ること。
【解決手段】 半導体チップの内部に埋め込まれた素子
を有し、配線と半導体チップ内の素子９及び裏面電極１
２とを接続するための複数のスルーホール３を形成し、
その後に、該スルーホール３内にメッキ配線を形成す
る。半導体基板１の裏面より、前記素子９並びにバイア
ホール１１を形成する領域を選択的に前記スルーホール
３内の配線が出るように前記半導体基板１をエッチング
する。その後、裏面全面にをスパッタし、レジストを用
いてパターニングしてメッキを施して配線を形成し、絶
縁膜１０を形成する。最後に前記絶縁膜１０をエッチン
グして裏面電極１２を施す。
を有し、配線と半導体チップ内の素子９及び裏面電極１
２とを接続するための複数のスルーホール３を形成し、
その後に、該スルーホール３内にメッキ配線を形成す
る。半導体基板１の裏面より、前記素子９並びにバイア
ホール１１を形成する領域を選択的に前記スルーホール
３内の配線が出るように前記半導体基板１をエッチング
する。その後、裏面全面にをスパッタし、レジストを用
いてパターニングしてメッキを施して配線を形成し、絶
縁膜１０を形成する。最後に前記絶縁膜１０をエッチン
グして裏面電極１２を施す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、及び
半導体装置の製造方法に属し、特に、半導体チップの内
部に埋め込まれる配線や素子を含む半導体装置及びその
製造方法に属する。
半導体装置の製造方法に属し、特に、半導体チップの内
部に埋め込まれる配線や素子を含む半導体装置及びその
製造方法に属する。
【０００２】
【従来の技術】図３は、従来の半導体装置の構造を示す
縦断面図である。図３を参照して、半導体装置は、半導
体基板１００と、この半導体基板１００の表面に設けた
インダクタンス部１０１、ＦＥＴ部１０２、及びキャパ
シタ部１０３と、半導体基板１００の裏面に設けたＰＨ
Ｓメッキ（裏面電極）１０５と、このＰＨＳメッキ１０
５及びＦＥＴ部１０２間を接続しているバイアホール
（ビアホール）１０６とを有している。
縦断面図である。図３を参照して、半導体装置は、半導
体基板１００と、この半導体基板１００の表面に設けた
インダクタンス部１０１、ＦＥＴ部１０２、及びキャパ
シタ部１０３と、半導体基板１００の裏面に設けたＰＨ
Ｓメッキ（裏面電極）１０５と、このＰＨＳメッキ１０
５及びＦＥＴ部１０２間を接続しているバイアホール
（ビアホール）１０６とを有している。
【０００３】
【発明が解決しようとする課題】半導体装置のペレット
サイズを決定する上で受動素子の面積占有率が極めて高
く、特に２０ＧＨｚ以下の周波数で使用する半導体装置
では、高いインダクタンスや容量を必要とする。そのた
めにインダクタンス部１０１の配線長が長くなり、容量
素子寸法が大きく、ペレットサイズが大きくなる問題が
ある。
サイズを決定する上で受動素子の面積占有率が極めて高
く、特に２０ＧＨｚ以下の周波数で使用する半導体装置
では、高いインダクタンスや容量を必要とする。そのた
めにインダクタンス部１０１の配線長が長くなり、容量
素子寸法が大きく、ペレットサイズが大きくなる問題が
ある。
【０００４】インダクタンス部１０１を小さくするため
には、配線幅を狭くする必要があるが、抵抗成分が増し
たり、電流容量に制約が出るなど支障がある。
には、配線幅を狭くする必要があるが、抵抗成分が増し
たり、電流容量に制約が出るなど支障がある。
【０００５】これらの問題を解決するために、高誘電率
の膜を使用する例や、半導体基板（ウェーハ）の表面側
に凸の３次元構造の配線などが考案されているが、部分
的に高誘電膜を使用する場合、配線の負荷容量が増して
利得を低下させてしまう。
の膜を使用する例や、半導体基板（ウェーハ）の表面側
に凸の３次元構造の配線などが考案されているが、部分
的に高誘電膜を使用する場合、配線の負荷容量が増して
利得を低下させてしまう。
【０００６】一方、表面側に高くに凸の構造する場合が
あるがウェーハ表面の段差が大きくなり、精密な加工が
できない。さらに、インダクタンス部１０１のように交
差する配線の形成が困難である。
あるがウェーハ表面の段差が大きくなり、精密な加工が
できない。さらに、インダクタンス部１０１のように交
差する配線の形成が困難である。
【０００７】本発明の課題は、半導体基板の表面と裏面
との２面以外に半導体チップ内を使用するために、ペレ
ットサイズを従来の１／２にすることが可能となり、低
コストで高性能な半導体装置、及びその製造方法を提供
することにある。
との２面以外に半導体チップ内を使用するために、ペレ
ットサイズを従来の１／２にすることが可能となり、低
コストで高性能な半導体装置、及びその製造方法を提供
することにある。
【０００８】また、本発明の他の課題は、配線や素子の
実装を、従来と同様に可能とし、特に制約を受けること
がなく、半導体チップの内部に素子を埋め込むことによ
って、チップサイズの縮小化を図ることがができる半導
体装置、及びその製造方法を提供することにある。
実装を、従来と同様に可能とし、特に制約を受けること
がなく、半導体チップの内部に素子を埋め込むことによ
って、チップサイズの縮小化を図ることがができる半導
体装置、及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、半導体
チップを有し、該半導体チップは、素子と、該素子を接
続した配線と、該素子及び該配線を設けた半導体基板と
を含む半導体装置において、前記半導体チップの内部に
前記素子が埋め込まれていることを特徴とする半導体装
置が得られる。
チップを有し、該半導体チップは、素子と、該素子を接
続した配線と、該素子及び該配線を設けた半導体基板と
を含む半導体装置において、前記半導体チップの内部に
前記素子が埋め込まれていることを特徴とする半導体装
置が得られる。
【００１０】また、本発明によれば、半導体チップの内
部に配線や素子を埋め込む半導体装置の製造方法におい
て、半導体基板の表面に、素子及び裏面配線と裏面電極
とを接続するための複数のスルーホールを形成する工程
と、該スルーホール内にメッキ配線を形成する工程と、
前記半導体基板の裏面より、前記素子並びにバイアホー
ルを形成する領域を選択的に前記スルーホール内の配線
が出るように前記半導体基板をエッチングする工程と、
前記半導体基板の裏面全面にレジストを用いてパターニ
ングしてメッキを施して、配線を形成する工程と、前記
半導体基板上に絶縁膜を形成する工程と、前記バイアホ
ールの前記絶縁膜をエッチングして前記裏面電極を施す
工程とを含むことを特徴とする半導体装置の製造方法が
得られる。
部に配線や素子を埋め込む半導体装置の製造方法におい
て、半導体基板の表面に、素子及び裏面配線と裏面電極
とを接続するための複数のスルーホールを形成する工程
と、該スルーホール内にメッキ配線を形成する工程と、
前記半導体基板の裏面より、前記素子並びにバイアホー
ルを形成する領域を選択的に前記スルーホール内の配線
が出るように前記半導体基板をエッチングする工程と、
前記半導体基板の裏面全面にレジストを用いてパターニ
ングしてメッキを施して、配線を形成する工程と、前記
半導体基板上に絶縁膜を形成する工程と、前記バイアホ
ールの前記絶縁膜をエッチングして前記裏面電極を施す
工程とを含むことを特徴とする半導体装置の製造方法が
得られる。
【００１１】
【作用】本発明では、半導体基板の表面に、半導体基板
の配線と半導体チップ内の素子及び裏面配線とを接続す
るための複数のスルーホールを形成し、その後に、スル
ーホール内にＡｕメッキによりメッキ配線を形成する。
の配線と半導体チップ内の素子及び裏面配線とを接続す
るための複数のスルーホールを形成し、その後に、スル
ーホール内にＡｕメッキによりメッキ配線を形成する。
【００１２】半導体基板の裏面より、半導体チップ内の
素子並びにバイアホールを形成する領域を選択的にスル
ーホール内の配線が出るように半導体基板をエッチング
する。その後、裏面全面にＴｉ／Ａｕをスパッタし、レ
ジストを用いてパターニングしてＡｕメッキを施して、
配線を形成し、塗布式にて絶縁膜を形成する。最後にバ
イアホールの絶縁膜をエッチングして裏面電極を施す。
素子並びにバイアホールを形成する領域を選択的にスル
ーホール内の配線が出るように半導体基板をエッチング
する。その後、裏面全面にＴｉ／Ａｕをスパッタし、レ
ジストを用いてパターニングしてＡｕメッキを施して、
配線を形成し、塗布式にて絶縁膜を形成する。最後にバ
イアホールの絶縁膜をエッチングして裏面電極を施す。
【００１３】
【発明の実施の形態】図１は、本発明の半導体装置の一
実施の形態例を示している。なお、本発明の半導体装置
は、半導体集積装置としても適用できるものである。
実施の形態例を示している。なお、本発明の半導体装置
は、半導体集積装置としても適用できるものである。
【００１４】半導体装置は、半導体チップを有し、この
半導体チップの内部に配線や素子（裏面インダクタンス
部）が埋め込まれている。すなわち、半導体チップの内
部には、配線または素子が埋込まれ、配線または素子が
ウェーハのような半導体基板の表面または、半導体基板
の裏面に形成されている配線や裏面電極と電気的に接合
している。
半導体チップの内部に配線や素子（裏面インダクタンス
部）が埋め込まれている。すなわち、半導体チップの内
部には、配線または素子が埋込まれ、配線または素子が
ウェーハのような半導体基板の表面または、半導体基板
の裏面に形成されている配線や裏面電極と電気的に接合
している。
【００１５】図１を参照して、一実施の形態例における
半導体装置は、半導体チップを有し、半導体チップは、
素子（裏面インダクタンス部）９と、素子９を接続した
配線と、素子９及び配線を設けた半導体基板とを含む。
半導体装置は、半導体チップを有し、半導体チップは、
素子（裏面インダクタンス部）９と、素子９を接続した
配線と、素子９及び配線を設けた半導体基板とを含む。
【００１６】半導体チップの内部には、素子（裏面イン
ダクタンス部）９が埋め込まれている。ウェーハのよう
な半導体基板１の表面の配線と半導体チップの内部の素
子９とは、これらを電気的に接続するために、少なくと
も２つ以上からなるスルーホール３を含む。
ダクタンス部）９が埋め込まれている。ウェーハのよう
な半導体基板１の表面の配線と半導体チップの内部の素
子９とは、これらを電気的に接続するために、少なくと
も２つ以上からなるスルーホール３を含む。
【００１７】素子９は半導体基板１上の裏面上に形成し
た中間層である絶縁膜１０に埋め込まれており、絶縁膜
１０上に形成されている裏面電極１２を有している。ス
ルーホール３の内面にはメッキが施されており、スルー
ホール３の一方に素子９が接続されており、スルーホー
ル３の他方に裏面電極１２が接続されている。
た中間層である絶縁膜１０に埋め込まれており、絶縁膜
１０上に形成されている裏面電極１２を有している。ス
ルーホール３の内面にはメッキが施されており、スルー
ホール３の一方に素子９が接続されており、スルーホー
ル３の他方に裏面電極１２が接続されている。
【００１８】裏面電極１２は、スルーホール３のメッキ
に接続するように、半導体基板１の裏面へのびているバ
イアホール１１を有している。バイアホール１１の裏面
電極１２は、半導体基板１の表面に設けられている素子
（ＦＥＴ部）２にスルーホール３のメッキを介して接続
している。なお、この実施の形態例における導体基板１
は、Ｇａ，Ａｓ，ＧａＡｓの少なくとも一種を含む化合
物である。
に接続するように、半導体基板１の裏面へのびているバ
イアホール１１を有している。バイアホール１１の裏面
電極１２は、半導体基板１の表面に設けられている素子
（ＦＥＴ部）２にスルーホール３のメッキを介して接続
している。なお、この実施の形態例における導体基板１
は、Ｇａ，Ａｓ，ＧａＡｓの少なくとも一種を含む化合
物である。
【００１９】半導体装置の製造方法は、半導体基板１の
表面に、半導体基板１の配線と半導体チップ内の素子
（図中の例では、裏面インダクタンス部）９及び裏面は
緯線となる裏面電極（図中の例では、ＰＨＳメッキ）１
２とを接続するための複数のスルーホール３を形成し、
その後に、スルーホール３内にＡｕメッキによりメッキ
配線を形成する。ここで、スルーホール３の形成は、Ｆ
ＥＴ部（素子）２と表裏面間の配線接続用のスルーホー
ル３とを同時に形成する。
表面に、半導体基板１の配線と半導体チップ内の素子
（図中の例では、裏面インダクタンス部）９及び裏面は
緯線となる裏面電極（図中の例では、ＰＨＳメッキ）１
２とを接続するための複数のスルーホール３を形成し、
その後に、スルーホール３内にＡｕメッキによりメッキ
配線を形成する。ここで、スルーホール３の形成は、Ｆ
ＥＴ部（素子）２と表裏面間の配線接続用のスルーホー
ル３とを同時に形成する。
【００２０】半導体基板１の裏面より、半導体チップ内
の素子９並びにバイアホール１１を形成する領域を選択
的にスルーホール３内の配線が出るように半導体基板
（ＧａＡｓ基板）１をエッチングする。その後、裏面全
面にＴｉ／Ａｕをスパッタし、レジストを用いてパター
ニングしてＡｕメッキを施して、配線を形成し、塗布式
にて絶縁膜１０を形成する。最後にバイアホール部１１
の絶縁膜１０をエッチングして裏面電極（ＰＨＳメッ
キ）１２を施すことによって実現される。また、裏面電
極１２のＡｕメッキは、従来のＰＨＳメッキ１２と同様
な方法により加工が可能である。
の素子９並びにバイアホール１１を形成する領域を選択
的にスルーホール３内の配線が出るように半導体基板
（ＧａＡｓ基板）１をエッチングする。その後、裏面全
面にＴｉ／Ａｕをスパッタし、レジストを用いてパター
ニングしてＡｕメッキを施して、配線を形成し、塗布式
にて絶縁膜１０を形成する。最後にバイアホール部１１
の絶縁膜１０をエッチングして裏面電極（ＰＨＳメッ
キ）１２を施すことによって実現される。また、裏面電
極１２のＡｕメッキは、従来のＰＨＳメッキ１２と同様
な方法により加工が可能である。
【００２１】さらに、具体的に、半導体装置の製造方法
を図２（ａ）〜図２（ｇ）を参照して説明する。図２
（ａ）〜図２（ｇ）は、本発明の半導体装置の製造方法
を説明するための工程を示している。
を図２（ａ）〜図２（ｇ）を参照して説明する。図２
（ａ）〜図２（ｇ）は、本発明の半導体装置の製造方法
を説明するための工程を示している。
【００２２】この実施の形態例における半導体装置の製
造方法は、図１に示したように、半導体チップの内部に
配線や素子９を有するものである。
造方法は、図１に示したように、半導体チップの内部に
配線や素子９を有するものである。
【００２３】半導体装置の製造方法では、まず、図２
（ａ）に示すように、半導体基板１の表面に能動素子と
してのＦＥＴ部２、並びに受動素子としてのインダクタ
／容量／抵抗等を形成し、各素子間を配線で接続する。
次に、半導体チップ内の素子（裏面インダクタンス部）
９並びに裏面電極（ＰＨＳメッキ）１２と電気的に接続
するためのスルーホール３を形成する。
（ａ）に示すように、半導体基板１の表面に能動素子と
してのＦＥＴ部２、並びに受動素子としてのインダクタ
／容量／抵抗等を形成し、各素子間を配線で接続する。
次に、半導体チップ内の素子（裏面インダクタンス部）
９並びに裏面電極（ＰＨＳメッキ）１２と電気的に接続
するためのスルーホール３を形成する。
【００２４】次に、半導体チップの内部に埋込む配線を
形成するために、図２（ｂ）に示すように配線埋込み溝
４を形成する。そして、図２（ｃ）に示すように、配線
埋込み溝４を形成した半導体基板１の裏面には、その裏
面の全面に給電用金属８を成長する。次に、給電用金属
８上に有機材料５を塗布し、１９０〜２３０℃でベーク
して、有機材料５を平坦にする。この場合、粘性の高い
レジストを使用することも可能である。
形成するために、図２（ｂ）に示すように配線埋込み溝
４を形成する。そして、図２（ｃ）に示すように、配線
埋込み溝４を形成した半導体基板１の裏面には、その裏
面の全面に給電用金属８を成長する。次に、給電用金属
８上に有機材料５を塗布し、１９０〜２３０℃でベーク
して、有機材料５を平坦にする。この場合、粘性の高い
レジストを使用することも可能である。
【００２５】有機材料５上には、マスク金属６（Ａｌま
たは、Ｔｉ等）を裏面全面に成長し感光剤７によりパタ
ーニングを行う。
たは、Ｔｉ等）を裏面全面に成長し感光剤７によりパタ
ーニングを行う。
【００２６】その後、感光剤７とマスク金属６とをマス
クとして、図２（ｃ）に示すように異方性ドライエッチ
ングにより選択的に有機材料５をエッチングする。
クとして、図２（ｃ）に示すように異方性ドライエッチ
ングにより選択的に有機材料５をエッチングする。
【００２７】次に、図２（ｄ）に示すように電解メッキ
法により選択的にＡｕメッキを成長して裏面インダクタ
ンス部９の配線を形成した後に、感光剤７やマスク金属
６を除去する。なお、マスク金属６の除去には酸系エッ
チャントを使用する。給電用金属８は、裏面インダクタ
ンス部９の前記配線をマスクに異方性ドライエッチング
によりエッチングする。
法により選択的にＡｕメッキを成長して裏面インダクタ
ンス部９の配線を形成した後に、感光剤７やマスク金属
６を除去する。なお、マスク金属６の除去には酸系エッ
チャントを使用する。給電用金属８は、裏面インダクタ
ンス部９の前記配線をマスクに異方性ドライエッチング
によりエッチングする。
【００２８】次に、図２（ｅ）に示すように、半導体基
板１の裏面に絶縁膜１０を塗布し、半導体基板１の裏面
を上にして１〜２時間水平に放置し、絶縁膜１０を平坦
にしてから８０℃でベークを行う。ここで、絶縁膜１０
を塗布してからベークするまでの作業を２乃至４回繰り
返すことによって、図２（ｅ）に示すように平坦な絶縁
膜１０を形成できる。平坦な絶縁膜１０を形成した後、
２００−３５０℃でベーキング行う。
板１の裏面に絶縁膜１０を塗布し、半導体基板１の裏面
を上にして１〜２時間水平に放置し、絶縁膜１０を平坦
にしてから８０℃でベークを行う。ここで、絶縁膜１０
を塗布してからベークするまでの作業を２乃至４回繰り
返すことによって、図２（ｅ）に示すように平坦な絶縁
膜１０を形成できる。平坦な絶縁膜１０を形成した後、
２００−３５０℃でベーキング行う。
【００２９】次に、感光剤７をパターンニングし、前記
絶縁膜１０を選択的にエッチングし、図２（ｆ）に示す
ように、バイアホール１１を形成する。最後に、ＰＨＳ
メッキを成長して、図２（ｇ）に示すように、裏面電極
１２を形成する。
絶縁膜１０を選択的にエッチングし、図２（ｆ）に示す
ように、バイアホール１１を形成する。最後に、ＰＨＳ
メッキを成長して、図２（ｇ）に示すように、裏面電極
１２を形成する。
【００３０】
【発明の効果】以上、実施の形態例によって説明したよ
うに、本発明の半導体装置、並びにその製造方法によれ
ば、ペレットサイズを従来の１／２にすることが可能と
なり、低コストで高性能な半導体装置を製造できる。し
かも、実装は、従来と同様であり制約を受けることがな
い。
うに、本発明の半導体装置、並びにその製造方法によれ
ば、ペレットサイズを従来の１／２にすることが可能と
なり、低コストで高性能な半導体装置を製造できる。し
かも、実装は、従来と同様であり制約を受けることがな
い。
【００３１】半導体装置のペレットサイズを決定する上
で受動素子の面積占有率が極めて高く、特に２０ＧＨｚ
以下の周波数で使用する半導体装置では、高いインダク
タンスを必要とする。そのためにインダクタンスの配線
長が長くなりペレットサイズが大きくなる問題があった
が、本発明では、半導体基板の表面と裏面との２面以外
に半導体チップ内を使用するために、ペレットサイズが
従来の１／２にすることが可能となり、低コストで高性
能な半導体装置を製造できる。
で受動素子の面積占有率が極めて高く、特に２０ＧＨｚ
以下の周波数で使用する半導体装置では、高いインダク
タンスを必要とする。そのためにインダクタンスの配線
長が長くなりペレットサイズが大きくなる問題があった
が、本発明では、半導体基板の表面と裏面との２面以外
に半導体チップ内を使用するために、ペレットサイズが
従来の１／２にすることが可能となり、低コストで高性
能な半導体装置を製造できる。
【００３２】しかも、素子の実装は、従来と同様であ
り、制約を受けることがなく、半導体チップの内部に素
子を埋め込むことによって、チップサイズの縮小化が図
れる。
り、制約を受けることがなく、半導体チップの内部に素
子を埋め込むことによって、チップサイズの縮小化が図
れる。
【図１】本発明の半導体装置の一実施の形態例を説明す
るための縦断面図である。
るための縦断面図である。
【図２】（ａ）〜（ｇ）は、本発明の半導体装置の製造
方法を説明するための工程断面図である。
方法を説明するための工程断面図である。
【図３】半導体装置の従来例を説明するための縦断面図
である。
である。
１ 半導体基板 ２ ＦＥＴ部（素子） ３ スルーホール ４ 配線埋込み溝 ５ 有機材料 ６ マスク金属 ７ 感光剤 ８ 給電用金属 ９ 裏面インダクタンス部 １０ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 AA05 AA13 AA62 BA01 BA16 BA35 BA37 CA09 DA04 DA15 DA29 DA34 EA12 FA05 5F038 AC05 AC20 AR01 AR30 AV06 AZ04 BE07 CD05 CD18 EZ15 EZ20 5F102 FA10 GA15 GA16 GA17 GB01 GC01 GD01 GJ05 GV03 HC11 HC24
Claims (12)
- 【請求項１】 半導体チップを有し、該半導体チップ
は、素子と、該素子を接続した配線と、該素子及び該配
線を設けた半導体基板とを含む半導体装置において、前
記半導体チップの内部に前記素子が埋め込まれているこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記素子は受動素子であり、該受動素子が少なくとも前記
半導体チップの内部に埋め込まれていることを特徴とす
る半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記半導体基板の表面の配線と前記半導体チップの内部の
前記素子とを電気的に接続するために、前記半導体基板
には、少なくとも２つ以上からなるルーホールを含む半
導体装置。 - 【請求項４】 請求項１記載の半導体装置において、前
記素子は前記半導体基板の前記裏面上に形成した中間層
である絶縁膜に埋め込まれており、前記絶縁膜上に形成
されている裏面電極を有し、前記半導体基板の表面の配
線と前記半導体チップの内部の前記素子とを電気的に接
続するために、前記半導体基板には、少なくとも２つ以
上からなるスルーホールを有し、該スルーホールの内面
にはメッキが施されており、該スルーホールの一方に前
記素子が接続されており、前記スルーホールの他方に前
記裏面電極が接続されていることを特徴とする半導体装
置。 - 【請求項５】 請求項４記載の半導体装置において、前
記裏面電極は、前記スルーホールの前記メッキに接続す
るように、前記半導体基板の裏面へのびているバイアホ
ールを有していることを特徴とする半導体装置。 - 【請求項６】 請求項１記載の半導体装置において、前
記半導体基板は、Ｇａ，Ａｓ、ＧａＡａの少なくとも一
種を含む化合物であることを特徴とする半導体装置。 - 【請求項７】 半導体チップの内部に配線や素子を埋め
込む半導体装置の製造方法において、前記素子及び裏面
配線と裏面電極とを接続するための複数のスルーホール
を形成する工程と、該スルーホール内にメッキ配線を形
成する工程と、前記半導体基板の裏面より、前記素子並
びにバイアホールを形成する領域を選択的に前記スルー
ホール内の配線が出るように前記半導体基板をエッチン
グする工程と、前記半導体基板の裏面全面にレジストを
用いてパターニングしてメッキを施し配線を形成する工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記バイアホールの前記絶縁膜をエッチングして前記裏面
電極を施す工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、前記スルーホール内にメッキ配線を形成する前
記工程と同時に、前記素子と表裏面間の配線接続用の前
記スルーホールとを形成することを特徴とする半導体装
置の製造方法。 - 【請求項９】 請求項７記載の半導体装置の製造方法に
おいて、前記半導体基板の表面に前記配線を形成するた
めの配線埋込み溝を形成することを特徴とする半導体装
置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、前記配線埋込み溝を形成した前記半導体基板
の裏面全面に給電用金属を成長し、該給電用金属上に有
機材料を塗布してベークした後、前記有機材料を平坦
し、前記有機材料上にマスク金属を前記裏面全面に成長
し感光剤によりパターニングを行うことを特徴とする半
導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、前記感光剤と前記マスク金属とをマスクに
して、異方性ドライエッチングにより選択的に前記有機
材料をエッチングし、電解メッキ法により選択的にメッ
キを成長して前記裏面の素子の前記配線を形成した後
に、前記感光剤や前記マスク金属を除去し、前記給電用
金属を前記裏面の素子の前記配線をマスクに異方性ドラ
イエッチングによりエッチングすることを特徴とする半
導体装置の製造方法。 - 【請求項１２】 請求項１１記載の半導体装置の製造方
法において、前記半導体基板の前記裏面に前記絶縁膜を
塗布し、前記半導体基板の前記裏面を上にして水平に放
置し、前記絶縁膜を平坦にしてからベーキングを行うこ
とによって平坦な前記絶縁膜を形成し、平坦な前記絶縁
膜を形成した後にベーキング行い、前記感光剤をパター
ンニングし、前記絶縁膜を選択的にエッチングし、前記
バイアホールを形成し、その後前記裏面電極をを形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16558398A JP3161524B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置、及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16558398A JP3161524B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置、及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003993A true JP2000003993A (ja) | 2000-01-07 |
| JP3161524B2 JP3161524B2 (ja) | 2001-04-25 |
Family
ID=15815122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16558398A Expired - Fee Related JP3161524B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置、及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161524B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521022A (ja) * | 2003-03-21 | 2006-09-14 | シレックス マイクロシステムズ アーベー | 基板中の電気的接続 |
| WO2009017923A1 (en) * | 2007-07-27 | 2009-02-05 | Micron Technology, Inc. | Semiconductor device having backside redistribution layers and method for fabricating the same |
-
1998
- 1998-06-12 JP JP16558398A patent/JP3161524B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521022A (ja) * | 2003-03-21 | 2006-09-14 | シレックス マイクロシステムズ アーベー | 基板中の電気的接続 |
| WO2009017923A1 (en) * | 2007-07-27 | 2009-02-05 | Micron Technology, Inc. | Semiconductor device having backside redistribution layers and method for fabricating the same |
| US7932179B2 (en) | 2007-07-27 | 2011-04-26 | Micron Technology, Inc. | Method for fabricating semiconductor device having backside redistribution layers |
| US8395242B2 (en) | 2007-07-27 | 2013-03-12 | Micron Technology, Inc. | Semiconductor device having backside redistribution layers |
| US8963292B2 (en) | 2007-07-27 | 2015-02-24 | Micron Technology, Inc. | Semiconductor device having backside redistribution layers and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3161524B2 (ja) | 2001-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3184493B2 (ja) | 電子装置の製造方法 | |
| US7365006B1 (en) | Semiconductor package and substrate having multi-level vias fabrication method | |
| US5037782A (en) | Method of making a semiconductor device including via holes | |
| US7563645B2 (en) | Electronic package having a folded package substrate | |
| KR100656300B1 (ko) | 3차원 알루미늄 패키지 모듈, 그의 제조방법 및 3차원알루미늄 패키지 모듈에 적용되는 수동소자 제작방법 | |
| JP4675818B2 (ja) | パッケージ基板 | |
| JPH11126976A (ja) | プリント回路基板の積層構造体 | |
| JP3600544B2 (ja) | 半導体装置の製造方法 | |
| JPH1126464A (ja) | 半導体素子の配線構造およびその製造方法 | |
| US5320570A (en) | Method for realizing high frequency/speed field emission devices and apparatus | |
| US6033982A (en) | Scaled interconnect anodization for high frequency applications | |
| JP3161524B2 (ja) | 半導体装置、及びその製造方法 | |
| JPH0963847A (ja) | インダクタ素子及びその製造方法 | |
| JP4154913B2 (ja) | 電子部品およびその製造方法 | |
| US20020005769A1 (en) | Filter element and fabrication thereof | |
| JP3914458B2 (ja) | 放熱板を有する回路基板の製造法 | |
| JP5676833B2 (ja) | 電気めっきを使用して形成される集積回路パッケージを処理するための方法およびそれから作成された装置 | |
| JPH10144552A (ja) | 薄膜導電パターンの形成方法およびこれを用いた薄膜インダクタ | |
| JP3509879B2 (ja) | 半導体ウエファー上に金属化層を形成する方法 | |
| JP4182340B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| KR20000071920A (ko) | 다공성 산화 실리콘층을 이용하여 형성한 초고주파용 소자 및 그 형성 방법 | |
| JP3082807B2 (ja) | 半導体装置の配線構造 | |
| JP3925280B2 (ja) | 半導体装置の製造方法 | |
| JPH0594993A (ja) | 半導体素子 | |
| JP3187500B2 (ja) | 配線構造体の製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010124 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |