JP3187500B2 - 配線構造体の製作方法 - Google Patents
配線構造体の製作方法Info
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Description
導体集積回路、GaAs系デジタル集積回路等の配線構造
体の製作方法に係り、特に、FETのゲート部の配線を
形成するのに好適な配線構造体の製作方法に関する。
に、配線の多層化が重要な課題となっている。従来、通
信用混成IC、GaAs系デジタル集積回路等の平坦化配
線としては、スペーサ リフトオフにより絶縁膜中に埋
め込み形成する方法、またはイオンミリング等により配
線を形成し、後から絶縁膜で覆い、エッチバック等を利
用して掘り起こす方法など、種々の方法があるが、いず
れも微細な線状配線の部分と平板状の配線部分の両方と
も、完全に絶縁膜と隙間なく配線を埋め込み、かつ配線
を露出形成することができず、配線多層化時の断線、接
続不良などの問題が発生していた。
従来技術における問題点を解消するものであって、メッ
キ技術を用いて配線を絶縁膜中に埋め込み形成し、これ
により回路の平坦化をはかり、配線の多層化による高性
能、かつ小形の通信用混成IC等の半導体集積回路、デ
ジタル集積回路等の配線構造体の製作方法を提供するも
のである。
するために、通信用混成GaAsIC等の半導体集積回路
の配線において、絶縁膜中に、該絶縁膜とほぼ同等の厚
みを持つ電導体膜をメッキ形成することにより、微細な
線状配線と平板状配線とを共に、絶縁膜中に埋め込み形
成するものである。これにより、回路を平坦化し多層配
線を歩留りよく製作することができる。
の幅が溝穴深さの2倍以上の溝穴パタンを形成した第1
の絶縁膜を被覆する工程と、第1の絶縁膜の溝穴パタン
の側面および底面を含む第1の絶縁膜の全面に第1の電
導体膜を被覆する工程と、第1の電導体膜上に、第1の
絶縁膜の溝穴の深さと同等の厚みの第2の電導体膜をメ
ッキ成長させる工程と、第1の絶縁膜の溝穴上部の第2
の電導体膜のみを覆うようにパタン化された第2の絶縁
膜で被覆する工程と、全面にイオンミリングを行い、第
1の絶縁膜上の溝穴の部分以外に被着されている第2の
電導体膜および第1の電導体膜を除去し、第1の絶縁膜
の溝穴の側壁部および内部に形成された第1の電導体膜
部分と第2の電導体膜部分とを残して配線を形成する工
程を、少なくとも含む配線構造体の製作方法である。さ
らに本発明は、配線を形成する基板上に、溝穴の幅が溝
穴深さの2倍以上の第1の溝穴パタンと溝穴の幅が溝穴
深さの2倍より小さい第2の溝穴パタンを形成した第1
の絶縁膜を被覆する工程と、第1の絶縁膜の第1、第2
の溝穴パタンの側面および底面を含む第1の絶縁膜の全
面に第1の電導体膜を被覆する工程と、第1の電導体膜
上に、第1の絶縁膜の溝穴パタンと同じ形状にパタン化
された第2の絶縁膜で被覆する工程と、第1の電導体膜
を電極としてメッキ法により第2の電導体膜を成長させ
第1の溝穴パタンの中央部分における第2の電導体膜の
厚みが第1の溝穴パタンの深さと同等となるように形成
する工程と、第2の絶縁膜を除去する工程と、全面にイ
オンミリングを行い、第1の絶縁膜上の第1、第2の溝
穴パタン部分以外に被着されている第2の電導体膜およ
び第1の電導体膜を除去し、第1の絶縁膜の第1、第2
の溝穴パタンの側壁部および内部に形成された第1の電
導体膜部分と第2の電導体膜部分とを残して配線を形成
する工程を、少なくとも含む配線構造体の製作方法であ
る。
さらに詳細に説明する。 <実施例1>本実施例においては、配線が平板状(配線
幅wが配線の厚みdの2倍よりも大きい配線)の場合に
ついて、図1を用いて配線の製作工程順に説明する。 (a)下地基板(半導体等)1の上に、マスク用絶縁膜
2(ポリイミド、SiO2またはSiN等)を形成(厚
みt)し、配線パタンである溝穴3(ただし、ここで
は、穴の幅w1を、w1>2tと大きくした場合を示す)
をエッチングにより形成する〔図1(a)〕。 (b)次に、下地基板1の表面全体にメッキ電極となる
メッキ用電極電導体膜4を、溝穴3の内部の底および側
壁部へカバリッジ(膜回り)の良いスパッタ法により形
成させる〔図1(b)〕。 (c)次に、上記マスク用絶縁膜2の溝穴3のパタン上
に、メッキ用電極電導体膜4を電極として、金等のメッ
キ成長電導体膜5を成長させる〔図1(c)〕。この
際、メッキ成長電導体膜5の厚みdは、マスク用絶縁膜
2の厚みt、すなわち溝穴3の深さとほぼ同等にする。
これにより、マスク用絶縁膜2の溝穴3のパタンの内部
には、すべてメッキ成長用電導体膜5により埋まること
になる。 (d)マスク用絶縁膜2の溝穴3のパタン上形成された
メッキ電極用電導体膜4およびメッキ成長電導体膜5の
上に、マスク用絶縁膜2の溝穴3のパタンを覆うよう
に、パタン化された絶縁膜(カバーレジスト)6を形成
する〔図1(d)〕。このとき、より正確にはマスク絶
縁膜6のパタン幅w0が、w1−2d<w0<w1となるよ
うに成形させることが好ましい。 (e)マスク用絶縁膜2の溝穴3のパタン以外の層上の
メッキ電極電導体膜4およびメッキ成長電導体膜5を、
パタン化された絶縁膜6をマスクとして、イオンミリン
グ等により除去し〔図1(e)〕、 (f)次に、残りの絶縁膜6を除去すれば、所望の配線
構造体が形成される〔図1(f)〕。
微細な線状(配線幅wが配線の厚みdの2倍より小さい
配線)の場合について、図2を用いて説明する。 (a)下地基板(半導体等)1の上に、マスク用絶縁膜
2(ポリイミド、SiO2またはSiN等)を形成(厚み
t)し、配線パタンである溝穴3(ただし、この場合の
穴の幅w2を、w2<2tと小さくする)をエッチングに
より形成する〔図2(a)〕。 (b)次に、下地基板1の表面全体にメッキ電極となる
メッキ用電極電導体膜4を、溝穴3の内部の底および側
壁部へカバリッジよくスパッタ法により形成させる〔図
2(b)〕。 (c)次に、上記マスク用絶縁膜2の溝穴3のパタン上
へ、メッキ用電極電導体膜4を電極として、金等のメッ
キ成長電導体膜5を成長させる〔図2(c)〕。この
際、メッキ成長電導体膜5の厚みdは、実施例1で示し
た幅の大きい溝穴3の中央部でマスク用絶縁膜2の厚み
t、すなわち溝穴3の深さとほぼ同等になるように設定
する。これにより、マスク用絶縁膜2の溝穴3のパタン
の内部は、すべてメッキ成長用電導体膜5により埋まる
ことになる。なお、ここではマスク用絶縁膜2の溝穴3
のパタン上には絶縁膜(カバーレジスト)6を形成しな
い。 (d)全面を、イオンミリングによりエッチングし、マ
スク用絶縁膜2の溝穴3の内部のメッキ成長電導体膜5
を残して、マスク用絶縁膜2の上のメッキ用電極電導体
膜4、メッキ成長電導体膜5を除去すれば、配線構造体
が得られる〔図2(d)〕。 上記図1(実施例1)および図2で示したような方法で
配線構造体を形成すると、配線の大きさにかかわらず、
すべての配線は平坦な層間膜中に自動的に埋め込まれる
構造となるため、多層配線を形成する上で有利である。
また、FETのゲート部など微細な部分への配線と、キ
ャパシタ電極などの大面積の平板配線とを同時に形成す
ることもできるため、ゲートの低抵抗化にも有効であ
る。
ける配線構造体の製作方法について、作製工程順に説明
する。 (a)まず、下地基板(半導体等)1の上に、マスク用
絶縁膜2(ポリイミド、SiO2またはSiN等)を形成
(厚みt)し、配線パタンである溝穴3(幅w1および
w2)をエッチングにより形成する。なお、w2<2t,
w1>2tとする〔図3(a)〕。 (b)次に、マスク用絶縁膜2の表面全体にメッキ電極
となるメッキ用電極電導体膜4を被膜のカバリッジ性の
よいスパッタ法により形成させる〔図3(b)〕。 (c)次に、上記マスク用絶縁膜2の溝穴3のパタン以
外の部分に被着されているメッキ用電極電導体膜4を覆
うように、レジスト材料等からなる絶縁膜7を形成し、
マスク用絶縁膜2と同じように溝穴パタン化する〔図3
(c)〕。 (d)次に、絶縁膜7とメッキ用電極電導体膜4との付
着性を十分に良くするために、ベーキング処理を行う
〔図3(d)〕。 (e)次に、上記マスク用絶縁膜2の溝穴3のパタン内
へ、メッキ用電極電導体膜4を電極としてメッキ成長電
導体膜5を成長させる〔図3(e)〕。この際、幅の広
い溝穴3のパタンの中央部におけるメッキ成長電導体膜
5の厚みdが、マスク用絶縁膜2の溝穴3の深さtと、
ほぼ同等となるようにメッキ成長電導体膜5を成長させ
る。 (f)この後、マスク用の絶縁膜7を除去し〔図3
(f)〕、 (g)マスク用絶縁膜2の上層のメッキ用電極電導体膜
4を、イオンミリング等の方法により除去すれば、所望
する配線構造体が得られる。
ば、微細な線状配線と平板状配線とを同時に絶縁膜中に
埋め込み形成することが可能であり、これにより回路の
平坦性を向上させると共に、配線の多層化等により集積
回路の高密度化および小形化を実現することができる。
また、FETのゲート部などの微細な部分に低抵抗の配
線を行い、素子特性の向上をはかることも可能である。
工程を示す説明図。
工程を示す説明図。
工程を示す説明図。
Claims (2)
- 【請求項1】配線を形成する基板上に、溝穴の幅が溝穴
深さの2倍以上の溝穴パタンを形成した第1の絶縁膜を
被覆する工程と、第1の絶縁膜の溝穴パタンの側面およ
び底面を含む第1の絶縁膜の全面に第1の電導体膜を被
覆する工程と、第1の電導体膜上に、第1の絶縁膜の溝
穴の深さと同等の厚みの第2の電導体膜をメッキ成長さ
せる工程と、第1の絶縁膜の溝穴上部の第2の電導体膜
のみを覆うようにパタン化された第2の絶縁膜で被覆す
る工程と、全面にイオンミリングを行い、第1の絶縁膜
上の溝穴の部分以外に被着されている第2の電導体膜お
よび第1の電導体膜を除去し、第1の絶縁膜の溝穴の側
壁部および内部に形成された第1の電導体膜部分と第2
の電導体膜部分とを残して配線を形成する工程を、少な
くとも含むことを特徴とする配線構造体の製作方法。 - 【請求項2】配線を形成する基板上に、溝穴の幅が溝穴
深さの2倍以上の第1の溝穴パタンと溝穴の幅が溝穴深
さの2倍より小さい第2の溝穴パタンを形成した第1の
絶縁膜を被覆する工程と、第1の絶縁膜の第1、第2の
溝穴パタンの側面および底面を含む第1の絶縁膜の全面
に第1の電導体膜を被覆する工程と、第1の電導体膜上
に、第1の絶縁膜の溝穴パタンと同じ形状にパタン化さ
れた第2の絶縁膜で被覆する工程と、第1の電導体膜を
電極としてメッキ法により第2の電導体膜を成長させ第
1の溝穴パタンの中央部分における第2の電導体膜の厚
みが第1の溝穴パタンの深さと同等となるように形成す
る工程と、第2の絶縁膜を除去する工程と、全面にイオ
ンミリングを行い、第1の絶縁膜上の第1、第2の溝穴
パタン部分以外に被着されている第2の電導体膜および
第1の電導体膜を除去し、第1の絶縁膜の第1、第2の
溝穴パタンの側壁部および内部に形成された第1の電導
体膜部分と第2の電導体膜部分とを残して配線を形成す
る工程を、少なくとも含むことを特徴とする配線構造体
の製作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01777692A JP3187500B2 (ja) | 1992-02-03 | 1992-02-03 | 配線構造体の製作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01777692A JP3187500B2 (ja) | 1992-02-03 | 1992-02-03 | 配線構造体の製作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05217944A JPH05217944A (ja) | 1993-08-27 |
JP3187500B2 true JP3187500B2 (ja) | 2001-07-11 |
Family
ID=11953123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01777692A Expired - Lifetime JP3187500B2 (ja) | 1992-02-03 | 1992-02-03 | 配線構造体の製作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3187500B2 (ja) |
-
1992
- 1992-02-03 JP JP01777692A patent/JP3187500B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05217944A (ja) | 1993-08-27 |
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