JP3187500B2 - 配線構造体の製作方法 - Google Patents
配線構造体の製作方法Info
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- JP3187500B2 JP3187500B2 JP01777692A JP1777692A JP3187500B2 JP 3187500 B2 JP3187500 B2 JP 3187500B2 JP 01777692 A JP01777692 A JP 01777692A JP 1777692 A JP1777692 A JP 1777692A JP 3187500 B2 JP3187500 B2 JP 3187500B2
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Description
【０００１】
【産業上の利用分野】本発明は、通信用混成ＩＣ等の半
導体集積回路、ＧaＡs系デジタル集積回路等の配線構造
体の製作方法に係り、特に、ＦＥＴのゲート部の配線を
形成するのに好適な配線構造体の製作方法に関する。
導体集積回路、ＧaＡs系デジタル集積回路等の配線構造
体の製作方法に係り、特に、ＦＥＴのゲート部の配線を
形成するのに好適な配線構造体の製作方法に関する。
【０００２】
【従来の技術】半導体集積回路では、集積度の向上と共
に、配線の多層化が重要な課題となっている。従来、通
信用混成ＩＣ、ＧaＡs系デジタル集積回路等の平坦化配
線としては、スペーサ リフトオフにより絶縁膜中に埋
め込み形成する方法、またはイオンミリング等により配
線を形成し、後から絶縁膜で覆い、エッチバック等を利
用して掘り起こす方法など、種々の方法があるが、いず
れも微細な線状配線の部分と平板状の配線部分の両方と
も、完全に絶縁膜と隙間なく配線を埋め込み、かつ配線
を露出形成することができず、配線多層化時の断線、接
続不良などの問題が発生していた。
に、配線の多層化が重要な課題となっている。従来、通
信用混成ＩＣ、ＧaＡs系デジタル集積回路等の平坦化配
線としては、スペーサ リフトオフにより絶縁膜中に埋
め込み形成する方法、またはイオンミリング等により配
線を形成し、後から絶縁膜で覆い、エッチバック等を利
用して掘り起こす方法など、種々の方法があるが、いず
れも微細な線状配線の部分と平板状の配線部分の両方と
も、完全に絶縁膜と隙間なく配線を埋め込み、かつ配線
を露出形成することができず、配線多層化時の断線、接
続不良などの問題が発生していた。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記
従来技術における問題点を解消するものであって、メッ
キ技術を用いて配線を絶縁膜中に埋め込み形成し、これ
により回路の平坦化をはかり、配線の多層化による高性
能、かつ小形の通信用混成ＩＣ等の半導体集積回路、デ
ジタル集積回路等の配線構造体の製作方法を提供するも
のである。
従来技術における問題点を解消するものであって、メッ
キ技術を用いて配線を絶縁膜中に埋め込み形成し、これ
により回路の平坦化をはかり、配線の多層化による高性
能、かつ小形の通信用混成ＩＣ等の半導体集積回路、デ
ジタル集積回路等の配線構造体の製作方法を提供するも
のである。
【０００４】
【課題を解決するための手段】上記本発明の目的を達成
するために、通信用混成ＧaＡsＩＣ等の半導体集積回路
の配線において、絶縁膜中に、該絶縁膜とほぼ同等の厚
みを持つ電導体膜をメッキ形成することにより、微細な
線状配線と平板状配線とを共に、絶縁膜中に埋め込み形
成するものである。これにより、回路を平坦化し多層配
線を歩留りよく製作することができる。
するために、通信用混成ＧaＡsＩＣ等の半導体集積回路
の配線において、絶縁膜中に、該絶縁膜とほぼ同等の厚
みを持つ電導体膜をメッキ形成することにより、微細な
線状配線と平板状配線とを共に、絶縁膜中に埋め込み形
成するものである。これにより、回路を平坦化し多層配
線を歩留りよく製作することができる。
【０００５】本発明は、配線を形成する基板上に、溝穴
の幅が溝穴深さの２倍以上の溝穴パタンを形成した第１
の絶縁膜を被覆する工程と、第１の絶縁膜の溝穴パタン
の側面および底面を含む第１の絶縁膜の全面に第１の電
導体膜を被覆する工程と、第１の電導体膜上に、第１の
絶縁膜の溝穴の深さと同等の厚みの第２の電導体膜をメ
ッキ成長させる工程と、第１の絶縁膜の溝穴上部の第２
の電導体膜のみを覆うようにパタン化された第２の絶縁
膜で被覆する工程と、全面にイオンミリングを行い、第
１の絶縁膜上の溝穴の部分以外に被着されている第２の
電導体膜および第１の電導体膜を除去し、第１の絶縁膜
の溝穴の側壁部および内部に形成された第１の電導体膜
部分と第２の電導体膜部分とを残して配線を形成する工
程を、少なくとも含む配線構造体の製作方法である。さ
らに本発明は、配線を形成する基板上に、溝穴の幅が溝
穴深さの２倍以上の第１の溝穴パタンと溝穴の幅が溝穴
深さの２倍より小さい第２の溝穴パタンを形成した第１
の絶縁膜を被覆する工程と、第１の絶縁膜の第１、第２
の溝穴パタンの側面および底面を含む第１の絶縁膜の全
面に第１の電導体膜を被覆する工程と、第１の電導体膜
上に、第１の絶縁膜の溝穴パタンと同じ形状にパタン化
された第２の絶縁膜で被覆する工程と、第１の電導体膜
を電極としてメッキ法により第２の電導体膜を成長させ
第１の溝穴パタンの中央部分における第２の電導体膜の
厚みが第１の溝穴パタンの深さと同等となるように形成
する工程と、第２の絶縁膜を除去する工程と、全面にイ
オンミリングを行い、第１の絶縁膜上の第１、第２の溝
穴パタン部分以外に被着されている第２の電導体膜およ
び第１の電導体膜を除去し、第１の絶縁膜の第１、第２
の溝穴パタンの側壁部および内部に形成された第１の電
導体膜部分と第２の電導体膜部分とを残して配線を形成
する工程を、少なくとも含む配線構造体の製作方法であ
る。
の幅が溝穴深さの２倍以上の溝穴パタンを形成した第１
の絶縁膜を被覆する工程と、第１の絶縁膜の溝穴パタン
の側面および底面を含む第１の絶縁膜の全面に第１の電
導体膜を被覆する工程と、第１の電導体膜上に、第１の
絶縁膜の溝穴の深さと同等の厚みの第２の電導体膜をメ
ッキ成長させる工程と、第１の絶縁膜の溝穴上部の第２
の電導体膜のみを覆うようにパタン化された第２の絶縁
膜で被覆する工程と、全面にイオンミリングを行い、第
１の絶縁膜上の溝穴の部分以外に被着されている第２の
電導体膜および第１の電導体膜を除去し、第１の絶縁膜
の溝穴の側壁部および内部に形成された第１の電導体膜
部分と第２の電導体膜部分とを残して配線を形成する工
程を、少なくとも含む配線構造体の製作方法である。さ
らに本発明は、配線を形成する基板上に、溝穴の幅が溝
穴深さの２倍以上の第１の溝穴パタンと溝穴の幅が溝穴
深さの２倍より小さい第２の溝穴パタンを形成した第１
の絶縁膜を被覆する工程と、第１の絶縁膜の第１、第２
の溝穴パタンの側面および底面を含む第１の絶縁膜の全
面に第１の電導体膜を被覆する工程と、第１の電導体膜
上に、第１の絶縁膜の溝穴パタンと同じ形状にパタン化
された第２の絶縁膜で被覆する工程と、第１の電導体膜
を電極としてメッキ法により第２の電導体膜を成長させ
第１の溝穴パタンの中央部分における第２の電導体膜の
厚みが第１の溝穴パタンの深さと同等となるように形成
する工程と、第２の絶縁膜を除去する工程と、全面にイ
オンミリングを行い、第１の絶縁膜上の第１、第２の溝
穴パタン部分以外に被着されている第２の電導体膜およ
び第１の電導体膜を除去し、第１の絶縁膜の第１、第２
の溝穴パタンの側壁部および内部に形成された第１の電
導体膜部分と第２の電導体膜部分とを残して配線を形成
する工程を、少なくとも含む配線構造体の製作方法であ
る。
【０００６】
【実施例】以下に本発明の実施例を挙げ、図面を用いて
さらに詳細に説明する。 ＜実施例１＞本実施例においては、配線が平板状（配線
幅ｗが配線の厚みｄの２倍よりも大きい配線）の場合に
ついて、図１を用いて配線の製作工程順に説明する。 （ａ）下地基板（半導体等）１の上に、マスク用絶縁膜
２（ポリイミド、ＳiＯ２またはＳｉＮ等）を形成（厚
みｔ）し、配線パタンである溝穴３（ただし、ここで
は、穴の幅ｗ1を、ｗ1＞２ｔと大きくした場合を示す）
をエッチングにより形成する〔図１（ａ）〕。 （ｂ）次に、下地基板１の表面全体にメッキ電極となる
メッキ用電極電導体膜４を、溝穴３の内部の底および側
壁部へカバリッジ（膜回り）の良いスパッタ法により形
成させる〔図１（ｂ）〕。 （ｃ）次に、上記マスク用絶縁膜２の溝穴３のパタン上
に、メッキ用電極電導体膜４を電極として、金等のメッ
キ成長電導体膜５を成長させる〔図１（ｃ）〕。この
際、メッキ成長電導体膜５の厚みｄは、マスク用絶縁膜
２の厚みｔ、すなわち溝穴３の深さとほぼ同等にする。
これにより、マスク用絶縁膜２の溝穴３のパタンの内部
には、すべてメッキ成長用電導体膜５により埋まること
になる。 （ｄ）マスク用絶縁膜２の溝穴３のパタン上形成された
メッキ電極用電導体膜４およびメッキ成長電導体膜５の
上に、マスク用絶縁膜２の溝穴３のパタンを覆うよう
に、パタン化された絶縁膜（カバーレジスト）６を形成
する〔図１（ｄ）〕。このとき、より正確にはマスク絶
縁膜６のパタン幅ｗ0が、ｗ1−２ｄ＜ｗ0＜ｗ1となるよ
うに成形させることが好ましい。 （ｅ）マスク用絶縁膜２の溝穴３のパタン以外の層上の
メッキ電極電導体膜４およびメッキ成長電導体膜５を、
パタン化された絶縁膜６をマスクとして、イオンミリン
グ等により除去し〔図１（ｅ）〕、 （ｆ）次に、残りの絶縁膜６を除去すれば、所望の配線
構造体が形成される〔図１（ｆ）〕。
さらに詳細に説明する。 ＜実施例１＞本実施例においては、配線が平板状（配線
幅ｗが配線の厚みｄの２倍よりも大きい配線）の場合に
ついて、図１を用いて配線の製作工程順に説明する。 （ａ）下地基板（半導体等）１の上に、マスク用絶縁膜
２（ポリイミド、ＳiＯ２またはＳｉＮ等）を形成（厚
みｔ）し、配線パタンである溝穴３（ただし、ここで
は、穴の幅ｗ1を、ｗ1＞２ｔと大きくした場合を示す）
をエッチングにより形成する〔図１（ａ）〕。 （ｂ）次に、下地基板１の表面全体にメッキ電極となる
メッキ用電極電導体膜４を、溝穴３の内部の底および側
壁部へカバリッジ（膜回り）の良いスパッタ法により形
成させる〔図１（ｂ）〕。 （ｃ）次に、上記マスク用絶縁膜２の溝穴３のパタン上
に、メッキ用電極電導体膜４を電極として、金等のメッ
キ成長電導体膜５を成長させる〔図１（ｃ）〕。この
際、メッキ成長電導体膜５の厚みｄは、マスク用絶縁膜
２の厚みｔ、すなわち溝穴３の深さとほぼ同等にする。
これにより、マスク用絶縁膜２の溝穴３のパタンの内部
には、すべてメッキ成長用電導体膜５により埋まること
になる。 （ｄ）マスク用絶縁膜２の溝穴３のパタン上形成された
メッキ電極用電導体膜４およびメッキ成長電導体膜５の
上に、マスク用絶縁膜２の溝穴３のパタンを覆うよう
に、パタン化された絶縁膜（カバーレジスト）６を形成
する〔図１（ｄ）〕。このとき、より正確にはマスク絶
縁膜６のパタン幅ｗ0が、ｗ1−２ｄ＜ｗ0＜ｗ1となるよ
うに成形させることが好ましい。 （ｅ）マスク用絶縁膜２の溝穴３のパタン以外の層上の
メッキ電極電導体膜４およびメッキ成長電導体膜５を、
パタン化された絶縁膜６をマスクとして、イオンミリン
グ等により除去し〔図１（ｅ）〕、 （ｆ）次に、残りの絶縁膜６を除去すれば、所望の配線
構造体が形成される〔図１（ｆ）〕。
【０００７】＜実施例２＞本実施例においては、配線が
微細な線状（配線幅ｗが配線の厚みｄの２倍より小さい
配線）の場合について、図２を用いて説明する。 （ａ）下地基板（半導体等）１の上に、マスク用絶縁膜
２（ポリイミド、ＳiＯ2またはＳiＮ等）を形成（厚み
ｔ）し、配線パタンである溝穴３（ただし、この場合の
穴の幅ｗ2を、ｗ2＜２ｔと小さくする）をエッチングに
より形成する〔図２（ａ）〕。 （ｂ）次に、下地基板１の表面全体にメッキ電極となる
メッキ用電極電導体膜４を、溝穴３の内部の底および側
壁部へカバリッジよくスパッタ法により形成させる〔図
２（ｂ）〕。 （ｃ）次に、上記マスク用絶縁膜２の溝穴３のパタン上
へ、メッキ用電極電導体膜４を電極として、金等のメッ
キ成長電導体膜５を成長させる〔図２（ｃ）〕。この
際、メッキ成長電導体膜５の厚みｄは、実施例１で示し
た幅の大きい溝穴３の中央部でマスク用絶縁膜２の厚み
ｔ、すなわち溝穴３の深さとほぼ同等になるように設定
する。これにより、マスク用絶縁膜２の溝穴３のパタン
の内部は、すべてメッキ成長用電導体膜５により埋まる
ことになる。なお、ここではマスク用絶縁膜２の溝穴３
のパタン上には絶縁膜（カバーレジスト）６を形成しな
い。 （ｄ）全面を、イオンミリングによりエッチングし、マ
スク用絶縁膜２の溝穴３の内部のメッキ成長電導体膜５
を残して、マスク用絶縁膜２の上のメッキ用電極電導体
膜４、メッキ成長電導体膜５を除去すれば、配線構造体
が得られる〔図２（ｄ）〕。 上記図１（実施例１）および図２で示したような方法で
配線構造体を形成すると、配線の大きさにかかわらず、
すべての配線は平坦な層間膜中に自動的に埋め込まれる
構造となるため、多層配線を形成する上で有利である。
また、ＦＥＴのゲート部など微細な部分への配線と、キ
ャパシタ電極などの大面積の平板配線とを同時に形成す
ることもできるため、ゲートの低抵抗化にも有効であ
る。
微細な線状（配線幅ｗが配線の厚みｄの２倍より小さい
配線）の場合について、図２を用いて説明する。 （ａ）下地基板（半導体等）１の上に、マスク用絶縁膜
２（ポリイミド、ＳiＯ2またはＳiＮ等）を形成（厚み
ｔ）し、配線パタンである溝穴３（ただし、この場合の
穴の幅ｗ2を、ｗ2＜２ｔと小さくする）をエッチングに
より形成する〔図２（ａ）〕。 （ｂ）次に、下地基板１の表面全体にメッキ電極となる
メッキ用電極電導体膜４を、溝穴３の内部の底および側
壁部へカバリッジよくスパッタ法により形成させる〔図
２（ｂ）〕。 （ｃ）次に、上記マスク用絶縁膜２の溝穴３のパタン上
へ、メッキ用電極電導体膜４を電極として、金等のメッ
キ成長電導体膜５を成長させる〔図２（ｃ）〕。この
際、メッキ成長電導体膜５の厚みｄは、実施例１で示し
た幅の大きい溝穴３の中央部でマスク用絶縁膜２の厚み
ｔ、すなわち溝穴３の深さとほぼ同等になるように設定
する。これにより、マスク用絶縁膜２の溝穴３のパタン
の内部は、すべてメッキ成長用電導体膜５により埋まる
ことになる。なお、ここではマスク用絶縁膜２の溝穴３
のパタン上には絶縁膜（カバーレジスト）６を形成しな
い。 （ｄ）全面を、イオンミリングによりエッチングし、マ
スク用絶縁膜２の溝穴３の内部のメッキ成長電導体膜５
を残して、マスク用絶縁膜２の上のメッキ用電極電導体
膜４、メッキ成長電導体膜５を除去すれば、配線構造体
が得られる〔図２（ｄ）〕。 上記図１（実施例１）および図２で示したような方法で
配線構造体を形成すると、配線の大きさにかかわらず、
すべての配線は平坦な層間膜中に自動的に埋め込まれる
構造となるため、多層配線を形成する上で有利である。
また、ＦＥＴのゲート部など微細な部分への配線と、キ
ャパシタ電極などの大面積の平板配線とを同時に形成す
ることもできるため、ゲートの低抵抗化にも有効であ
る。
【０００８】＜実施例３＞図３を用いて、本実施例にお
ける配線構造体の製作方法について、作製工程順に説明
する。 （ａ）まず、下地基板（半導体等）１の上に、マスク用
絶縁膜２（ポリイミド、ＳiＯ2またはＳiＮ等）を形成
（厚みｔ）し、配線パタンである溝穴３（幅ｗ1および
ｗ2）をエッチングにより形成する。なお、ｗ2＜２ｔ，
ｗ1＞２ｔとする〔図３（ａ）〕。 （ｂ）次に、マスク用絶縁膜２の表面全体にメッキ電極
となるメッキ用電極電導体膜４を被膜のカバリッジ性の
よいスパッタ法により形成させる〔図３（ｂ）〕。 （ｃ）次に、上記マスク用絶縁膜２の溝穴３のパタン以
外の部分に被着されているメッキ用電極電導体膜４を覆
うように、レジスト材料等からなる絶縁膜７を形成し、
マスク用絶縁膜２と同じように溝穴パタン化する〔図３
（ｃ）〕。 （ｄ）次に、絶縁膜７とメッキ用電極電導体膜４との付
着性を十分に良くするために、ベーキング処理を行う
〔図３（ｄ）〕。 （ｅ）次に、上記マスク用絶縁膜２の溝穴３のパタン内
へ、メッキ用電極電導体膜４を電極としてメッキ成長電
導体膜５を成長させる〔図３（ｅ）〕。この際、幅の広
い溝穴３のパタンの中央部におけるメッキ成長電導体膜
５の厚みｄが、マスク用絶縁膜２の溝穴３の深さｔと、
ほぼ同等となるようにメッキ成長電導体膜５を成長させ
る。 （ｆ）この後、マスク用の絶縁膜７を除去し〔図３
（ｆ）〕、 （ｇ）マスク用絶縁膜２の上層のメッキ用電極電導体膜
４を、イオンミリング等の方法により除去すれば、所望
する配線構造体が得られる。
ける配線構造体の製作方法について、作製工程順に説明
する。 （ａ）まず、下地基板（半導体等）１の上に、マスク用
絶縁膜２（ポリイミド、ＳiＯ2またはＳiＮ等）を形成
（厚みｔ）し、配線パタンである溝穴３（幅ｗ1および
ｗ2）をエッチングにより形成する。なお、ｗ2＜２ｔ，
ｗ1＞２ｔとする〔図３（ａ）〕。 （ｂ）次に、マスク用絶縁膜２の表面全体にメッキ電極
となるメッキ用電極電導体膜４を被膜のカバリッジ性の
よいスパッタ法により形成させる〔図３（ｂ）〕。 （ｃ）次に、上記マスク用絶縁膜２の溝穴３のパタン以
外の部分に被着されているメッキ用電極電導体膜４を覆
うように、レジスト材料等からなる絶縁膜７を形成し、
マスク用絶縁膜２と同じように溝穴パタン化する〔図３
（ｃ）〕。 （ｄ）次に、絶縁膜７とメッキ用電極電導体膜４との付
着性を十分に良くするために、ベーキング処理を行う
〔図３（ｄ）〕。 （ｅ）次に、上記マスク用絶縁膜２の溝穴３のパタン内
へ、メッキ用電極電導体膜４を電極としてメッキ成長電
導体膜５を成長させる〔図３（ｅ）〕。この際、幅の広
い溝穴３のパタンの中央部におけるメッキ成長電導体膜
５の厚みｄが、マスク用絶縁膜２の溝穴３の深さｔと、
ほぼ同等となるようにメッキ成長電導体膜５を成長させ
る。 （ｆ）この後、マスク用の絶縁膜７を除去し〔図３
（ｆ）〕、 （ｇ）マスク用絶縁膜２の上層のメッキ用電極電導体膜
４を、イオンミリング等の方法により除去すれば、所望
する配線構造体が得られる。
【０００９】
【発明の効果】本発明の配線構造体の製作方法によれ
ば、微細な線状配線と平板状配線とを同時に絶縁膜中に
埋め込み形成することが可能であり、これにより回路の
平坦性を向上させると共に、配線の多層化等により集積
回路の高密度化および小形化を実現することができる。
また、ＦＥＴのゲート部などの微細な部分に低抵抗の配
線を行い、素子特性の向上をはかることも可能である。
ば、微細な線状配線と平板状配線とを同時に絶縁膜中に
埋め込み形成することが可能であり、これにより回路の
平坦性を向上させると共に、配線の多層化等により集積
回路の高密度化および小形化を実現することができる。
また、ＦＥＴのゲート部などの微細な部分に低抵抗の配
線を行い、素子特性の向上をはかることも可能である。
【図１】本発明の実施例１で例示した配線構造体の製作
工程を示す説明図。
工程を示す説明図。
【図２】本発明の実施例２で例示した配線構造体の製作
工程を示す説明図。
工程を示す説明図。
【図３】本発明の実施例３で例示した配線構造体の製作
工程を示す説明図。
工程を示す説明図。
１…下地基板（半導体等） ２…マスク用絶縁膜 ３…溝穴 ４…メッキ用電極電導体膜 ５…メッキ成長電導体膜 ６…カバーレジスト（絶縁膜） ７…カバーレジスト（絶縁膜）
フロントページの続き (72)発明者 浅井 和義 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平２−132834（ＪＰ，Ａ) 特開 昭54−60582（ＪＰ，Ａ) 特開 平２−65229（ＪＰ，Ａ) 特開 平１−251641（ＪＰ，Ａ) 特開 平４−134827（ＪＰ，Ａ) 特開 平１−145810（ＪＰ，Ａ) 特開 昭61−159727（ＪＰ，Ａ) 特開 昭57−180123（ＪＰ，Ａ) 特開 昭54−60582（ＪＰ，Ａ) 特許2962490（ＪＰ，Ｂ２) 特表 平４−507326（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/288 H01L 21/3205
Claims (2)
- 【請求項１】配線を形成する基板上に、溝穴の幅が溝穴
深さの２倍以上の溝穴パタンを形成した第１の絶縁膜を
被覆する工程と、第１の絶縁膜の溝穴パタンの側面およ
び底面を含む第１の絶縁膜の全面に第１の電導体膜を被
覆する工程と、第１の電導体膜上に、第１の絶縁膜の溝
穴の深さと同等の厚みの第２の電導体膜をメッキ成長さ
せる工程と、第１の絶縁膜の溝穴上部の第２の電導体膜
のみを覆うようにパタン化された第２の絶縁膜で被覆す
る工程と、全面にイオンミリングを行い、第１の絶縁膜
上の溝穴の部分以外に被着されている第２の電導体膜お
よび第１の電導体膜を除去し、第１の絶縁膜の溝穴の側
壁部および内部に形成された第１の電導体膜部分と第２
の電導体膜部分とを残して配線を形成する工程を、少な
くとも含むことを特徴とする配線構造体の製作方法。 - 【請求項２】配線を形成する基板上に、溝穴の幅が溝穴
深さの２倍以上の第１の溝穴パタンと溝穴の幅が溝穴深
さの２倍より小さい第２の溝穴パタンを形成した第１の
絶縁膜を被覆する工程と、第１の絶縁膜の第１、第２の
溝穴パタンの側面および底面を含む第１の絶縁膜の全面
に第１の電導体膜を被覆する工程と、第１の電導体膜上
に、第１の絶縁膜の溝穴パタンと同じ形状にパタン化さ
れた第２の絶縁膜で被覆する工程と、第１の電導体膜を
電極としてメッキ法により第２の電導体膜を成長させ第
１の溝穴パタンの中央部分における第２の電導体膜の厚
みが第１の溝穴パタンの深さと同等となるように形成す
る工程と、第２の絶縁膜を除去する工程と、全面にイオ
ンミリングを行い、第１の絶縁膜上の第１、第２の溝穴
パタン部分以外に被着されている第２の電導体膜および
第１の電導体膜を除去し、第１の絶縁膜の第１、第２の
溝穴パタンの側壁部および内部に形成された第１の電導
体膜部分と第２の電導体膜部分とを残して配線を形成す
る工程を、少なくとも含むことを特徴とする配線構造体
の製作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01777692A JP3187500B2 (ja) | 1992-02-03 | 1992-02-03 | 配線構造体の製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01777692A JP3187500B2 (ja) | 1992-02-03 | 1992-02-03 | 配線構造体の製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05217944A JPH05217944A (ja) | 1993-08-27 |
| JP3187500B2 true JP3187500B2 (ja) | 2001-07-11 |
Family
ID=11953123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01777692A Expired - Lifetime JP3187500B2 (ja) | 1992-02-03 | 1992-02-03 | 配線構造体の製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3187500B2 (ja) |
-
1992
- 1992-02-03 JP JP01777692A patent/JP3187500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05217944A (ja) | 1993-08-27 |
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