JPH0684896A - 配線構造体の製法 - Google Patents
配線構造体の製法Info
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- JPH0684896A JPH0684896A JP23435292A JP23435292A JPH0684896A JP H0684896 A JPH0684896 A JP H0684896A JP 23435292 A JP23435292 A JP 23435292A JP 23435292 A JP23435292 A JP 23435292A JP H0684896 A JPH0684896 A JP H0684896A
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- film
- conductor
- wiring
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Abstract
(57)【要約】
【目的】集積回路における配線の多層化を容易にし得る
配線構造体の平坦化製法を提供し、併せて、集積回路に
おける半導体素子の制御部の微細配線構造体の形成法を
提供する。 【構成】基板１上に厚さｔ1の第１の絶縁膜２を、その
上に厚さｔ2の第２の絶縁膜３を被覆し、第２の絶縁膜
３に配線パタンに対応する溝穴４（幅ｗ）のパタンを形
成し、第２の絶縁膜３と第１の絶縁膜２に同一の溝穴４
のパタンを形成し、ｗ≦２（ｔ1＋ｔ2）とし、次に第１
および第２の絶縁膜の上から溝穴の側面および底面を含
めて第１の電動体膜５を全面に被覆し、次に第１の電導
体膜５を電極として電解液中での電導体成長（メッキ）
を行い、溝穴の幅の１／２以上の厚みにメッキ成長によ
る第２の電導体６を形成し、次に全面にイオンミリング
を行い、第１の絶縁膜面より上層の第２の電導体６、第
１の電導体膜５、および第２の絶縁膜３を除去し、第１
の絶縁膜の溝穴の第１の電導体膜部分と第２の電導体部
分により配線構造体を構成する。
配線構造体の平坦化製法を提供し、併せて、集積回路に
おける半導体素子の制御部の微細配線構造体の形成法を
提供する。 【構成】基板１上に厚さｔ1の第１の絶縁膜２を、その
上に厚さｔ2の第２の絶縁膜３を被覆し、第２の絶縁膜
３に配線パタンに対応する溝穴４（幅ｗ）のパタンを形
成し、第２の絶縁膜３と第１の絶縁膜２に同一の溝穴４
のパタンを形成し、ｗ≦２（ｔ1＋ｔ2）とし、次に第１
および第２の絶縁膜の上から溝穴の側面および底面を含
めて第１の電動体膜５を全面に被覆し、次に第１の電導
体膜５を電極として電解液中での電導体成長（メッキ）
を行い、溝穴の幅の１／２以上の厚みにメッキ成長によ
る第２の電導体６を形成し、次に全面にイオンミリング
を行い、第１の絶縁膜面より上層の第２の電導体６、第
１の電導体膜５、および第２の絶縁膜３を除去し、第１
の絶縁膜の溝穴の第１の電導体膜部分と第２の電導体部
分により配線構造体を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、通信用混成ＩＣ等の半
導体集積回路・ＧａＡｓ系デジタル集積回路の配線構造
体の製法に係り、特に高密度の多層配線に好適な製法に
関する。またＦＥＴのゲート部などの微細な配線構造に
有用な製法に関する。
導体集積回路・ＧａＡｓ系デジタル集積回路の配線構造
体の製法に係り、特に高密度の多層配線に好適な製法に
関する。またＦＥＴのゲート部などの微細な配線構造に
有用な製法に関する。
【０００２】
【従来の技術】半導体集積回路では集積度の向上ととも
に配線の多層化が重要となるが、上層の配線を歩留りよ
く形成するには、下層配線を覆う層間絶縁膜などに凹凸
がないよう、平坦化することが必要である。従来、通信
用混成ＩＣ・ＧａＡｓ系デジタル集積回路等の平坦化配
線としては、代表例として、スペーサ・リフトオフによ
り絶縁膜中に埋めこみ形成するもの、イオンミリングに
より形成し後から絶縁膜で覆い、配線の上部の絶縁膜の
突出部を削ることにより平坦化するものなどがあった。
前者のスペーサ・リフトオフによるものは、基板上の絶
縁膜の上にレジストを設け、配線体を絶縁膜中に埋め込
む部分に対応するレジストおよび絶縁膜の部分をエッチ
ング除去した後、この除去した部分を含め、蒸着法でメ
タルを全面に付着した上で、レジストを取り除くことに
よりレジスト上のメタルを除去し、、絶縁膜中に埋め込
まれた配線構造体を形成するものである。また後者のイ
オンミリングにより形成するものは、全面に付着された
メタルの上に配線と同じ形のレジストパタンを形成し、
これをマスクにイオンの衝撃によってレジストマスクの
ないところのメタルをエッチング除去することによって
配線構造体を形成するものである。しかし、いずれも微
細な下層配線の形成が困難であるという制約があった。
に配線の多層化が重要となるが、上層の配線を歩留りよ
く形成するには、下層配線を覆う層間絶縁膜などに凹凸
がないよう、平坦化することが必要である。従来、通信
用混成ＩＣ・ＧａＡｓ系デジタル集積回路等の平坦化配
線としては、代表例として、スペーサ・リフトオフによ
り絶縁膜中に埋めこみ形成するもの、イオンミリングに
より形成し後から絶縁膜で覆い、配線の上部の絶縁膜の
突出部を削ることにより平坦化するものなどがあった。
前者のスペーサ・リフトオフによるものは、基板上の絶
縁膜の上にレジストを設け、配線体を絶縁膜中に埋め込
む部分に対応するレジストおよび絶縁膜の部分をエッチ
ング除去した後、この除去した部分を含め、蒸着法でメ
タルを全面に付着した上で、レジストを取り除くことに
よりレジスト上のメタルを除去し、、絶縁膜中に埋め込
まれた配線構造体を形成するものである。また後者のイ
オンミリングにより形成するものは、全面に付着された
メタルの上に配線と同じ形のレジストパタンを形成し、
これをマスクにイオンの衝撃によってレジストマスクの
ないところのメタルをエッチング除去することによって
配線構造体を形成するものである。しかし、いずれも微
細な下層配線の形成が困難であるという制約があった。
【０００３】この問題を解決するために、絶縁膜中に、
この絶縁膜とほぼ同等の厚みの電導体をメッキ形成する
ことにより微細な線状配線を絶縁膜中に埋めこみ形成す
る方法がある（特願平４−１７７７６号）。この方法を
図２により簡単に説明する。すなわち、この方法は、
（１）配線を形成する基板１上に第１の絶縁膜２を被覆
し、その上に第２の絶縁膜（レジスト）３を被覆し、第
２の絶縁膜３に配線パタンに対応する溝穴４のパタンを
形成し、第２の絶縁膜３をマスクとして第１の絶縁膜２
にも同一の溝穴４のパタンを形成し、（２）第２の絶縁
膜３を除去し、（３）第１の電動体膜５を溝穴４の側面
と底面の部分を含めて全面に被覆し、（４）第１の電導
体膜を電極として電解液中での電導体成長（メッキ）を
行い、溝穴４の幅の１／２以上の厚みにメッキ成長によ
る第２の電導体６を形成し、（５）次に、全面にイオン
ミリングを行い、第１の絶縁膜２の上面にある第２の電
導体６および第１の電導体膜５を除去するものである。
この方法では、原理的に、埋め込む絶縁膜の厚みが配線
幅の１／２以下になると、保護用のカバーマスクを設け
ない限り、微細埋め込み配線の中央部がオーバエッチン
グ（過剰エッチング）され、良好な配線形成が出来ない
という問題があり、このため平坦化を損なうのみなら
ず、配線の低抵抗化を損なうなどの問題があった。また
不要な電導体を取り除くためのイオンミリング工程で、
周辺の第１の絶縁膜２がエッチングされ、いわゆる膜減
りされて膜の厚さが減るという問題があった。
この絶縁膜とほぼ同等の厚みの電導体をメッキ形成する
ことにより微細な線状配線を絶縁膜中に埋めこみ形成す
る方法がある（特願平４−１７７７６号）。この方法を
図２により簡単に説明する。すなわち、この方法は、
（１）配線を形成する基板１上に第１の絶縁膜２を被覆
し、その上に第２の絶縁膜（レジスト）３を被覆し、第
２の絶縁膜３に配線パタンに対応する溝穴４のパタンを
形成し、第２の絶縁膜３をマスクとして第１の絶縁膜２
にも同一の溝穴４のパタンを形成し、（２）第２の絶縁
膜３を除去し、（３）第１の電動体膜５を溝穴４の側面
と底面の部分を含めて全面に被覆し、（４）第１の電導
体膜を電極として電解液中での電導体成長（メッキ）を
行い、溝穴４の幅の１／２以上の厚みにメッキ成長によ
る第２の電導体６を形成し、（５）次に、全面にイオン
ミリングを行い、第１の絶縁膜２の上面にある第２の電
導体６および第１の電導体膜５を除去するものである。
この方法では、原理的に、埋め込む絶縁膜の厚みが配線
幅の１／２以下になると、保護用のカバーマスクを設け
ない限り、微細埋め込み配線の中央部がオーバエッチン
グ（過剰エッチング）され、良好な配線形成が出来ない
という問題があり、このため平坦化を損なうのみなら
ず、配線の低抵抗化を損なうなどの問題があった。また
不要な電導体を取り除くためのイオンミリング工程で、
周辺の第１の絶縁膜２がエッチングされ、いわゆる膜減
りされて膜の厚さが減るという問題があった。
【０００４】
【発明が解決しようとする課題】以上に述べたように、
従来技術においては、集積回路における配線の多層化の
場合に微細な下層配線の形成が困難であったり、製造工
程の段階において絶縁膜や基板に対してオーバエッチン
グを生じてしまうなどにより、配線構造の平坦化や配線
の低抵抗化の観点で不都合な問題があった。本発明は、
集積回路における配線の多層化を容易にし得る配線構造
体の平坦化製法を提供することを目的とし、併せて、集
積回路における半導体素子の制御部の微細配線構造体の
形成法を提供することを目的とする。
従来技術においては、集積回路における配線の多層化の
場合に微細な下層配線の形成が困難であったり、製造工
程の段階において絶縁膜や基板に対してオーバエッチン
グを生じてしまうなどにより、配線構造の平坦化や配線
の低抵抗化の観点で不都合な問題があった。本発明は、
集積回路における配線の多層化を容易にし得る配線構造
体の平坦化製法を提供することを目的とし、併せて、集
積回路における半導体素子の制御部の微細配線構造体の
形成法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、例えば図１に示すように、（１）配線
を形成する基板１上に第１の絶縁膜２を被覆し、その上
に第２の絶縁膜３を被覆し、第２の絶縁膜３に配線パタ
ンに対応する溝穴４のパタンを形成し、第２の絶縁膜３
をマスクとして第１の絶縁膜２にも同一の溝穴４のパタ
ンを形成し、このとき第１と第２の絶縁膜の厚さをそれ
ぞれｔ1、ｔ2とし、溝穴の幅をｗとするとき、 ｗ≦２（ｔ1＋ｔ2） とし、（２）次に第１および第２の絶縁膜の上から全溝
穴パタンの側面および底面にも付着するように第１の電
動体膜５を全面に被覆し、（３）第１の電導体膜５を電
極として電解液中での電導体成長（メッキ）を行い、溝
穴の幅の１／２以上の厚みにメッキ成長による第２の電
導体６を形成し、（４）次に、全面にイオンミリングを
行い、絶縁膜の上にある第２の電導体６および第１の電
導体膜５を除去し、さらに第２の絶縁膜３を除去し、第
１の絶縁膜の溝穴の側壁部および内部にそれぞれ形成し
た第１の電導体膜部分および第２の電導体部分により配
線を構成することとする。
め、本発明では、例えば図１に示すように、（１）配線
を形成する基板１上に第１の絶縁膜２を被覆し、その上
に第２の絶縁膜３を被覆し、第２の絶縁膜３に配線パタ
ンに対応する溝穴４のパタンを形成し、第２の絶縁膜３
をマスクとして第１の絶縁膜２にも同一の溝穴４のパタ
ンを形成し、このとき第１と第２の絶縁膜の厚さをそれ
ぞれｔ1、ｔ2とし、溝穴の幅をｗとするとき、 ｗ≦２（ｔ1＋ｔ2） とし、（２）次に第１および第２の絶縁膜の上から全溝
穴パタンの側面および底面にも付着するように第１の電
動体膜５を全面に被覆し、（３）第１の電導体膜５を電
極として電解液中での電導体成長（メッキ）を行い、溝
穴の幅の１／２以上の厚みにメッキ成長による第２の電
導体６を形成し、（４）次に、全面にイオンミリングを
行い、絶縁膜の上にある第２の電導体６および第１の電
導体膜５を除去し、さらに第２の絶縁膜３を除去し、第
１の絶縁膜の溝穴の側壁部および内部にそれぞれ形成し
た第１の電導体膜部分および第２の電導体部分により配
線を構成することとする。
【０００６】
【作用】本発明では、第２の絶縁膜３を第１の絶縁膜２
の上に付けたままの状態で、その上に形成された電動体
膜５とメッキ電導体６を含む上面からイオンミリングを
行い、これにより、第１の絶縁膜２の上面までの各膜層
を除去することになるので、電動体膜を除去するために
その下層の絶縁膜の膜減りを起こしたりすることなく、
容易に平坦化することが可能になる。また第２の電動体
をメッキ成長により形成すれば、微細構造の溝穴の幅寸
法に比較しメッキ成長の厚さを容易に大きくとれるし、
第１と第２の絶縁膜の厚さの和が溝穴の深さになるので
溝穴の深さを溝幅に比べて深くとり易く、したがって第
２の電動体は溝穴全体に対して充満し易い。このため、
イオンミリング等により上層の第２の電動体や第２の絶
縁膜層を除去する場合に、従来は起こし易かったオーバ
エッチングを容易になくすことが可能になる。したがっ
て高密度の多層配線化が容易になり、多層配線を歩留り
よく実現することが可能になる。またこのように絶縁膜
構造の中に平坦にかつオーバエッチングもなく埋め込む
ことが容易にできることにより、この構造の製法を集積
回路の半導体素子の制御部の微細配線構造に適用すれ
ば、その制御部回路の抵抗の低減化を容易にもたらし得
る。第２の絶縁膜上に形成する第２の電動体の厚さをｄ
とするとき、その電動体が溝穴の中でその側面に沿って
形成される場合の厚さは、とくに溝の入り口付近では実
際上はｄより若干小さくなり易い。このようなことも考
慮し、第２の電動体の厚さｄ（厳密には第１の電動体膜
の厚さを含む）と、第１と第２の絶縁膜の厚さｔ1、ｔ2
と溝穴の幅ｗとの関係を関係式： ｗ≦２ｄ （１） ｗ≦２（ｔ1＋ｔ2） （２） で表されるようにすれば、第２の電動体の形成に際して
溝穴の部分で深くえぐられるようなことはなく、第２の
電動体は溝穴に充満して形成される。したがってイオン
ミリング等により上層部を除去する場合、平坦化が一層
容易かつ確実に得られるようになる。なおこの場合に、
第２の電動体をメッキ成長により形成すれば、微細構造
において上記の関係式を満たすことは容易である。
の上に付けたままの状態で、その上に形成された電動体
膜５とメッキ電導体６を含む上面からイオンミリングを
行い、これにより、第１の絶縁膜２の上面までの各膜層
を除去することになるので、電動体膜を除去するために
その下層の絶縁膜の膜減りを起こしたりすることなく、
容易に平坦化することが可能になる。また第２の電動体
をメッキ成長により形成すれば、微細構造の溝穴の幅寸
法に比較しメッキ成長の厚さを容易に大きくとれるし、
第１と第２の絶縁膜の厚さの和が溝穴の深さになるので
溝穴の深さを溝幅に比べて深くとり易く、したがって第
２の電動体は溝穴全体に対して充満し易い。このため、
イオンミリング等により上層の第２の電動体や第２の絶
縁膜層を除去する場合に、従来は起こし易かったオーバ
エッチングを容易になくすことが可能になる。したがっ
て高密度の多層配線化が容易になり、多層配線を歩留り
よく実現することが可能になる。またこのように絶縁膜
構造の中に平坦にかつオーバエッチングもなく埋め込む
ことが容易にできることにより、この構造の製法を集積
回路の半導体素子の制御部の微細配線構造に適用すれ
ば、その制御部回路の抵抗の低減化を容易にもたらし得
る。第２の絶縁膜上に形成する第２の電動体の厚さをｄ
とするとき、その電動体が溝穴の中でその側面に沿って
形成される場合の厚さは、とくに溝の入り口付近では実
際上はｄより若干小さくなり易い。このようなことも考
慮し、第２の電動体の厚さｄ（厳密には第１の電動体膜
の厚さを含む）と、第１と第２の絶縁膜の厚さｔ1、ｔ2
と溝穴の幅ｗとの関係を関係式： ｗ≦２ｄ （１） ｗ≦２（ｔ1＋ｔ2） （２） で表されるようにすれば、第２の電動体の形成に際して
溝穴の部分で深くえぐられるようなことはなく、第２の
電動体は溝穴に充満して形成される。したがってイオン
ミリング等により上層部を除去する場合、平坦化が一層
容易かつ確実に得られるようになる。なおこの場合に、
第２の電動体をメッキ成長により形成すれば、微細構造
において上記の関係式を満たすことは容易である。
【０００７】
【実施例】以下、図１の実施例により、本発明の配線の
製作工程を説明する。 （１）下地層（半導体等）１の上に、第１の絶縁膜２
（ポリイミドまたはＳｉＯ2またはＳｉＮ等）を付着
し、次にこの上に第２の絶縁膜３（レジスト）を付着
し、第２の絶縁膜３にフォトリソグラフィーにより配線
パタンを形成した後、これをマスクとして第１の絶縁膜
２をエッチングし、第１の絶縁膜２に第２の絶縁膜３と
同じ配線パタンを溝穴４（ただしこの場合は穴の幅が、
第１の絶縁膜２の厚みと第２の絶縁膜３の厚みの総量の
２倍以下とする）として形成する。 （２）次に、全体にメッキ電極となる電導体膜５を溝穴
内部の側面および底面にスパッタ法により付着させる。 （３）次に、上記穴パタン４内へ、電導体膜５を電極と
して金等の電導体６をメッキ成長する。この際、電導体
６の厚みｄは溝穴４の幅の１／２以上とする。これによ
り絶縁膜２および３の穴パタン４の内部はメッキ電導体
６で覆われる。 （４）穴パタン４以外の上層の電導体膜５および６を、
対応の穴パタン４の上層部とともにイオンミリング等に
より除去し、この後、絶縁膜３を対応の穴パタン部分と
ともに除去すれば、配線用電導体が形成される。 以上述べた手法を従来提案の特願平４−１７７７６号に
よる手法と比較すると、従来手法では、図２に示される
ように、第２の絶縁膜３（レジスト）をメッキ電極形成
前に除去していたため、ミリング時に下地の第１の絶縁
膜２がエッチングされてしまったり、また溝穴のアスペ
クト比が低下するため、微細埋め込み配線の中央部がオ
ーバーエッチングされるなどの問題があったが、本発明
ではこれらの問題を解決できる。このような本発明によ
る配線形成により多層配線などに有利である。また、こ
の製法により例えばＦＥＴのゲート部など微細な部分へ
の配線を形成できるため、ゲートの低抵抗化にも有用で
ある。
製作工程を説明する。 （１）下地層（半導体等）１の上に、第１の絶縁膜２
（ポリイミドまたはＳｉＯ2またはＳｉＮ等）を付着
し、次にこの上に第２の絶縁膜３（レジスト）を付着
し、第２の絶縁膜３にフォトリソグラフィーにより配線
パタンを形成した後、これをマスクとして第１の絶縁膜
２をエッチングし、第１の絶縁膜２に第２の絶縁膜３と
同じ配線パタンを溝穴４（ただしこの場合は穴の幅が、
第１の絶縁膜２の厚みと第２の絶縁膜３の厚みの総量の
２倍以下とする）として形成する。 （２）次に、全体にメッキ電極となる電導体膜５を溝穴
内部の側面および底面にスパッタ法により付着させる。 （３）次に、上記穴パタン４内へ、電導体膜５を電極と
して金等の電導体６をメッキ成長する。この際、電導体
６の厚みｄは溝穴４の幅の１／２以上とする。これによ
り絶縁膜２および３の穴パタン４の内部はメッキ電導体
６で覆われる。 （４）穴パタン４以外の上層の電導体膜５および６を、
対応の穴パタン４の上層部とともにイオンミリング等に
より除去し、この後、絶縁膜３を対応の穴パタン部分と
ともに除去すれば、配線用電導体が形成される。 以上述べた手法を従来提案の特願平４−１７７７６号に
よる手法と比較すると、従来手法では、図２に示される
ように、第２の絶縁膜３（レジスト）をメッキ電極形成
前に除去していたため、ミリング時に下地の第１の絶縁
膜２がエッチングされてしまったり、また溝穴のアスペ
クト比が低下するため、微細埋め込み配線の中央部がオ
ーバーエッチングされるなどの問題があったが、本発明
ではこれらの問題を解決できる。このような本発明によ
る配線形成により多層配線などに有利である。また、こ
の製法により例えばＦＥＴのゲート部など微細な部分へ
の配線を形成できるため、ゲートの低抵抗化にも有用で
ある。
【０００８】
【発明の効果】以上述べたように、本発明によれば、絶
縁膜中に配線構造体を埋め込み、かつ配線部や絶縁体の
過剰エッチングもなくすことができる。これにより、回
路の平坦性が向上するので配線の多層化等により、集積
回路の高密度化および小形化が可能になる。また、本発
明を例えばＦＥＴのゲート部の微細配線構造に適用する
ことにより、ゲート回路の抵抗を低減でき、ＦＥＴの性
能を向上することができる。そこで通信用混成ＩＣ等の
半導体集積回路、ＧａＡｓ系デジタル集積回路の製造に
適用して、その高密度化、高性能化を果たすことができ
る。
縁膜中に配線構造体を埋め込み、かつ配線部や絶縁体の
過剰エッチングもなくすことができる。これにより、回
路の平坦性が向上するので配線の多層化等により、集積
回路の高密度化および小形化が可能になる。また、本発
明を例えばＦＥＴのゲート部の微細配線構造に適用する
ことにより、ゲート回路の抵抗を低減でき、ＦＥＴの性
能を向上することができる。そこで通信用混成ＩＣ等の
半導体集積回路、ＧａＡｓ系デジタル集積回路の製造に
適用して、その高密度化、高性能化を果たすことができ
る。
【図１】本発明の実施例図。
【図２】従来例図でとくに配線形成工程での問題点を示
した図。
した図。
１…下地基板（半導体等） ２…第１の絶縁膜 ３…第２の絶縁膜 ４…溝穴 ５…第１の電動体膜（メッキ用電極電導体膜） ６…第２の電動体（メッキ成長電導体）
Claims (1)
- 【請求項１】配線を形成する基板上に第１の絶縁膜を被
覆し、その上に第２の絶縁膜を被覆し、第２の絶縁膜に
配線パタンに対応する溝穴パタンを形成し、第２の絶縁
膜をマスクとして第１の絶縁膜にも同一の溝穴パタンを
形成し、このとき第１と第２の絶縁膜の厚さをそれぞれ
ｔ1、ｔ2とし、溝穴の幅をｗとするとき、 ｗ≦２（ｔ1＋ｔ2） とし、 次に第１および第２の絶縁膜の上から全溝穴パタンの側
面および底面にも付着するように第１の電動体膜を全面
に被覆し、 第１の電導体膜を電極として電解液中での電導体成長
（メッキ）を行い、溝穴の幅の１／２以上の厚みにメッ
キ成長による第２の電導体を形成し、 次に、全面にイオンミリングを行い、絶縁膜の上にある
第２の電導体および第１の電導体膜を除去し、さらに第
２の絶縁膜を除去し、第１の絶縁膜の溝穴の側壁部およ
び内部にそれぞれ形成した第１の電導体膜部分および第
２の電導体部分により配線を構成することを特徴とする
配線構造体の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23435292A JPH0684896A (ja) | 1992-09-02 | 1992-09-02 | 配線構造体の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23435292A JPH0684896A (ja) | 1992-09-02 | 1992-09-02 | 配線構造体の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684896A true JPH0684896A (ja) | 1994-03-25 |
Family
ID=16969658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23435292A Pending JPH0684896A (ja) | 1992-09-02 | 1992-09-02 | 配線構造体の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684896A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492498B1 (ko) * | 2001-05-21 | 2005-05-30 | 마츠시다 덴코 가부시키가이샤 | 프린트 배선판의 제조 방법 |
| WO2020090931A1 (ja) | 2018-10-31 | 2020-05-07 | 浜松ホトニクス株式会社 | ダマシン配線構造、アクチュエータ装置、及びダマシン配線構造の製造方法 |
-
1992
- 1992-09-02 JP JP23435292A patent/JPH0684896A/ja active Pending
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