JPS58127349A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58127349A JPS58127349A JP890082A JP890082A JPS58127349A JP S58127349 A JPS58127349 A JP S58127349A JP 890082 A JP890082 A JP 890082A JP 890082 A JP890082 A JP 890082A JP S58127349 A JPS58127349 A JP S58127349A
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- JP
- Japan
- Prior art keywords
- hole
- wiring
- mask material
- mask
- wiring material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に多層配線構造の形
成方法に関するものである。
成方法に関するものである。
従来、半導体装置製造工程における配S技術として、高
密度化を図るため1cAJ2層配m等が一般的に用いら
れている。これら各層の配線相互間の導通をとるために
、層間絶縁膜に導通の穴(以下、スルーホールという)
を形成する。このスルーホール形成方法としては、広く
フッ酸系漆液によるエツチングが使用されている。しか
し、この加工法の大きな欠点は、マスクWで被覆された
部分くおいても、マスク材と層間絶縁膜表面とのわずか
な間隙からエツチング溶液がしみ込んでマスク材の下部
の絶縁膜までもがエツチングされるために、加工精度が
低く微細化を図ることができない。
密度化を図るため1cAJ2層配m等が一般的に用いら
れている。これら各層の配線相互間の導通をとるために
、層間絶縁膜に導通の穴(以下、スルーホールという)
を形成する。このスルーホール形成方法としては、広く
フッ酸系漆液によるエツチングが使用されている。しか
し、この加工法の大きな欠点は、マスクWで被覆された
部分くおいても、マスク材と層間絶縁膜表面とのわずか
な間隙からエツチング溶液がしみ込んでマスク材の下部
の絶縁膜までもがエツチングされるために、加工精度が
低く微細化を図ることができない。
このような欠点を解消するために、0.014%、。
の低圧ガスに高周波電圧を印加して発生させた低温ガス
プラズマを用いる加工法が提案され、現在ドライエツチ
ング技術として主流となっている。
プラズマを用いる加工法が提案され、現在ドライエツチ
ング技術として主流となっている。
この方法では、マスク材で被覆された部分がエツチング
されないため、微細加工の点で非常に有利である。しか
し、この方法でスルーホールを形成しただけでは次のよ
うな問題が生じることがわかった。
されないため、微細加工の点で非常に有利である。しか
し、この方法でスルーホールを形成しただけでは次のよ
うな問題が生じることがわかった。
(1) スルーホール加工形状が急峻なために、その
上に付着させる第2層目の配線が十分に被覆できない。
上に付着させる第2層目の配線が十分に被覆できない。
(2)スルーホール部分が大きな段差となり、多層配線
化を図る場合に平坦化できない。
化を図る場合に平坦化できない。
本発明は、前記現状を考慮したもので、その目的は特に
多層配線を平坦化させ、かつ高精度な微細加工を行なう
方法を提供することである。
多層配線を平坦化させ、かつ高精度な微細加工を行なう
方法を提供することである。
本発明による方法は、マスク材とマスク形状を利用した
リフトオフ技術によりスルーホールを形成することを特
徴とするものである。
リフトオフ技術によりスルーホールを形成することを特
徴とするものである。
本発明による方法の実施手順は次のとおりである。先ず
、半導体素子間を接続する第1層目配線1上に層間絶縁
膜2が付着され【いる試料をスルーホール加工するため
、図(mlのようなひさし構造のマスク材5を層間絶縁
膜2上に形成する。この状態で、層間絶縁膜2をドライ
エツチングして図1blのような微細で急峻な形状のス
ルーホール3を形成する。
、半導体素子間を接続する第1層目配線1上に層間絶縁
膜2が付着され【いる試料をスルーホール加工するため
、図(mlのようなひさし構造のマスク材5を層間絶縁
膜2上に形成する。この状態で、層間絶縁膜2をドライ
エツチングして図1blのような微細で急峻な形状のス
ルーホール3を形成する。
次に、スルーホール3形成後、マスク材5をそのまま利
用して、第2層目の配線材を付着させる。
用して、第2層目の配線材を付着させる。
マスク材5の形状がひさし構造となっているため、スル
ーホール部3に配線材4を埋め、これをマスク材5上の
配線材4と分離できる。従って、マスク材5をエツチン
グして図(diのように、マスク材5を除去するリフト
オフ方式で配線材4を除去し、配線材4をスルーホール
3内にセルファラインに残す。再度、配線材6を付着さ
せバターニングすることにより、電極配線を完全に平坦
化させて、スルーホール部3での配線材の被覆性を飛や
く的に向上させた多層配線構造を形成できる(図(cl
)。
ーホール部3に配線材4を埋め、これをマスク材5上の
配線材4と分離できる。従って、マスク材5をエツチン
グして図(diのように、マスク材5を除去するリフト
オフ方式で配線材4を除去し、配線材4をスルーホール
3内にセルファラインに残す。再度、配線材6を付着さ
せバターニングすることにより、電極配線を完全に平坦
化させて、スルーホール部3での配線材の被覆性を飛や
く的に向上させた多層配線構造を形成できる(図(cl
)。
本発明の実施にあたっては、以上のべた2層構造の配線
工程だけに限定されるものではなく、3次元素子への応
用も可能であり、多層配線工程において必要不可欠なも
のである。また図(alに示すよ5なマスク材のひさし
構造の形状は、これに限定されるものではない。
工程だけに限定されるものではなく、3次元素子への応
用も可能であり、多層配線工程において必要不可欠なも
のである。また図(alに示すよ5なマスク材のひさし
構造の形状は、これに限定されるものではない。
以上のように本発明により、次のような効果が予想され
る。
る。
(1)スルーホールの加工が、すべ【ドライエツチング
技術だけで行なえるため、配線の微細化が可能である。
技術だけで行なえるため、配線の微細化が可能である。
(2) リフトオフ技術による多層配−を用いた場合
、スルーホール部における配線材の断線を防止できる。
、スルーホール部における配線材の断線を防止できる。
(3)配線構造が平坦化でき、多層配線を実現できる。
図1al〜lelは本発明による一方法の工程図を示す
。 なお、図面に示す符号において、1及び6は配線、2は
層間絶縁膜、3はスルーホール、4は配線材、5はマス
ク材である。 代理人 弁理士 薄 1)利 9− 2 /
。 なお、図面に示す符号において、1及び6は配線、2は
層間絶縁膜、3はスルーホール、4は配線材、5はマス
ク材である。 代理人 弁理士 薄 1)利 9− 2 /
Claims (1)
- 1、 1i11ひさし形状の開口を有するマスク材を絶
縁層上に形成する工程と、前記開口を介して前記絶縁層
をエツチングして前記−口Fにスルーホールを形成する
工iと、このスルー・トールを含む全面に導体材料を被
着する工程と、碗紀マスク材をエツチングして同マスク
材と共に、七の上の導体材料を除去することにより前記
スノーホール内にのみ導体材料を選択的に残す工程と、
更に全面に導体材料を被着した後に所定形状にパターニ
ングする工iとを夫々有することを特徴とする半導体装
置のm*方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP890082A JPS58127349A (ja) | 1982-01-25 | 1982-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP890082A JPS58127349A (ja) | 1982-01-25 | 1982-01-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58127349A true JPS58127349A (ja) | 1983-07-29 |
Family
ID=11705549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP890082A Pending JPS58127349A (ja) | 1982-01-25 | 1982-01-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58127349A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04307932A (ja) * | 1991-01-25 | 1992-10-30 | American Teleph & Telegr Co <Att> | 集積回路製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5627944A (en) * | 1979-08-14 | 1981-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
-
1982
- 1982-01-25 JP JP890082A patent/JPS58127349A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5627944A (en) * | 1979-08-14 | 1981-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04307932A (ja) * | 1991-01-25 | 1992-10-30 | American Teleph & Telegr Co <Att> | 集積回路製造方法 |
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