JPH03104260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03104260A JPH03104260A JP24312589A JP24312589A JPH03104260A JP H03104260 A JPH03104260 A JP H03104260A JP 24312589 A JP24312589 A JP 24312589A JP 24312589 A JP24312589 A JP 24312589A JP H03104260 A JPH03104260 A JP H03104260A
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- insulation film
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
異なる配線層間を電気的に接続するために用いるコンタ
クトホールの形成方法に関し，形状制御および寸法制御
を良好にすると共にバリアメタルの被覆性を良好にする
ことにより，コンタクトの信頼性を向上させることを目
的とし，下層配線上に下地絶縁膜を形威する工程と，該
下地絶縁膜上に層間絶縁膜を形威する工程と、該層間絶
縁膜上にマスク絶縁膜を形威する工程と．マスク絶縁膜
をマスクとするフォトリソグラフィ技術により層間絶縁
膜を除去して所定の位置および所定の大きさのコンタク
トホール形ｔｃ８ｉ域を形成する工程と，表面およびコ
ンタクトホール形威領域の内面にサイドウォール形威用
絶縁膜を堆積する工程と，該サイドウォール形成用絶縁
膜および下地絶縁膜を異方性エッチングして層間絶縁膜
の側壁にサイドウォールを形威する工程とを含むように
構戒する． 〔産業上の利用分野〕 本発明は，半導体装置の製造方法，特に．異なる配線層
間を電気的に接続するために用いるコンタクトホールの
形成方法に関する． 半導体素子の高集積化に伴い，半導体素子上の異なる配
線層間を電気的に接続するためのコンタクトホールもま
すます微細化している．このため，コンタクトホールの
形状および寸法を制御する技術が重要になっている． 〔従来の技術〕 第９図は．従来例を示す図である． 第９図（ａ）〜（Ｃ）において．３１は単結晶半導体，
多結晶半導体や金属などから威る下層配線，３２は下地
絶縁膜，３３は層間絶縁膜，３４はマスク絶縁膜，３５
はコンタクトホール形成領域．３６はコンタクトホール
．３７はサイドエッチング，３８はエッチング残留物で
ある．以下，第９図を用いて，従来のコンタクトホール
の形成方法を説明する． まず，下層配線３１上に下地絶縁膜３２，層間絶縁膜３
３およびマスク絶縁膜３４を順次堆積する．次いで，マ
スク絶縁１１ｉ３４をマスクとしてＲＩＥ法により層間
絶縁膜３３をエッチング除去して所定の位置および所定
の大きさのコンタクトホール形成領域３５を形成する．
（第９図（ａ）参照） 続いて，ＲＩＥ法により下地絶縁膜３２をエッチング除
去してコンタクトホール３６を形成する．このとき．層
間絶縁膜３３と下地絶縁膜３２との選択比が充分にとれ
ないと，層間絶縁膜３３にサイドエッチング３７が生じ
る．このサイドエッチング３７は．層間絶縁膜３３の材
料が有機系物質の場合に特に著しく生じる．（第９図（
ｂ）参照） また．エッチング条件によっては，下層配線３ｌの表面
にエッチング残留物３８が生じる．（第９図（ｃ）参照
） 〔発明が解決しようとする課題〕 従来のコンタクトホール形威方法には，■層間絶縁膜に
サイドエッチングが生じ，コンタクトホールを設計値ど
うりの形状および寸法に形威することができない， ■下層配線の表面にエッチング残留物が生じることがあ
るので．上層配線とのコンタクトの信頼性に欠ける， という問題があった． 本発明は．これらの問題点を解決して．形状制御および
寸法制御を良好にすると共にバリアメタルの被覆性を良
好にすることにより，コンタクトの信頼性を向上させた
．半導体装置の製造方法．特に，異なる配線層間を電気
的に接続するために用いるコンタクトホールの形成方法
を提供することを目的とする。
クトホールの形成方法に関し，形状制御および寸法制御
を良好にすると共にバリアメタルの被覆性を良好にする
ことにより，コンタクトの信頼性を向上させることを目
的とし，下層配線上に下地絶縁膜を形威する工程と，該
下地絶縁膜上に層間絶縁膜を形威する工程と、該層間絶
縁膜上にマスク絶縁膜を形威する工程と．マスク絶縁膜
をマスクとするフォトリソグラフィ技術により層間絶縁
膜を除去して所定の位置および所定の大きさのコンタク
トホール形ｔｃ８ｉ域を形成する工程と，表面およびコ
ンタクトホール形威領域の内面にサイドウォール形威用
絶縁膜を堆積する工程と，該サイドウォール形成用絶縁
膜および下地絶縁膜を異方性エッチングして層間絶縁膜
の側壁にサイドウォールを形威する工程とを含むように
構戒する． 〔産業上の利用分野〕 本発明は，半導体装置の製造方法，特に．異なる配線層
間を電気的に接続するために用いるコンタクトホールの
形成方法に関する． 半導体素子の高集積化に伴い，半導体素子上の異なる配
線層間を電気的に接続するためのコンタクトホールもま
すます微細化している．このため，コンタクトホールの
形状および寸法を制御する技術が重要になっている． 〔従来の技術〕 第９図は．従来例を示す図である． 第９図（ａ）〜（Ｃ）において．３１は単結晶半導体，
多結晶半導体や金属などから威る下層配線，３２は下地
絶縁膜，３３は層間絶縁膜，３４はマスク絶縁膜，３５
はコンタクトホール形成領域．３６はコンタクトホール
．３７はサイドエッチング，３８はエッチング残留物で
ある．以下，第９図を用いて，従来のコンタクトホール
の形成方法を説明する． まず，下層配線３１上に下地絶縁膜３２，層間絶縁膜３
３およびマスク絶縁膜３４を順次堆積する．次いで，マ
スク絶縁１１ｉ３４をマスクとしてＲＩＥ法により層間
絶縁膜３３をエッチング除去して所定の位置および所定
の大きさのコンタクトホール形成領域３５を形成する．
（第９図（ａ）参照） 続いて，ＲＩＥ法により下地絶縁膜３２をエッチング除
去してコンタクトホール３６を形成する．このとき．層
間絶縁膜３３と下地絶縁膜３２との選択比が充分にとれ
ないと，層間絶縁膜３３にサイドエッチング３７が生じ
る．このサイドエッチング３７は．層間絶縁膜３３の材
料が有機系物質の場合に特に著しく生じる．（第９図（
ｂ）参照） また．エッチング条件によっては，下層配線３ｌの表面
にエッチング残留物３８が生じる．（第９図（ｃ）参照
） 〔発明が解決しようとする課題〕 従来のコンタクトホール形威方法には，■層間絶縁膜に
サイドエッチングが生じ，コンタクトホールを設計値ど
うりの形状および寸法に形威することができない， ■下層配線の表面にエッチング残留物が生じることがあ
るので．上層配線とのコンタクトの信頼性に欠ける， という問題があった． 本発明は．これらの問題点を解決して．形状制御および
寸法制御を良好にすると共にバリアメタルの被覆性を良
好にすることにより，コンタクトの信頼性を向上させた
．半導体装置の製造方法．特に，異なる配線層間を電気
的に接続するために用いるコンタクトホールの形成方法
を提供することを目的とする。
上記の目的を達戒するために．本発明に係る半導体装置
の製造方法，特に，異なる配線層間を電気的に接続する
ために用いるコンタクトホールの形威方法は，下層配線
上に下地絶縁膜を形成する工程と，該下地絶縁膜上に層
間絶縁膜を形成する工程と、該層間絶縁膜上にマスク絶
縁膜を形成する工程と．マスク絶縁膜をマスクとするフ
ォトリソグラフィ技術により層間絶縁膜を除去して所定
の位置および所定の大きさのコンタクトホール形威領域
を形威する工程と，表面およびコンタクトホール形威領
域の内面にサイドウォール形成用絶縁膜を堆積する工程
と．該サイドウォール形成用絶縁膜および下地絶縁膜を
異方性エッチングして層間絶縁膜の側壁にサイドウォー
ルを形成する工程とを含むように構威する． 〔作 用〕 第１図（ａ）および（ｂ）は．本発明の原理を示す図で
ある。
の製造方法，特に，異なる配線層間を電気的に接続する
ために用いるコンタクトホールの形威方法は，下層配線
上に下地絶縁膜を形成する工程と，該下地絶縁膜上に層
間絶縁膜を形成する工程と、該層間絶縁膜上にマスク絶
縁膜を形成する工程と．マスク絶縁膜をマスクとするフ
ォトリソグラフィ技術により層間絶縁膜を除去して所定
の位置および所定の大きさのコンタクトホール形威領域
を形威する工程と，表面およびコンタクトホール形威領
域の内面にサイドウォール形成用絶縁膜を堆積する工程
と．該サイドウォール形成用絶縁膜および下地絶縁膜を
異方性エッチングして層間絶縁膜の側壁にサイドウォー
ルを形成する工程とを含むように構威する． 〔作 用〕 第１図（ａ）および（ｂ）は．本発明の原理を示す図で
ある。
第１図（ａ）および（ｂ）において，ｌは下層配線，２
は下地絶縁膜，３は層間絶縁膜，４はマスク絶縁膜，５
はコンタクトホール形威領域，６はサイドウォール形威
用絶縁膜，７はサイドウォール，８は絶縁膜，９はコン
タクトホールである．以下．第１図（ａ）および（ｂ）
を用いて，本発明の原理を説明する． ■下層配ｍｌ上に下地絶縁膜２を形威する．■下地絶縁
膜２上に層間絶縁膜３を形威する。
は下地絶縁膜，３は層間絶縁膜，４はマスク絶縁膜，５
はコンタクトホール形威領域，６はサイドウォール形威
用絶縁膜，７はサイドウォール，８は絶縁膜，９はコン
タクトホールである．以下．第１図（ａ）および（ｂ）
を用いて，本発明の原理を説明する． ■下層配ｍｌ上に下地絶縁膜２を形威する．■下地絶縁
膜２上に層間絶縁膜３を形威する。
■層間絶縁膜３上にマスク絶縁膜４を形威する．■マス
ク絶縁膜４をマスクとするフォトリソグラフィ技術によ
り層間絶縁膜３を除去してコンタクトホール形成領域５
を形成する． ■表面およびコンタクトホール形威領域５の内面にサイ
ドウォール形成用絶録膜６を堆積する．■サイドウォー
ル形成用絶縁膜６および下地絶縁膜２を異方性エッチン
グして層間絶縁膜３の側壁にサイドウォール７を形威す
る． 以上の各工程を経てコンタクトホール９が形成される． 本発明に係る半導体装置の製造方法．特に．異なる配線
層間を電気的に接続するために用いるコンタクトホール
の形成方法によれば，層間絶縁膜の側壁にサイドウォー
ルが形威されているので，従来例のように層間絶緑膜に
サイドエッチングが生じることはない。また，下層配線
の表面にエッチング残留物が生じることもない．したが
って，コンタクトホールの形状制御および寸法制御を良
好にすることが可能になると共にバリアメタルの被覆性
が良好になるので，コンタクトの信頼性が向上する． 〔実 施 例〕 第２図〜第７図は，本発明の一実施例の各工程を示す図
である． 以下．第２図〜第７図を用いて，本発明の一実施例を工
程順に説明する． （工程１，第２図参照） 下層配線としてのＡｕ配線ｌｌ上に厚さｌ０００〜２０
００人の下地絶縁膜としてｓｔＮｘ膜１２を堆積する． Ｓ ＞ Ｎ ｘ膜１２上にポリイξド層１３を約１μｍ
の厚さに形成する． ポリイミド層ｌ３上に厚さｉｏｏｏ〜２０００人のマス
ク絶縁膜としてのＳ ｉ Ｎ ｘ膜１４を堆積する。
ク絶縁膜４をマスクとするフォトリソグラフィ技術によ
り層間絶縁膜３を除去してコンタクトホール形成領域５
を形成する． ■表面およびコンタクトホール形威領域５の内面にサイ
ドウォール形成用絶録膜６を堆積する．■サイドウォー
ル形成用絶縁膜６および下地絶縁膜２を異方性エッチン
グして層間絶縁膜３の側壁にサイドウォール７を形威す
る． 以上の各工程を経てコンタクトホール９が形成される． 本発明に係る半導体装置の製造方法．特に．異なる配線
層間を電気的に接続するために用いるコンタクトホール
の形成方法によれば，層間絶縁膜の側壁にサイドウォー
ルが形威されているので，従来例のように層間絶緑膜に
サイドエッチングが生じることはない。また，下層配線
の表面にエッチング残留物が生じることもない．したが
って，コンタクトホールの形状制御および寸法制御を良
好にすることが可能になると共にバリアメタルの被覆性
が良好になるので，コンタクトの信頼性が向上する． 〔実 施 例〕 第２図〜第７図は，本発明の一実施例の各工程を示す図
である． 以下．第２図〜第７図を用いて，本発明の一実施例を工
程順に説明する． （工程１，第２図参照） 下層配線としてのＡｕ配線ｌｌ上に厚さｌ０００〜２０
００人の下地絶縁膜としてｓｔＮｘ膜１２を堆積する． Ｓ ＞ Ｎ ｘ膜１２上にポリイξド層１３を約１μｍ
の厚さに形成する． ポリイミド層ｌ３上に厚さｉｏｏｏ〜２０００人のマス
ク絶縁膜としてのＳ ｉ Ｎ ｘ膜１４を堆積する。
表面にレジスト１５を塗布した後，コンタクトホール形
成領域ｌ６の形状にパターニングする．（工程２．第３
図参照） レジストｌ５をマスクとして， 圧 力： １ ０ −”Ｔｏｒｒ ガス組ｔｃ： ＣＦ４ ／（ｈ−２０／ｌｓｅｃｍパワ
ー ：２００Ｗ の条件で，ＳｉＮ．膜１４をドライエッチングして除去
する． レジストｌ５を剥離する。
成領域ｌ６の形状にパターニングする．（工程２．第３
図参照） レジストｌ５をマスクとして， 圧 力： １ ０ −”Ｔｏｒｒ ガス組ｔｃ： ＣＦ４ ／（ｈ−２０／ｌｓｅｃｍパワ
ー ：２００Ｗ の条件で，ＳｉＮ．膜１４をドライエッチングして除去
する． レジストｌ５を剥離する。
（工程３．第４図参照）
Ｓ ｉＮ ｘ膜ｌ４をマスクとして，
圧 力： ０．０ ０ ８Ｔｏｒｒ
ガス組戒：０冨シ２０ｓｅｃｍ
パワー ：２００Ｗ
の条件で．ポリイミド層１３をドライエッチングして除
去する． （工程４，第５図参照） 表面に， 形成方法：プラズマＣＶＤ 威長ガス：ＳｉＨｎ（３％） − ４ ５ｓｃｃｍＭｔ
＝ １ ５ ０ ０ ｓｃｃｍＲＦ電流：１Ａ 圧 力： ０． ２ ０丁ｏｒｒ 温 度：２５０℃ の条件で，サイドウォール形威用絶縁膜としてのＳｉＮ
．膜ｌ７を１０００〜２０００人の厚さに堆積する． （工程５．第５．６図参照） サイドウォール形成用ｗＡ綽膜としてのＳｉＮ．膜１７
および下地絶縁膜としてのＳｉＮｘ膜１２を．圧 力
： １ ０ −”Ｔｏｒｒ ガス組ｔｃ： ＣＦ４ ／Ｏｔ＝２０／ｌｓｅｃｍバワ
ー ：２００Ｗ の条件で，ＲＩＥ等の異方性ドライエッチングにより除
去する． この結果，層間絶縁膜としてのポリイミド層１３の側壁
にＳｉＮ．から或るサイドウォール１８が形威されたコ
ンタクトホール２０が形成される．（工程６，第６，７
図参照） サイドウォール１８により側壁を保護されたコンタクト
ホール２０に，上層配線金属のバリアメタル２１をスパ
ッタ法により堆積する．本発明により形威したコンタク
トホール２０は，形状が良好に制御されているので，バ
リアメタルの被覆性は良好である． 次に．本発明によるコンタクトホールの寸法制御の例を
第８図に示す． サイドウォール形威用ＳｉＮ，膜を， 形成方法：プラズマＣＶＤ 威長ガス： ＳｉＨ４（ ３％） ＝ ４ ５ｓｃｃｍ
Ｎｚ− １ ５ ０ ０ ｓｅｃｍ ＲＦ電流＝ｌＡ 圧 力： ０． ２ ０ Ｔｏｒｒ温 度：２ｓｏ
”ｃ の条件で堆積した場合，同図（ａ）に示すように堆積膜
厚をｄ．，最終的に有機系層間絶縁膜の側壁に形成され
たサイドウォール膜厚をｄとすると，同図（ｂ）に示す
特性が得られる．これから，堆積膜厚ｄ０とサイドウォ
ール膜厚ｄとの間には強い相関があることがわかる．こ
の特性を利用すれば，コンタクトホールの寸法制御が可
能となる．〔発明の効果〕 本発明によれば，異なる配線層間を電気的に接続するた
めのコンタクトホールを良好な形状制御および良好な寸
法制御の下に形威することができるので，上層配線金属
のバリアメタルの被覆性が良好となり，配線層間のコン
タクトの信頼性が向上する．
去する． （工程４，第５図参照） 表面に， 形成方法：プラズマＣＶＤ 威長ガス：ＳｉＨｎ（３％） − ４ ５ｓｃｃｍＭｔ
＝ １ ５ ０ ０ ｓｃｃｍＲＦ電流：１Ａ 圧 力： ０． ２ ０丁ｏｒｒ 温 度：２５０℃ の条件で，サイドウォール形威用絶縁膜としてのＳｉＮ
．膜ｌ７を１０００〜２０００人の厚さに堆積する． （工程５．第５．６図参照） サイドウォール形成用ｗＡ綽膜としてのＳｉＮ．膜１７
および下地絶縁膜としてのＳｉＮｘ膜１２を．圧 力
： １ ０ −”Ｔｏｒｒ ガス組ｔｃ： ＣＦ４ ／Ｏｔ＝２０／ｌｓｅｃｍバワ
ー ：２００Ｗ の条件で，ＲＩＥ等の異方性ドライエッチングにより除
去する． この結果，層間絶縁膜としてのポリイミド層１３の側壁
にＳｉＮ．から或るサイドウォール１８が形威されたコ
ンタクトホール２０が形成される．（工程６，第６，７
図参照） サイドウォール１８により側壁を保護されたコンタクト
ホール２０に，上層配線金属のバリアメタル２１をスパ
ッタ法により堆積する．本発明により形威したコンタク
トホール２０は，形状が良好に制御されているので，バ
リアメタルの被覆性は良好である． 次に．本発明によるコンタクトホールの寸法制御の例を
第８図に示す． サイドウォール形威用ＳｉＮ，膜を， 形成方法：プラズマＣＶＤ 威長ガス： ＳｉＨ４（ ３％） ＝ ４ ５ｓｃｃｍ
Ｎｚ− １ ５ ０ ０ ｓｅｃｍ ＲＦ電流＝ｌＡ 圧 力： ０． ２ ０ Ｔｏｒｒ温 度：２ｓｏ
”ｃ の条件で堆積した場合，同図（ａ）に示すように堆積膜
厚をｄ．，最終的に有機系層間絶縁膜の側壁に形成され
たサイドウォール膜厚をｄとすると，同図（ｂ）に示す
特性が得られる．これから，堆積膜厚ｄ０とサイドウォ
ール膜厚ｄとの間には強い相関があることがわかる．こ
の特性を利用すれば，コンタクトホールの寸法制御が可
能となる．〔発明の効果〕 本発明によれば，異なる配線層間を電気的に接続するた
めのコンタクトホールを良好な形状制御および良好な寸
法制御の下に形威することができるので，上層配線金属
のバリアメタルの被覆性が良好となり，配線層間のコン
タクトの信頼性が向上する．
第１図は本発明の原理を示す図，
第２図〜第７図は本発明の一実施例の各工程を示す図．
第８図は本発明によるコンタクトホールの寸法制御の例
を示す図， 第９図は従来例を示す図 である． 第１図において １：下層配線 ２：下地絶縁膜 ３：層間絶縁膜 ４：マスク絶縁膜 ５：コンタクトホール形威領域 ６：サイドウォール形成用絶縁膜 ７：サイドウォール ８：絶縁膜 ９：コンタクトホール （ａ）
を示す図， 第９図は従来例を示す図 である． 第１図において １：下層配線 ２：下地絶縁膜 ３：層間絶縁膜 ４：マスク絶縁膜 ５：コンタクトホール形威領域 ６：サイドウォール形成用絶縁膜 ７：サイドウォール ８：絶縁膜 ９：コンタクトホール （ａ）
Claims (1)
- 【特許請求の範囲】 下層配線（１）上に下地絶縁膜（２）を形成する工程と
、 該下地絶縁膜（２）上に層間絶縁膜（３）を形成する工
程と、 該層間絶縁膜（３）上にマスク絶縁膜（４）を形成する
工程と、 該マスク絶縁膜（４）をマスクとするフォトリソグラフ
ィ技術により層間絶縁膜（３）を除去して所定の位置お
よび所定の大きさのコンタクトホール形成領域（５）を
形成する工程と、 表面およびコンタクトホール形成領域（５）の内面にサ
イドウォール形成用絶縁膜（６）を堆積する工程と、 該サイドウォール形成用絶縁膜（６）および下地絶縁膜
（２）を異方性エッチングして層間絶縁膜（３）の側壁
にサイドウォール（７）を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24312589A JPH03104260A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24312589A JPH03104260A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104260A true JPH03104260A (ja) | 1991-05-01 |
Family
ID=17099175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24312589A Pending JPH03104260A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585689A (en) * | 1993-12-28 | 1996-12-17 | Nec Corporation | Field-emission cathode having integrated electrical interconnects and electron tube using the same |
| US6624061B2 (en) | 1998-05-28 | 2003-09-23 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same capable of reducing deterioration of low dielectric constant film |
-
1989
- 1989-09-19 JP JP24312589A patent/JPH03104260A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585689A (en) * | 1993-12-28 | 1996-12-17 | Nec Corporation | Field-emission cathode having integrated electrical interconnects and electron tube using the same |
| US6624061B2 (en) | 1998-05-28 | 2003-09-23 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same capable of reducing deterioration of low dielectric constant film |
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