JPS63116447A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の多層配線技術に関し、特には多層
配線の際の層間接続に関する。

〈従来の技術〉 第３図（ａ）〜（ｃ）は従来の多層配線技術の工程を示
す断面図である。即ち、第３図（ａ）に示す如く半導体
素子を組み込んだ半導体基板３１上に第１の導電層を堆
積し、これをパターニングして、下層配線３２とする。

次に第３図（ｂ）に示す如く半導体基板３１全面に眉間
絶縁膜３３を堆積し、この層間絶縁膜３３の上記下層配
線３２上に開孔部（以下ヴイアホール）を形成する。最
後に半導体基板全体に第２の導電層を堆積し、第３図（
ｃ）に示す如くこの第２の導電層をパターニングし、上
層配線３４を形成する。こうして、上層配線３４と下層
配線３２の電気的接続を上層配線形成時に同時に行なう
０ 〈発明が解決しようとする問題点〉 ホトリングラフィとエツチングにて層間絶縁膜にヴイア
ホールを設ける際、第３図ｂ−１）の平面図に示すよう
に下層配線との位置合わせのだめのマージンが必要であ
り、一方、半導体装置の高密度化のためにマージンスペ
ースはできる限り小さくする必要がある。しかし従来の
多層配線技術において高密度化に対応できるスペースで
は位置合わせマージンが小さいという第１の問題がある
。

また、上述する従来の方法では、上層配線を形成すると
同時に上層配線と下層配線との電気的接続を行なうだめ
、上層配線を形成してから層間接続の変更を行なえず、
配線の自由度が小さいという第２の問題がある。

〈問題点を解決するための手段〉 本発明は上述する問題を解決するためになされたもので
、位置合わせマージンをあまり必要としないために小さ
いスペースでも大きな位置合わせマージンが得られ、且
つ上層配線形成後に下層配線との接続導電体を形成する
半導体装置の製造方法を提供するものである。

本発明は下層配線上に層間絶縁膜を介して上層配線を堆
積した後に、層間絶縁膜にヴイアホールを形成して該ヴ
イアホールを被って上層下層接続導電体を堆積し、異方
性の強いエツチングを行なって該接続導電体をバターニ
ングする半導体装置の製造方法を提供するものである。

〈作　用〉 本発明の如く、上層配線を形成した後に眉間絶縁膜にグ
イアホールを形成し、上記ヴイアホールを被って上層下
層接続導電体を堆積した後、これを異方性エツチングし
てグイアホール内縁にサイドウオールを形成することに
より、下層配線とのマージンがあまり必要でないため従
来とスペースが同じでも位置合わせマージンとしては大
きくなり、且つ層間の電気的接続を上層配線時に行なわ
ないため上層配線と下層配線との接続の自由度が増すも
のである。

〈実施例〉 第１図（ａ）〜（ｅ）は本実施例の工程を示す断面図で
ある。第１図（ａ）に示すように半導体基板１上に絶縁
層２を形成し、この絶縁層２上に第１の導電層にて下層
配線３を形成する。次に第１図（ｂ）に示すように半導
体基板上の全面に眉間絶縁膜４を堆積する。更に該層間
絶縁膜４上に第２の導電層を堆積し、この導電層にバタ
ーニングを行なって第１図（ｃ）の如く上層配線５を形
成する。次に第１図（ｄ）に示す如く、前記上層配線５
の端部に合わせて所望する領域の上記層間絶縁膜４にヴ
イアホールを形成して下層配線３の少なくとも一部露出
させた後、半導体基板上全面に上層下層接続導電体６を
堆積する。この導電体６に異方性の強いエツチングを行
ない、第１図（ｅ）に示すように上記グイアホールの上
層配線５及び層間絶縁膜４の側壁に導電体６のサイドウ
オールを形成する。

この様に上層下層接続導電体６を形成して上層配線５と
下層配線３との電気的接続を行なうが、この導電体６は
絶縁膜４とのエツチング選択比が大きい材料であり、ま
た段差被覆性をよくするためにＣＶＤにて堆積すること
が多い。以上の如き工程で層間の電気的接続を行なうと
、上層配線形成後に接続の変更が行なえるため、接続上
の自由度が増加する。

第２図は半導体装置の平面図である。例えば下層配線２
１と直交する方向に上層配線２２を形成し、下層配線２
１上に位置する部分で上層配線２２を除去すると共に更
に同部分を被う層間絶縁膜をも除去してグイアホール２
３を形成する。前記ヴイアホール２３は、上記下層配線
２１が露出する領域であればよいため、ダイアホール２
３形成時の位置合わせマージンは大きいものが得られる
。

〈発明の効果〉 本発明により、上層配線形成後に層間絶縁膜にヴイアホ
ールを穿孔し、サイドウオール状の上層下層接続導電体
を形成することにより、従来と同じマージンスペースで
あっても、大きな位置合わせマージンとして使用でき、
また上層配線と下層配線との接続上の自由度も増加する
ため、半導体装置の集積密度及び実装能力の向上を精度
よく行なうことが可能になる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例による工程を
示す断面図、第２図は本発明の一実施例により作成した
半導体装置の平面図、第３図（ａ）〜（ｃ）は従来の工
程を示す断面図、第３図ｂ−１）は第３図（ｂ）の平面
図である。 １、半導体基板　２．絶縁層　３．下層配線４、層間絶
縁膜　５．上層配線　６．上層下層接続導電体 代理人　弁理士　杉　山　毅　至（他１名）第　ｌｒＩ
！Ｆ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に第１の導電層を形成し、前記半導体
   基板表面に層間絶縁膜を形成した半導体装置において、 上記層間絶縁膜上に第２の導電層を形成する工程と、 該第２の導電層の上記第１の導電層上に位置する少なく
   とも一部分を除去する工程と、 第２の導電層の除去部分を通して上記層間絶縁膜に開孔
   部を形成して第１の導電層を露出させる工程と、 半導体基板全面に新たに第３の導電層を形成し全体を異
   方性エッチングする工程とを備えてなり、残留する第３
   の導電層によって第１の導電層と第２の導電層間を電気
   的に接続することを特徴とする半導体装置の製造方法。