KR19980048791A - 반도체 소자의 메탈콘택 및 라인 형성방법 - Google Patents

반도체 소자의 메탈콘택 및 라인 형성방법 Download PDF

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    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Abstract

본 발명은 반도체 소자의 메탈콘택 및 라인 형성방법에 관한 것으로, 본 발명의 방법에 따라 평행한 방향 예컨데, 두개의 평행한 메탈라인을 콘택만 제외하고 각각 별개의 공정으로 따로 형성함으로써, 두개의 메탈라인간의 간격을 최대한 가깝게 형성하여 좁은 면적내에서의 콘택과 메탈라인을 동시에 형성할 수 있다.
또한 제2메탈콘택 형성시 제2절연막의 측방향으로 일정길이가 식각된 패드형상을 이루도록 함으로써, 정렬이 쉬워지도록 하여 콘택형성을 용이하게 함과 아울러, 제조 공정마진 폭이 넓어지도록 하여 반도체 소자의 제조공정 효율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 메탈콘택 및 라인 형성방법
본 발명은 반도체 소자의 메탈콘택 및 라인 형성방법에 관한 것으로, 특히 평행한방향의 메탈라인을 콘택만 제외하고 각각 따로 형성함에 의해 평행한두개의 메탈라인과의 간격을 가깝게 형성할 수 있도록 하여 인접한 메탈콘택 및 라인과의 간격을 유지하면서 좁은 면적 내에서 여러개의 메탈라인 및 콘택을 형성할 수 있는 반도체 소자의 메탈콘택 및 라인 형성방법에 관한 것이다.
일반적으로 반도체 소자 제조공정중 메탈콘택 및 메탈라인 형성시 인접한 메탈라인 및 콘택과의 거리가 매우 좁기 때문에 동시에 디파인할 경우 디바이스가 고집화될수록 더욱 어려워지게 된다.
도 1은 종래의 기술에 따라 반도체 소자의 메탈콘택 및 라인을 형성한 상태의 평면도이다.
상기 도면을 참조하면, 종래의 기술에 따라 제1메탈라인(11)과 제2메탈라인(13)을 동시에 디파인 할 때에, 제1메탈라인 콘택(13)과 제2메탈라인 콘택(14) 때문에 콘택주위의 메탈라인 부분은 상대적으로 다른 콘택이 없는 부분보다 라인의 폭이 넓기 때문에 두 라인과의 간격이 비교적 넓게 형성되어야 한다.
따라서 상기와 같은 두개의 메탈라인(11, 13)을 동시에 형성할 경우, 콘택(12, 14)이 있는 부위는 콘택(12, 14)과 콘택라인(11, 13)과의 오버랩 마진을 확보하기 위해 더 넓은 라인이 필요하게 되고, 이로인해 고집적 반도체 소자의 제조를 더욱 어렵게 하는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 평행한 방향의 메탈라인을 콘택 형성공정만을 제외하고 공정을 별개로 진행하여 형성함에 의해 평행한 두개의 메탈라인과의 간격을 가깝게 형성할 수 있도록 하여 인접한 메탈콘택 및 라인과의 간격을 유지하면서 좁은 면적 내에서도 여러개의 메탈라인 및 콘택을 형성할 수 있는 반도체 소자의 메탈콘택 및 메탈라인 형성방법을 제공함에 그 목적이 있다.
도 1은 종래의 기술에 따라 반도체 소자의 메탈콘택 및 라인을 형성한 상태의 평면도
도 2a 내지 도 2g는 본 발명의 기술에 따라 반도체 소자의 메탈콘택 및 라인을 형성하는 제조 공정도
*도면의 주요부분에 대한 부호의 설명*
11, 30: 제1메탈라인12, 25: 제1메탈콘택
13, 34: 제2메탈라인14, 26: 제2메탈콘택
21: 반도체 기판22: 제1절연막
23: 제2절연막24: 제3절연막
27: 패드28: 제1메탈
29: 감광막 패드31: 제4절연막
32: 제3메탈콘택33: 제2메탈
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 메탈콘택 및 라인 형성방법에 의하면, 반도체 기판 상부에 제1절연막, 제2절연막, 제3절연막을 차례로 형성하는 단계와, 상기 제3절연막, 제2절연막, 제1절연막을 차례로 식각하여 반도체 기판 상부에 제1 및 제2콘택을 형성하는 단계와, 세정공정으로 상기 제2절연막의 측방향으로 절연막이 식각되어 상기 콘택보다 넓게 형성되게 하는 단계와, 전체구조 상부에 제1메탈을 증착하는 단계와, 제1메탈라인이 형성될 위치의 메탈의 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각장벽으로 하여 상기 제1메탈을 식각하여 제1메탈라인을 형성하는 단계와, 전체구조 상부에 제4절연막을 증착하는 단계와, 상기 제2메탈콘택 속에 있는 제1메탈이 드러나도록 상기 제4절연막의 일정부분을 식각하여 제2메탈콘택을 형성하는 단계와, 전체구조 상부에 제2메탈을 증착하는 단계와, 상기 제2콘택 상부의 제4절연막을 식각하여 제3콘택을 형성하는 단계와, 전체구조 상부에 제2메탈을 증착하는 단계와, 상기 제2메탈을 식각하여 제2메탈라인을 형성하는 단계로 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
도 2a 내지 도 2f는 본 발명의 방법에 따른 반도체 소자의 메탈콘택 및 라인 형성공정 단계를 도시한 도면이다.
도 2a를 참조하면, 반도체 소자(21) 상부에 제1절연막(22), 제2절연막(23), 제3절연막(24)을 차례로 형성한다.
이때 상기 제2절연막(23)은 습식식각비가 높은 절연막 예컨대, 다른 절연막에 비해 상대적으로 두께가 얇고, 슴식식각시 상기 제1 및 제3절연막(22, 24)보다 쉽게 식각이 되는 특성의 절연막을 사용하도록 한다.
도 2b를 참조하면, 상기 제3절연막(24), 제2절연막(23), 제1절연막(22)을 차례로 식각하여 반도체 기판(21) 상부에 제1콘택(25)과 제2콘택(26)을 형성하고, 전체구조 상부에 메탈 증착전에 세정공정을 실시한다.
이때, 상기 세정공정에서 세정시 상기 제2절연막(23)의 측방향으로 식각되어 패드형의 식각홈(27)이 형성된다.
도 2c를 참조하면, 전체구조 상부에 제1메탈(28)을 전면적으로 증착한 다음, 제1메탈라인 형성을 위한 감광막 패턴(29)을 형성한다.
여기서 상기 제2절연막(23)이 측방향으로 식각된 부위(27)에도 메탈(28)이 증착되어 패드모양으로 형성됨을 알 수 있다.
도 2d를 참조하면, 상기 감광막 패턴(29)을 식각장벽으로 하여 상기 제1콘택(25) 주위의 메탈(28)을 일정길이로 남도록 제1메탈(25)을 식각하여 제1메탈라인(30)을 형성한다.
이때 상기 제2콘택(26) 부분에서는 감광막 패턴이 없기 때문에 메탈이 제2콘택(26) 내부에서 플러그 형태로 남아있게 된다.
도 2e를 참조하면, 전체구조 상부에 제4절연막(31)을 전면적으로 증착한 후, 상기 제2메탈콘택(26) 속에 있는 메탈(28)이 드러나도록 상기 제4절연막(31)의 일정부분을 식각하여 제3메탈콘택(32)을 형성한다.
이때 제1메탈(28)이 패드 형태로 제2절연막(23) 부분에 옆으로 길게 형성되어 있기 때문에 상기 제3콘택(32) 형성을 위한 절연막 식각시 용이하게 정렬시킬 수 있다.
도 2f를 참조하면, 전체구조 상부에 제2메탈(33)을 전면적으로 증착하고, 상기 제3콘택(32) 주위에 제2메탈(33)의 일정길이가 남도록 상기 증착된 제2메탈(33)을 식각하여 제2메탈라인(34)을 형성한다.
도 2g는 상기 도 2f의 단면구조를 평면상태로 도시한 것으로서, 상기 도 2f는 도 2g의 C-C선에 따른 단면도이다.
상기 도면을 참조하면 제1메탈라인(30)과 제2메탈라인(34)상에 제1콘택(25)과 제2콘택(26)이 각각 형성된 상태를 나타내고 있다.
이때, 상기 제1메탈라인(30)과 제2메탈라인(34)은 각각 별개로 형성된 것이다.
또한 상기 제1 및 제2콘택(25, 26)에는 전도성물질인 폴리실리콘으로 채우고, 상기 제3콘택(32)에는 메탈을 채우도록 한다.
또한 상기의 경우와는 달리, 제1 및 제2콘택(25, 26)에는 메탈을 채우고, 상기 제3콘택(32)에는 전도성 물질인 폴리실리콘로 채우게 할 수도 있다.
한편, 상기 본 발명에서 사용된 메탈은 텅스텐 또는 알루미늄으로 하며, 특히 증착메탈이 텅스텐인 경우에는 메탈성장시 선택적 또는 전면적으로 성장시킨다.
또한 상기 본 발명의 제1 및 제2메탈콘택(25, 26)은 워드라인 또는 비트라인상에 형성될 수 있으며, 또는 상기 제1 및 제2메탈콘택(25, 26)중 하나는 반도체 기판(21) 상부에 형성되고, 다른 하나는 워드라인 또는 비트라인상에 형성되게 할 수도 있다.
그리고 증착메탈이 텅스테인 경우에는 텅스텐 증착전 베리어 메탈증착을 실시한 후에 텅스텐 증착을 실시할 수도 있다.
아울러, 상기 제1절연막(22)과 제3절연막(24)은 비.피.에스.(Boro Phospo Siligate; 이하 BPSG라 함)를 사용하고, 상기 제2절연막(23)은 티.이.오.에스(Tetra Ethyl Ortho Siligate; 이하 TEOS라 함)를 사용할 수 있다.
상기의 경우와는 달리, 제1절연막(22), 제3절연막(24)은 BPSG를, 제2절연막(23)은 PSG를 사용할 수도 있다.
또한 메탈 증착시, 상기 제1 및 제2콘택(25, 26)에는 텅스텐을, 제3콘택(32)에는 알루미늄을 증착하거나 또는 상기 제1 및 제2콘택(25, 26)에는 폴리실리콘을 증착하고, 제3콘택(32)에는 텅스텐 또는 알루미늄을 증착할 수도 있다.
따라서 상기 도 2g에 도시된 메탈라인간의 간격(B)는 도1에 도시된 종래의 메탈라인간의 간격(A) 보다는 훨씬 좁아지게 되고, 이로써 고집적 소자의 제조도 가능할 수 있게 한다.
이상 상술한 바와 같이, 본 발명의 방법에 따라 평행한 방향 예컨데, 두개의 평행한 메탈라인을 콘택만 제외하고 각각 별개의 공정으로 따로 형성함으로써, 두개의 메탈라인간의 간격을 최대한 가깝게 형성할 수 있게 되어 좁은 면적내에서의 콘택과 메탈라인을 동시에 형성할 수 있다.
또한 제2메탈콘택 형성시 제2절연막의 측방향으로 일정길이가 식각된 패드형상을 이루도록 함으로써, 정렬이 쉬워지도록 하여 콘택형성을 용이하게 함과 아울러, 제조 공정마진 폭이 넓어지도록 하여 반도체 소자의 제조공정 효율 및 신뢰성을 향상시킬 수 있다.

Claims (15)

  1. 반도체 기판 상부에 제1절연막, 제2절연막, 제3절연막을 차례로 형성하는 단계와,
    상기 제3절연막, 제2절연막, 제1절연막을 차례로 식각하여 반도체 기판 상부에 제1 및 제2콘택을 형성하는 단계와,
    세정공정으로 상기 제2절연막의 측방향으로 절연막이 식각되어 상기 콘택보다 넓게 형성되게 하는 단계와,
    전체구조 상부에 제1메탈을 증착하는 단계와,
    제1메탈라인이 형성될 위치의 메탈의 상부에 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 식각장벽으로 하여 상기 제1메탈을 식각하여 제1메탈라인을 형성하는 단계와,
    전체구조 상부에 제4절연막을 증착하는 단계와,
    상기 제2메탈콘택 속에 있는 제1메탈이 드러나도록 상기 제4절연막의 일정부분을 식각하여 제2메탈콘택을 형성하는 단계와,
    전체구조 상부에 제2메탈을 증착하는 단계와,
    상기 제2콘택 상부의 제4절연막을 식각하여 제3콘택을 형성하는 단계와,
    전체구조 상부에 제2메탈을 증착하는 단계와,
    상기 제2메탈을 식각하여 제2메탈라인을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  2. 제1항에 있어서, 상기 제2절연막은 상기 제1 및 제3절연막에 비해 습식식각비가 높은 절연막인 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  3. 제1항에 있어서, 상기 제1 및 제2메탈콘택은 워드라인 또는 비트라인상에 형성되는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  4. 제1항에 있어서, 상기 제1 및 제2메탈콘택중 하나는 반도체 기판 상부에 형성되고, 다른 하나는 워드라인 또는 비트라인상에 형성되는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  5. 제1항에 있어서, 상기 메탈은 텅스텐 또는 알루미늄인 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  6. 제1항에 있어서, 상기 증착메탈이 텅스텐인 경우 메탈성장시 선택적 또는 전면적으로 성장시키는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  7. 제1항에 있어서, 상기 증착메탈이 텅스텐인 경우, 텅스텐 증착전 베리어 메탈증착을 실시한 후에 텅스텐 증착을 실시하는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  8. 제1항에 있어서, 상기 콘택형성후 전도성 물질을 증착하는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  9. 제1항에 있어서, 상기 제1 및 제2콘택에는 전도성물질로 채우고, 상기 제3콘택에는 메탈을 채우는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  10. 제1항에 있어서, 상기 제1 및 제2콘택에는 메탈로 채우고, 상기 제3콘택에는 전도성 물질로 채우는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  11. 제8항 내지 또는 제10 항 중 어느 한 항에 있어서, 상기 전도성 물질은 풀리실리콘인 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  12. 제1항에 있어서, 상기 제1절연막, 제3절연막은 BPSG이고, 제2절연막은 TEOS인 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  13. 제1항에 있어서, 상기 제1절연막, 제3절연막은 BPSG이고, 제2절연막은 PSG인 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  14. 제1항에 있어서, 상기 제1 및 제2콘택에는 텅스텐을, 제3콘택에는 알루미늄을 증착하는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
  15. 제1항에 있어서, 상기 제1 및 제2콘택에는 폴리실리콘을 증착하고, 제3콘택에는 텅스텐 또는 알루미늄을 증착하는 것을 특징으로 하는 반도체 소자의 메탈콘택 및 라인 형성방법.
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