JPS6155944A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6155944A JPS6155944A JP17790984A JP17790984A JPS6155944A JP S6155944 A JPS6155944 A JP S6155944A JP 17790984 A JP17790984 A JP 17790984A JP 17790984 A JP17790984 A JP 17790984A JP S6155944 A JPS6155944 A JP S6155944A
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- JP
- Japan
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- insulating film
- wiring
- film
- layer
- grooves
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に多層配線構
造を有する半導体集積回路装置において平担な１増配１
Ｍ構造の製造方法に関する。
造を有する半導体集積回路装置において平担な１増配１
Ｍ構造の製造方法に関する。
（従来技術）
従来、半導体装置の多層配線構造％特に平担化された一
層目配線の形成方法は、例えばｖｇ２図（ａ）。
層目配線の形成方法は、例えばｖｇ２図（ａ）。
（ｂｌに示す工程によ）製造される。すなわち第２図（
ａｌに示すように半導体基板１００上に形成された絶Ｒ
換１０１上に第１層配森パターン１０２を形成し九後、
眉間絶縁換１０３を成長させ、眉間絶縁［１０３上にレ
ジスト１０４を塗布する。欠いで層間絶縁ｊ４１０３と
レジスト１０４のエツチングレートが同程度になるよう
条件を設定し、エツチングを行うことによシ第２図（ｂ
Ｊ Ｋ示すような平担化された一層目配線を得る方法が
知られている。
ａｌに示すように半導体基板１００上に形成された絶Ｒ
換１０１上に第１層配森パターン１０２を形成し九後、
眉間絶縁換１０３を成長させ、眉間絶縁［１０３上にレ
ジスト１０４を塗布する。欠いで層間絶縁ｊ４１０３と
レジスト１０４のエツチングレートが同程度になるよう
条件を設定し、エツチングを行うことによシ第２図（ｂ
Ｊ Ｋ示すような平担化された一層目配線を得る方法が
知られている。
しかし、かかる従来方法では、配線上の絶縁膜層が前記
エツチングの際のエツチングレートに大きく依存するた
め、エツチングレートが変動すると、大きくばらついて
しまう。
エツチングの際のエツチングレートに大きく依存するた
め、エツチングレートが変動すると、大きくばらついて
しまう。
そのため、スルーホール開口時にＰ縁膜のアンダーエッ
チングや、オーバーエツチング現象を生じ開口不十分又
は第１層配線の損傷を招くという問題を生じていた。
チングや、オーバーエツチング現象を生じ開口不十分又
は第１層配線の損傷を招くという問題を生じていた。
（発明の目的）
本発明の目的は、上記欠点を除去し、すなわち、下層配
線の凹凸による上層配録の断！！！＋配線のシ曹−トな
どがおきることがなく、また接続不良や下層配線の損傷
なども起きない多層配線構造を有する半導体装置の製造
方法を提供することに６る。
線の凹凸による上層配録の断！！！＋配線のシ曹−トな
どがおきることがなく、また接続不良や下層配線の損傷
なども起きない多層配線構造を有する半導体装置の製造
方法を提供することに６る。
（発明の構成）
本発明の半導体装置の製造方法は、多層配線構造を有す
る半導体装置の製造方法において、半導体素子の形成さ
れた半導体基板上に形成された第１の絶縁膜上に第２の
絶縁膜を成長せしめる工程と、該第２の絶＃を膜を異方
性エツチングし該第２の絶縁膜の配線パターン部に溝を
形成する工程と、該溝部の所定領域に素子間相互接続用
のコンタクト用開口を形成する工程と、配線用金属を被
着する工程と、エッチバック法を利用し前記第２の絶縁
１１４ｏ溝部以外の金属を除去する工程とを含んで構成
される。
る半導体装置の製造方法において、半導体素子の形成さ
れた半導体基板上に形成された第１の絶縁膜上に第２の
絶縁膜を成長せしめる工程と、該第２の絶＃を膜を異方
性エツチングし該第２の絶縁膜の配線パターン部に溝を
形成する工程と、該溝部の所定領域に素子間相互接続用
のコンタクト用開口を形成する工程と、配線用金属を被
着する工程と、エッチバック法を利用し前記第２の絶縁
１１４ｏ溝部以外の金属を除去する工程とを含んで構成
される。
（作用）
本発明によれば、一層目配線工程が終了時点で。
すでに一層目配線は絶縁膜により平担化されているため
、次に単に絶縁膜を成長させるだけで、平担な基板面を
有する層間絶縁膜が得られる。また前記構造では配線上
の絶縁膜厚は、該絶縁膜の成長条件のみに依存するため
、従来のエッチバック法に比べて安定する。従りて配線
間接続用のスルーホール開口が非常に容易になるととも
に、断線やシッートの発生しない安定した多層配線構造
を有する半導体装置が得られる。
、次に単に絶縁膜を成長させるだけで、平担な基板面を
有する層間絶縁膜が得られる。また前記構造では配線上
の絶縁膜厚は、該絶縁膜の成長条件のみに依存するため
、従来のエッチバック法に比べて安定する。従りて配線
間接続用のスルーホール開口が非常に容易になるととも
に、断線やシッートの発生しない安定した多層配線構造
を有する半導体装置が得られる。
（実施例）
以下５本発明の実施例について、図面を参照して説明す
る。
る。
第１図ｔａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図である。
めに工程順に示した断面図である。
先ず、第１図（ａ）に示すように、トランジスタ等の素
子が形成された半導体基板１１上の二酸化ケイ素膜１３
（膜厚２０００人）上にＰＳＧｙＡ１４を１１０００Ａ
成長させる。次いでフォトレジストヲ塗布し、配線パタ
ーンを焼きつけ、異方性ドライエツチング法により溝１
５ｔ−形成する。
子が形成された半導体基板１１上の二酸化ケイ素膜１３
（膜厚２０００人）上にＰＳＧｙＡ１４を１１０００Ａ
成長させる。次いでフォトレジストヲ塗布し、配線パタ
ーンを焼きつけ、異方性ドライエツチング法により溝１
５ｔ−形成する。
次に、フォトレジス）ｔ−塗布し、素子１２相互接続用
のコノタクト開ロバターンを焼きつけ、７ツ酸ｔ−使用
して開口１６を設ける。
のコノタクト開ロバターンを焼きつけ、７ツ酸ｔ−使用
して開口１６を設ける。
次に、第１図（ｂ）に示すように、アルミニウム１７を
スパッタ法によシｌ１００ＯＡ被着する。
スパッタ法によシｌ１００ＯＡ被着する。
次に、第１図（Ｃ）に示すように１アルミニウム１７０
被着された懺面全体（レジス）１８を塗布し表ｒｆＵｔ
−平担化する。
被着された懺面全体（レジス）１８を塗布し表ｒｆＵｔ
−平担化する。
＆に、 レジストとアルミニウムのエツチングレート
がほぼ同一になるように、ガス条件全設定し、ドライエ
ツチングを、溝部以外の金属が除去されるまで行ない、
最終的にＰ２Ｏ膜の側壁がおよそという配線金属がＰ２
Ｏ膜の溝に埋設された第１図ｔｄ） Ｋ示すような平担
な配機構造が実現される。
がほぼ同一になるように、ガス条件全設定し、ドライエ
ツチングを、溝部以外の金属が除去されるまで行ない、
最終的にＰ２Ｏ膜の側壁がおよそという配線金属がＰ２
Ｏ膜の溝に埋設された第１図ｔｄ） Ｋ示すような平担
な配機構造が実現される。
なお、本発明方法全Ｎ１次適用すれば、３属以上の配線
構造の実現も可能となシ、超高密度ＬＳＩの実現に大き
く寄与することができる。
構造の実現も可能となシ、超高密度ＬＳＩの実現に大き
く寄与することができる。
（発明の効果）
以上説明したように、本発明によれば、下層配線の凹凸
による上層配線の断線や配線の７１−トなどがおきるこ
とがなく、ｔたスルーホール開口も良好で嶺絖不良や下
層配線の損傷なども起きない多層配線構造を有する牛４
体装置が得られる。
による上層配線の断線や配線の７１−トなどがおきるこ
とがなく、ｔたスルーホール開口も良好で嶺絖不良や下
層配線の損傷なども起きない多層配線構造を有する牛４
体装置が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図ｔａ） 、 （ｂ）
は従来の多層配ｆｉｉｓ造を有する半導体装置の製造方
法を説明するために工程順に示した断面図である。 １１・・・・・・半導体基板、１２・・・・・・素子、
１３・・・・・・二酸化ケイ素膜、１４・・・・・・Ｐ
２Ｏ膜、１５・・・・・・溝、１６・・・・・・コンタ
クト、１７・・・・・・アルミニウム、１８・・・・・
・レジスト、１００・・・・・・半導体基板、１０１・
・・・・・絶縁膜、１０２・・・・・・配線金属、１０
３・・・・・・層間絶縁膜、１０４・・・・・・レジス
ト。 箒 １ 図 芽 １ 図
めに工程順に示した断面図、第２図ｔａ） 、 （ｂ）
は従来の多層配ｆｉｉｓ造を有する半導体装置の製造方
法を説明するために工程順に示した断面図である。 １１・・・・・・半導体基板、１２・・・・・・素子、
１３・・・・・・二酸化ケイ素膜、１４・・・・・・Ｐ
２Ｏ膜、１５・・・・・・溝、１６・・・・・・コンタ
クト、１７・・・・・・アルミニウム、１８・・・・・
・レジスト、１００・・・・・・半導体基板、１０１・
・・・・・絶縁膜、１０２・・・・・・配線金属、１０
３・・・・・・層間絶縁膜、１０４・・・・・・レジス
ト。 箒 １ 図 芽 １ 図
Claims (1)
- 多層配線構造を有する半導体装置の製造方法において、
半導体素子の形成された半導体基板上に形成された第１
の絶縁膜上に第２の絶縁膜を成長せしめる工程と、該第
２の絶縁膜を異方性エッチングし該第２の絶縁膜の配線
パターン部に溝を形成する工程と、該溝部の所定領域に
素子間相互接続用のコンタクト用開口を形成する工程と
、配線用金属を被着する工程と、エッチバック法を利用
し前記第２の絶縁膜の溝部以外の金属を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17790984A JPS6155944A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17790984A JPS6155944A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155944A true JPS6155944A (ja) | 1986-03-20 |
Family
ID=16039178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17790984A Pending JPS6155944A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133551A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1984
- 1984-08-27 JP JP17790984A patent/JPS6155944A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133551A (ja) * | 1986-11-26 | 1988-06-06 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH0579165B2 (ja) * | 1986-11-26 | 1993-11-01 | Kogyo Gijutsuin |
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