JPH02251144A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に多層配線構
造を有する半導体装置の製造方法に関す〔従来の技術〕 従来、半導体装置の各素子を接続する配線は、第３図に
示すように半導体基板にソース、ドレイン等の拡散層領
域４が設けられ、ゲート電極として多結晶シリコン（ゲ
ートポリシリコン）３が設けられている。また拡散層領
域４はコンタクトホール５を介してアルミニウム配線１
に接続され、所定の電気的接続がなされている。（第３
図中では配線を区別するため便宜的にハツチング及びス
クリーンが施しである。）このアルミニウム配線１の配
線幅、配線間隔は、第３図のａおよびｂに示すようにト
ランジスタ等の各素子のレイアウトによって様々となっ
ていた。従来、これらのアルミニウム配線１上に設けら
れる配線は、塗布絶縁膜を介して異なる配線幅、配線間
隔の凹凸上に形成されていた。また、アルミニウム等に
よる配線設計は、近年コンピュータ援用の設計（ＣＡＤ
）によることが多く、その配線幅、配線間隔等は予め配
線ルールとして設定されているが、一般にＣＡＤによる
配線設計は、所定の素子間接続を自動化することを主眼
として用いられている。

以下、第４図および第５図を用いて配線間隔が狭い場合
と広い場合の従来の半導体装置の製造方法を示す。半導
体基板上にアルミニウム等による下層配線６が所定の配
線間隔（ピッチ）で形成される。次に層間膜として、Ｃ
ＶＤ酸化膜７を堆積した後、たとえばポリイミド等の塗
布膜を下層配線６間のＣＶＤ酸化膜７の凹部に残すよう
に塗布、エツチングする。こうして配線間の窪みの度合
を軽減する。さらにＣＶＤ酸化膜７を再び堆積させて層
間絶縁膜を完成する。次に所定のコンタクトホール（図
示せず）を開孔した後、上層配線９としてたとえばアル
ミニウムを蒸着し、所定の形状にパターンニングして、
第４図および第５図の構成を得る。

〔発明が解決しようとする課題〕

上述した従来の半導体装置は、配線間隔が一定に決まっ
ていない為、次のような欠点を有する。

すなわち、周知の事実として、上部および下部配線層の
間の層間膜の下層に対する平坦度は、その下層配線の配
線巾、および配線間隔に大きく依存する。例えば、第４
図、第５図は層間膜構造として、一般的な塗布膜８をＣ
ＶＤ酸化膜７間にはさみ込んだ構造を利用した場合の上
層配線のカバレッジを表わす図である。

第４図に示すように、下層配線６間隔が小さい場合の上
層配線９のカバレッジ（最も厚い膜厚Ｃと最も薄い膜厚
ｄとの比）と第５図に示す下層配線６間隔が大きい場合
の上層配線９のカバレッジ（最も厚い膜厚ｅＬ最も薄い
膜厚ｆとの比）は異なる。その為、半導体装置内に様々
な配線間隔が存在しうろことを考慮し、その層間膜の構
造は形成条件、形成方法が複雑になるという欠点がある
。

〔目的〕

本発明の目的は、配線間隔、配線幅を一定とするように
実際の配線とは別に模擬配線を設けることにより、層間
膜の形成条件を一定とし、カバレッジの良好な上層配線
を形成できる半導体装置の製造方法を提供するものであ
る。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板に複数の
素子領域を形成する工程と、前記半導体基板上に前記素
子領域間の所定の電気的接続を行なう第１の配線と該第
１の配線が形成されない領域に該第１の配線間隔と同じ
配線間隔で、かつ第１の配線幅を有し、電気的に独立し
た第２の配線とを同時に形成する工程と、全面に層間膜
を形成する工程と、該層間膜に所定の開孔部を設けた後
、前記素子領域あるいは前記第１の配線に電気的に接゛
続される第３の配線を形成する工程とを有している。こ
のように下層配線形成時に下層配線と同一配線幅、配線
間隔を有して模擬配線を形成することにより、上層の層
間膜、さらには上層の配線の平坦性向上させるという特
徴を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明をＭＯ８型トランジスタを用いた集積回
路（以下、ＭＯ８型ＩＣと略記する）の第１層のアルミ
ニウム配線に適用した場合の一実＝５〜 雄側の図である。第１図に示すように、シリコン基板上
にＭＯ８型トランジスタとしてのゲートポリシリコン３
、ソース、ドレイン等の拡散層領域４を形成し、トラン
ジスタの各領域間を接続する為のコンタクトホール５を
開孔する。次にトランジスタを相互接続する為のアルミ
ニウム配線１を形成し、コンタクトホール５を介して電
気的に接続する。その時、同時に模擬アルミニウム配線
２を形成する。（第１図中では配線を区別するために便
宜的にハツチングおよびスクリーンが施しである。） この模擬アルミニウム配線２の配置のルールは、トラン
ジスタ領域内では第２図（ａ）に示すように、アルミニ
ウム配線１の存在しない領域にアルミニウム配線１の配
線幅Ａと同じ幅を持つ模擬アルミニウム配線２をトラン
ジスタ領域内のアルミニウム配線１間の配線間隔Ｂと同
一ピッチになるように配置する。また、素子間の配線領
域も第２図（ｂ）に示すようにアルミニウム配線１の存
在しない領域にアルミニウム配線１と同じ配線幅Ａを＝
６−丁 もつ模擬アルミニウム配線２を、配線領域内のアルミニ
ウム配線１間の配線間隔Ｂと同一ピッチになるように配
置する。この配線ルールは前述したＣＡＤを用いる配線
設計では、予め配線幅や配線間隔等の配線ルールが設定
されているため、アルミニウム配線１が存在しない領域
に素子領域等に接続されず、電気的に独立した模擬配線
を配線ルールに従って形成すれば良い。

次に１層目の配線と２層目の配線を分離する層間膜を塗
布絶縁膜等により形成し所定のコンタクトホールを形成
する。それ以降の上層配線形成の際も、１層目配線形成
の時と同様の手法を利用し、半導体装置を完成させる。

上層配線は、拡散層領域４あるいはアルミニウム配線１
等にコンタクトホールを介して電気的に接続されるよう
に形成される。

本実施例はＭＯ８型工Ｃを例に取ったものであるが、バ
イポーラ型ＩＣ等の多層配線を有する半導体装置におい
ても適用可能であることはいうまでもない。

〔発明の効果〕

以上説明したように本発明は、多層配線を有する半導体
装置において、下層配線が全面にわたって同一ピッチと
なるよう下層配線と同一配線幅の模擬配線を電気的に独
立させて形成することによって、上層配線のカバレッジ
を向上させ、かつ層間膜の形成条件、形成方法を下層配
線ピッチのみを対象にすれば良く、製造方法の単純化が
図れる。

また、この発明の付加的な効果として、ウェハース全面
にほぼ均等に配線層が形成されている為、配線層のドラ
イエツチング工程におけるパターンの疎密によるエツチ
ング速度差をおさえることができる。

【図面の簡単な説明】

第１図は本発明をＭＯ３型ＩＣに適用した場合の平面図
、第２図（ａ）は本発明をトランジスタ領域内に使用し
た場合の平面図、第２図（ｂ）は本発明を配線領域内に
使用した場合の平面図、第３図は従来のＭＯ８型ＩＣの
平面図、第４図は下層配線間隔が狭い時の上層配線のカ
バレッジを示す断面図、第５図は下層配線間隔が広い時
の上、層配線のカバレッジを示す断面図である。 １・・・・・・アルミニウム配線、２・・・・・・模擬
アルミ−ラム配線、３・・・・・・ゲートポリシリコン
、４・・団・拡散層領域、５・・・・・・コンタクトホ
ール、６・・・・・・下層配線、７・・・・・・ＣＶＤ
酸化膜、８・・・・・・塗布膜、９・・・・・・上層配
線、Ａ・・・・・・アルミニウム配線幅、Ｂ。 ａ、ｂ・・・・・・アルミニウム配線間隔、Ｃ，ｄ、ｅ
。 ｆ・・・・・・上層配線膜厚。 代理人　弁理士　　内　原　　　晋 印

Claims (1)

【特許請求の範囲】
1. 半導体基板に複数の素子領域を形成する工程と、前記半
   導体基板上に前記素子領域間の所定の電気的接続を行な
   う第１の配線と該第１の配線が形成されない領域に該第
   １の配線間隔と同じ配線間隔でかつ、第１の配線幅を有
   し、電気的に独立した第２の配線とを同時に形成する工
   程と、全面に層間膜を形成する工程と、第３の配線を形
   成する工程とを含んでいることを特徴とする半導体装置
   の製造方法。