JPS63237547A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63237547A JPS63237547A JP7235287A JP7235287A JPS63237547A JP S63237547 A JPS63237547 A JP S63237547A JP 7235287 A JP7235287 A JP 7235287A JP 7235287 A JP7235287 A JP 7235287A JP S63237547 A JPS63237547 A JP S63237547A
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- silicide
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- polycide wiring
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速集積回路に用いられるポリサイド配線を有
する半導体装置の製造方法に関する。
する半導体装置の製造方法に関する。
本発明は、下層のＰｏ ｌ ｙＳ ｉと上層の高融点全
屈シリサイド（以下シリサイドと略称する。）からなる
ポリサイド配線において、ポリサイド配線とＳｉ基板と
のダイレクトコンタクトを可能にすることにより、ＩＣ
の集積密度を向上したものである。
屈シリサイド（以下シリサイドと略称する。）からなる
ポリサイド配線において、ポリサイド配線とＳｉ基板と
のダイレクトコンタクトを可能にすることにより、ＩＣ
の集積密度を向上したものである。
従来、ポリサイド配線において、ポリサイド配線とＳｉ
基板のダイレクトコンタクトをとるＰｏｌｙＳｉ層とＳ
ｉｌ板の界面に成長する厚さ数十式の自然酸化膜のため
にポリサイド配線とＳｉ基板間のコンタクト抵抗が大き
く、かつコンタクト抵抗のバラツキが大ぎいという問題
、及びＰｏ１ｙＳｉ中の不純物がＳｉ基板中に拡散する
という問題があり、第２図（ａ）〜（ｄ）に示すように
Ｍ配線を介してポリサイド配線とＳｉ基板を導通させる
方法が用いられていた。第２図（ａ）は、Ｐｏ１ｙＳｉ
４とシリサイド６からなるポリサイド層をレジスト５を
マスクにしてパターンニングする工程、第２図（ｂ）は
、ポリサイド配線上に層間絶縁膜７を形成する工程、第
２図（Ｃ）は、酸化膜３及び層間絶縁膜７をレジスト８
をマスクにしてエツチングする工程、第２図（ｄ）は、
層間絶縁膜７上にＡ１９を形成しバターニングする工程
である。
基板のダイレクトコンタクトをとるＰｏｌｙＳｉ層とＳ
ｉｌ板の界面に成長する厚さ数十式の自然酸化膜のため
にポリサイド配線とＳｉ基板間のコンタクト抵抗が大き
く、かつコンタクト抵抗のバラツキが大ぎいという問題
、及びＰｏ１ｙＳｉ中の不純物がＳｉ基板中に拡散する
という問題があり、第２図（ａ）〜（ｄ）に示すように
Ｍ配線を介してポリサイド配線とＳｉ基板を導通させる
方法が用いられていた。第２図（ａ）は、Ｐｏ１ｙＳｉ
４とシリサイド６からなるポリサイド層をレジスト５を
マスクにしてパターンニングする工程、第２図（ｂ）は
、ポリサイド配線上に層間絶縁膜７を形成する工程、第
２図（Ｃ）は、酸化膜３及び層間絶縁膜７をレジスト８
をマスクにしてエツチングする工程、第２図（ｄ）は、
層間絶縁膜７上にＡ１９を形成しバターニングする工程
である。
しかし、従来法では、Ｍ配線が占める面積、Ｍ配線とコ
ンタクトホールの合わせマージンに要する面積のため集
積密度が低下するという問題や、コンタクトホールのテ
ーパー化やＭ配線のステップカバレッジを最適化しない
とＡｊ！！ｌｉ！線の段切れによりＰｏ１ｙＳｉとＳｉ
ｌ板間の導通不良が生じるという、問題があった。
ンタクトホールの合わせマージンに要する面積のため集
積密度が低下するという問題や、コンタクトホールのテ
ーパー化やＭ配線のステップカバレッジを最適化しない
とＡｊ！！ｌｉ！線の段切れによりＰｏ１ｙＳｉとＳｉ
ｌ板間の導通不良が生じるという、問題があった。
上記問題点を解決するために本発明はシリサイドを介し
てポリサイド配線とＳｉｌ板を導通させることによりダ
イレクトコンタクトを可能にした。
てポリサイド配線とＳｉｌ板を導通させることによりダ
イレクトコンタクトを可能にした。
〔作用］
上記のようにダイレクトコンタクトを行うことにより、
ＩＣの集積密度向上に寄与する。
ＩＣの集積密度向上に寄与する。
以下に本発明の実施例を図面にもとづいて説明する。第
１図（ａ）〜第１図（Ｃ）は、本発明の半導体装置の製
造方法を説明するための工程順断面図である。第１図（
ａ）は酸化膜３上にＰｏ１ｙＳｉ４を化学気相成長法く
以下ＣＶＤ法と略称する）により堆積した後、レジスト
５をマスクとしてＳｉｌ板表面のＮ＋拡散層２上の酸化
膜３とＰｏ１ｙＳｉ４をエツチングしコンタクトホール
を形成する工程を示す。
１図（ａ）〜第１図（Ｃ）は、本発明の半導体装置の製
造方法を説明するための工程順断面図である。第１図（
ａ）は酸化膜３上にＰｏ１ｙＳｉ４を化学気相成長法く
以下ＣＶＤ法と略称する）により堆積した後、レジスト
５をマスクとしてＳｉｌ板表面のＮ＋拡散層２上の酸化
膜３とＰｏ１ｙＳｉ４をエツチングしコンタクトホール
を形成する工程を示す。
エツチングはたとえばＣＦ、４などのガスを用いたドラ
イエツチング法で行い、エツチング後にたとえば酸素プ
ラズマによりレジスト５をアッシング除去する。次に、
Ｐｏ１ｙＳｉ４上にＷＳｉ２などのシリナイド６をＣＶ
Ｄ法またはスパッター法によりＰｏ１ｙＳｉＪ上に堆積
する（第１図（ｂ））。次に、レジストパターンをマス
クにして、たとえばＣＣｌ４などのガスを用いるドライ
エツチング法によりシリサイド６とＰｏ１ｙＳｉ４をパ
ターニングし、ポリサイド配線を形成する（第１図（Ｃ
））。Ｎ＋拡散層２とポリサイド配線間はシリサイド６
を介して導通づるためにコンタクト抵抗が小さく、抵抗
値のバラツキが小さい。また、シリサイド６はリンやヒ
素などの不純物含有量を小さくしてＮ＋拡散層２とのコ
ンタクト抵抗を十分小さくでき、シリサイド６中の不純
物が拡散してＮ中瓶散層２の接合が深くなるという問題
を生じない。
イエツチング法で行い、エツチング後にたとえば酸素プ
ラズマによりレジスト５をアッシング除去する。次に、
Ｐｏ１ｙＳｉ４上にＷＳｉ２などのシリナイド６をＣＶ
Ｄ法またはスパッター法によりＰｏ１ｙＳｉＪ上に堆積
する（第１図（ｂ））。次に、レジストパターンをマス
クにして、たとえばＣＣｌ４などのガスを用いるドライ
エツチング法によりシリサイド６とＰｏ１ｙＳｉ４をパ
ターニングし、ポリサイド配線を形成する（第１図（Ｃ
））。Ｎ＋拡散層２とポリサイド配線間はシリサイド６
を介して導通づるためにコンタクト抵抗が小さく、抵抗
値のバラツキが小さい。また、シリサイド６はリンやヒ
素などの不純物含有量を小さくしてＮ＋拡散層２とのコ
ンタクト抵抗を十分小さくでき、シリサイド６中の不純
物が拡散してＮ中瓶散層２の接合が深くなるという問題
を生じない。
本発明は以上説明したように、ポリサイド配線を用いる
ＩＣにおいて、ポリサイド配線と５ｉＪｌ板を直接コン
タクトできるため従来法にくらべ集積密度を向上できる
。
ＩＣにおいて、ポリサイド配線と５ｉＪｌ板を直接コン
タクトできるため従来法にくらべ集積密度を向上できる
。
第１図（ａ）〜第１図（Ｃ）は本発明の半導体装置の製
造方法にかかる工程順断面図、第２図（ａ）〜第２図（
ｄ）は従来の半導体装置の製造方法にかかる工程順断面
図である。 １・・・Ｓｉ基板、２・・・Ｎ＋十拡ｆ１層、３・・・
酸化膜、４・・・Ｐｏ１ｙＳｉ、５．８・・・レジスト
、６・・・シリサイド、７・・・層間絶縁膜、９・・・
Ｍ （他１名） 弔２図
造方法にかかる工程順断面図、第２図（ａ）〜第２図（
ｄ）は従来の半導体装置の製造方法にかかる工程順断面
図である。 １・・・Ｓｉ基板、２・・・Ｎ＋十拡ｆ１層、３・・・
酸化膜、４・・・Ｐｏ１ｙＳｉ、５．８・・・レジスト
、６・・・シリサイド、７・・・層間絶縁膜、９・・・
Ｍ （他１名） 弔２図
Claims (1)
- 半導体基板上に絶縁膜を形成し、前記絶縁膜上にＰｏｌ
ｙＳｉ層を形成する工程と、前記ＰｏｌｙＳｉ層上に形
成したレジストパターンをマスクとして前記ＰｏｌｙＳ
ｉ層と前記絶縁膜を開孔する工程と、前記ＰｏｌｙＳｉ
層上に高融点金属シリサイド層を形成する工程と、前記
高融点金属シリサイド層上に形成したレジストパターン
をマスクとして前記高融点金属シリサイド層と前記Ｐｏ
ｌｙＳｉ層をエッチングしポリサイド配線を形成する工
程とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235287A JPS63237547A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235287A JPS63237547A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237547A true JPS63237547A (ja) | 1988-10-04 |
Family
ID=13486832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7235287A Pending JPS63237547A (ja) | 1987-03-26 | 1987-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237547A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454747A (en) * | 1987-08-26 | 1989-03-02 | Sony Corp | Semiconductor device |
| JPH02210834A (ja) * | 1989-02-10 | 1990-08-22 | Matsushita Electron Corp | 半導体装置 |
-
1987
- 1987-03-26 JP JP7235287A patent/JPS63237547A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454747A (en) * | 1987-08-26 | 1989-03-02 | Sony Corp | Semiconductor device |
| JPH02210834A (ja) * | 1989-02-10 | 1990-08-22 | Matsushita Electron Corp | 半導体装置 |
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