JPS6148960A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6148960A JPS6148960A JP17088484A JP17088484A JPS6148960A JP S6148960 A JPS6148960 A JP S6148960A JP 17088484 A JP17088484 A JP 17088484A JP 17088484 A JP17088484 A JP 17088484A JP S6148960 A JPS6148960 A JP S6148960A
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- 239000000758 substrate Substances 0.000 claims abstract description 10
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特に多結晶牛導体で形成さ
れた抵抗体の接続構造に関するものである。
れた抵抗体の接続構造に関するものである。
（従来の技術）
最近の半導体装置は、大集積化及び低消費電力化の為の
高速化の要求がますますはげしくなってきている。抵抗
体としても従来の拡散法による接合を有する抵抗体は接
合容量を有する為低速であるといプ理由から多結晶シリ
コンを使用した接合容量を持たない抵抗体が増加してい
る。又ＭＯＳ型の場合はシリコンゲートが主流をしめ増
々多結晶シリコン使用が多くなってきている。更に高集
積化を笑現する為に多結晶シリコン抵抗自体も微細化の
要求がはげしくなってきている。
高速化の要求がますますはげしくなってきている。抵抗
体としても従来の拡散法による接合を有する抵抗体は接
合容量を有する為低速であるといプ理由から多結晶シリ
コンを使用した接合容量を持たない抵抗体が増加してい
る。又ＭＯＳ型の場合はシリコンゲートが主流をしめ増
々多結晶シリコン使用が多くなってきている。更に高集
積化を笑現する為に多結晶シリコン抵抗自体も微細化の
要求がはげしくなってきている。
第２図に従来の実施例の平面図と断面図を示す。
１０１はシリコン基板、１０２ｔｊ：酸化膜、１０３゜
１０３’、１０５，１０５’は多結晶シリコン、１０４
゜１０６は酸化膜、１０７は接続用開口窓、１０８はア
ルミニウム配線金示す。その製造方＠は、シリコン基板
１０１上に酸化Ｍ１０２１−．成長した後、第１の多結
晶シリコン１０３，１０３’ ｔ−成長し。
１０３’、１０５，１０５’は多結晶シリコン、１０４
゜１０６は酸化膜、１０７は接続用開口窓、１０８はア
ルミニウム配線金示す。その製造方＠は、シリコン基板
１０１上に酸化Ｍ１０２１−．成長した後、第１の多結
晶シリコン１０３，１０３’ ｔ−成長し。
ドライ−エツチングにエフパターンを形成し比後、酸化
膜を底長し、表面全体を異方性ドライエ、チングにより
腐蝕してやると、側面に酸化膜１０４が残る。更に第２
の多結晶シリコンを成長した後。
膜を底長し、表面全体を異方性ドライエ、チングにより
腐蝕してやると、側面に酸化膜１０４が残る。更に第２
の多結晶シリコンを成長した後。
レジスト等で表面を平担化して再度異方性ドライエ、チ
ングで、第１の多結晶シリコン１０３，１０３’の上部
の第２の多結晶シリコンを取り去ってやると、第２の多
結晶シリコン１０５，１０５’が第１の多結晶シリコン
１０３，１０３’ と同一平面で残る。その後１表面に
酸化膜１０６を配して接続用の窓１０７を開はアルミニ
ウム１０８で接続してやると１部分的に接続された多結
晶シリコンによる抵抗体が出来る。
ングで、第１の多結晶シリコン１０３，１０３’の上部
の第２の多結晶シリコンを取り去ってやると、第２の多
結晶シリコン１０５，１０５’が第１の多結晶シリコン
１０３，１０３’ と同一平面で残る。その後１表面に
酸化膜１０６を配して接続用の窓１０７を開はアルミニ
ウム１０８で接続してやると１部分的に接続された多結
晶シリコンによる抵抗体が出来る。
（発明が解決しようとする問題点）
かかる従来の構造では、側面に異方性ドライエ、チング
により残された酸化膜を介して、第１゜第２の多結晶シ
リコンは接しているので自己整合しており、高集積化全
相当実現してはいるが、第１、第２の多結晶シリコンを
接続する為にコンタクト窓とアルミニウム配線を必要と
する為に、その部分の面積が大きくなる事と、配線の自
由度が少なくなるという欠点がある。
により残された酸化膜を介して、第１゜第２の多結晶シ
リコンは接しているので自己整合しており、高集積化全
相当実現してはいるが、第１、第２の多結晶シリコンを
接続する為にコンタクト窓とアルミニウム配線を必要と
する為に、その部分の面積が大きくなる事と、配線の自
由度が少なくなるという欠点がある。
本発明の目的はかかる従来の欠点を改善し、更に高集積
度で、配線の自由度のある多結晶抵抗体を提供するもの
である。
度で、配線の自由度のある多結晶抵抗体を提供するもの
である。
（問題点を解決するための手段〕
本発明によれば半導体基板上に第１および第２の多結晶
シリコン層を有し、これら多結晶シリコン層どうしは互
いに接しており、この接し友部分の下にはテ、化硅累膜
を有する半導体装置を得る。
シリコン層を有し、これら多結晶シリコン層どうしは互
いに接しており、この接し友部分の下にはテ、化硅累膜
を有する半導体装置を得る。
（実施例）
以下１図面を用いて本発明をより詳細に説明する。
第１図（ａ）、 （ｂ）はそれぞれ本発明の一実施例の
平面図と断面図を示し友ものである。すなわち、シリ′
コン基板２０１上に酸化膜２０２を約１００００ Ａ熱
酸化又はＣＶＤ法により形成し、更にその上にチ、化ケ
イ素膜全成長し１周知の技術により所定の形状にチ、化
ケイ素膜２０３ｔ−残す。次に第１の多結晶クリコンを
約２０００〜６０００Ａ 成長し。
平面図と断面図を示し友ものである。すなわち、シリ′
コン基板２０１上に酸化膜２０２を約１００００ Ａ熱
酸化又はＣＶＤ法により形成し、更にその上にチ、化ケ
イ素膜全成長し１周知の技術により所定の形状にチ、化
ケイ素膜２０３ｔ−残す。次に第１の多結晶クリコンを
約２０００〜６０００Ａ 成長し。
写真蝕刻技術とドライエ、チングにエフ第１の多結晶シ
リコン抵抗領域２０４，２０４’ ｉ形成し。
リコン抵抗領域２０４，２０４’ ｉ形成し。
表面にＣＶＤ法により酸化膜を底長し、表面全体を異方
性ドライエツチングによｈ腐食すると、側面に酸化膜２
０５が残る。この残された側面酸化膜のうち、チ、化ケ
イ素膜２０３の上のみ写真蝕刻技術とエツチング技術に
：〕酸化［２０５金取）去る。次に第２の多結晶シリコ
ン２０６ｔ−成長し、表面をレジスト等で平担化した後
、異方性ドライエツチングで腐食してやると、第１多結
晶シリコン上部の第２多結晶シリコンのみが除去され、
第１の多結晶シリコンと所定の部分で自己整合的に接し
、他の部分は側面の酸化膜で絶縁された第２ ノ多結晶
シリコン２０６による抵抗体を形成する事が出来る。な
お部分的にチ、化ケイ素膜２０３を残すのは１部分的な
側面の酸化膜を腐食する場合に下地の酸化膜２０２が腐
食されないようにする為である。
性ドライエツチングによｈ腐食すると、側面に酸化膜２
０５が残る。この残された側面酸化膜のうち、チ、化ケ
イ素膜２０３の上のみ写真蝕刻技術とエツチング技術に
：〕酸化［２０５金取）去る。次に第２の多結晶シリコ
ン２０６ｔ−成長し、表面をレジスト等で平担化した後
、異方性ドライエツチングで腐食してやると、第１多結
晶シリコン上部の第２多結晶シリコンのみが除去され、
第１の多結晶シリコンと所定の部分で自己整合的に接し
、他の部分は側面の酸化膜で絶縁された第２ ノ多結晶
シリコン２０６による抵抗体を形成する事が出来る。な
お部分的にチ、化ケイ素膜２０３を残すのは１部分的な
側面の酸化膜を腐食する場合に下地の酸化膜２０２が腐
食されないようにする為である。
以上述べた構造の本発明の半導体装置は、部分的に側面
の酸化膜をエツチングする事に：り、自己整合的に第１
と第２の多結晶シリコン抵抗体を側面で接続する事が出
来る為に従来の技術の欠点であった接続用の余分な領域
で、アルミニウム接続が不要となるので、多結晶シリコ
ン抵抗体の高密度英装に非常にすぐれた装置であると言
える。
の酸化膜をエツチングする事に：り、自己整合的に第１
と第２の多結晶シリコン抵抗体を側面で接続する事が出
来る為に従来の技術の欠点であった接続用の余分な領域
で、アルミニウム接続が不要となるので、多結晶シリコ
ン抵抗体の高密度英装に非常にすぐれた装置であると言
える。
本発明の実施例に於いて、第１．第２の多結晶シリコン
の導ｋｌＬ型はＰ型でもＮ型でも自由であるし、又、側
面に残された酸化膜２０５の膜厚が２０００Ａ程度の薄
さであれば、下地にチ、化ケイ素膜を残す必要はない。
の導ｋｌＬ型はＰ型でもＮ型でも自由であるし、又、側
面に残された酸化膜２０５の膜厚が２０００Ａ程度の薄
さであれば、下地にチ、化ケイ素膜を残す必要はない。
更に第１．第２の多結晶シリコンは部分的に基板２０１
に接していても良いことはもちろんである。
に接していても良いことはもちろんである。
（発明の効果］
本発明にＬれば、高密度にかつ細線の自由度が高く多結
晶シリコン層同士を接続できる。
晶シリコン層同士を接続できる。
第１図（ａ）、 （ｂｌはそれぞれ本発明の一実施例を
示す平面図と断面図である。 第２図（ａ）、 （ｂ）はそれぞれ多結晶抵抗体の従来
の実施例を示す平面図と断面図である。 １０１・・・・・・シリコン基板、１０２・・・・・・
酸化膜。 １０３．１０３’・・・・・・第１の多結晶シリコン、
１０４・・・・・・側面酸化膜、１０５，１０５’・・
・・・・第２の多結晶シリコン、１０６・・・・・・酸
化膜、１０７・・・・・・コンタクト用開口窓、１０８
・・・・・・アルミニウム配線、２０１・・・・・・シ
リコン基板、２０２・・・・・・酸化膜、２０３・・・
・・・チ、化ケイ素膜、２０４，２０４’・・・・・・
第１多結晶シリコン、２０５・・・・・・側面酸化膜。 ２０６・・・・・・第２多結晶シリコン。 芽１回に２ ＄ ７ ｆｆｉ （？）
示す平面図と断面図である。 第２図（ａ）、 （ｂ）はそれぞれ多結晶抵抗体の従来
の実施例を示す平面図と断面図である。 １０１・・・・・・シリコン基板、１０２・・・・・・
酸化膜。 １０３．１０３’・・・・・・第１の多結晶シリコン、
１０４・・・・・・側面酸化膜、１０５，１０５’・・
・・・・第２の多結晶シリコン、１０６・・・・・・酸
化膜、１０７・・・・・・コンタクト用開口窓、１０８
・・・・・・アルミニウム配線、２０１・・・・・・シ
リコン基板、２０２・・・・・・酸化膜、２０３・・・
・・・チ、化ケイ素膜、２０４，２０４’・・・・・・
第１多結晶シリコン、２０５・・・・・・側面酸化膜。 ２０６・・・・・・第２多結晶シリコン。 芽１回に２ ＄ ７ ｆｆｉ （？）
Claims (1)
- 半導体基板上に形成された第一の多結晶半導体層と、該
第一の多結晶半導体層に一部分は接し、かつ他の部分は
前記半導体基板上に形成された第二の多結晶半導体層と
、該第一および第二の多結晶半導体層の互いに接した部
分の直下に形成されたチッ化ケイ素膜とを有する事を特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17088484A JPS6148960A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17088484A JPS6148960A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148960A true JPS6148960A (ja) | 1986-03-10 |
Family
ID=15913096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17088484A Pending JPS6148960A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148960A (ja) |
-
1984
- 1984-08-16 JP JP17088484A patent/JPS6148960A/ja active Pending
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