JPH0579165B2 - - Google Patents
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- JPH0579165B2 JPH0579165B2 JP61279772A JP27977286A JPH0579165B2 JP H0579165 B2 JPH0579165 B2 JP H0579165B2 JP 61279772 A JP61279772 A JP 61279772A JP 27977286 A JP27977286 A JP 27977286A JP H0579165 B2 JPH0579165 B2 JP H0579165B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は半導体装置の製造方法の改良に関し、
更に詳細には半導体装置の電極配線工程において
特に深さの異なるアスペクト比の高い複数の微細
コンタクトホールへ金属材料を平坦に埋め込み電
極配線を形成する方法の改良に関するものであ
る。
更に詳細には半導体装置の電極配線工程において
特に深さの異なるアスペクト比の高い複数の微細
コンタクトホールへ金属材料を平坦に埋め込み電
極配線を形成する方法の改良に関するものであ
る。
＜従来の技術及びその問題点＞
従来、半導体装置の製造過程における半導体装
置の電極配線工程においては、周間絶縁膜にコン
タクトホールを形成した後、金属材料を被着して
配線の形成を行なつている。
置の電極配線工程においては、周間絶縁膜にコン
タクトホールを形成した後、金属材料を被着して
配線の形成を行なつている。
しかしながら、層間絶縁膜に形成コンタクトホ
ールが高アスペクト比の微細コンタクトになる
と、従来のスパツタ法あるいはCVD法による金
属材料の被着ではコンタクトホール内にあるいは
段差部で断線が発生する可能性が高い。このため
最近コンタクトホールにのみ選択的にタングステ
ン(W)を埋め込む技術の研究が活発に研究されてい
る。しかしながらタングステン(W)の選択成長では
エンクロチメント等のない良質な膜を得るには成
長膜厚に限界があるため、更に金属材料を埋め込
む必要があり、また成長したタングステン(W)の結
晶粒径が大きく、これによる基板表面の凹凸を緩
和しなければならないという問題点があつた。更
に層間絶縁膜に形成するコンタクトホールの深さ
が異なつている場合には、各コンタクトホール選
択成長したタングステン(W)の膜厚が同じであるた
め、第２図に示すように部分的に一部のコンタク
トホールが埋め込められないという問題が発生す
る。なお、第２図において、２１はｐ型シリコン
基板、２２はフイールド酸化膜、２３はゲート電
極、２４はゲート酸化膜、２５はn+型ソース領
域、２６n+型ドレイン領域、２７は層間絶縁膜、
２８はコンタクトホール内に埋め込まれたタング
ステン(W)、２９はは一層目金属配線である。
ールが高アスペクト比の微細コンタクトになる
と、従来のスパツタ法あるいはCVD法による金
属材料の被着ではコンタクトホール内にあるいは
段差部で断線が発生する可能性が高い。このため
最近コンタクトホールにのみ選択的にタングステ
ン(W)を埋め込む技術の研究が活発に研究されてい
る。しかしながらタングステン(W)の選択成長では
エンクロチメント等のない良質な膜を得るには成
長膜厚に限界があるため、更に金属材料を埋め込
む必要があり、また成長したタングステン(W)の結
晶粒径が大きく、これによる基板表面の凹凸を緩
和しなければならないという問題点があつた。更
に層間絶縁膜に形成するコンタクトホールの深さ
が異なつている場合には、各コンタクトホール選
択成長したタングステン(W)の膜厚が同じであるた
め、第２図に示すように部分的に一部のコンタク
トホールが埋め込められないという問題が発生す
る。なお、第２図において、２１はｐ型シリコン
基板、２２はフイールド酸化膜、２３はゲート電
極、２４はゲート酸化膜、２５はn+型ソース領
域、２６n+型ドレイン領域、２７は層間絶縁膜、
２８はコンタクトホール内に埋め込まれたタング
ステン(W)、２９はは一層目金属配線である。
本発明は、上記の点に鑑みて創案されたもので
あり、深さの異なるアスペクト比の高い微細コン
タクトホールへ金属材料を平坦に埋め込み電極配
線を形成する方法を提供することを目的としてい
る。
あり、深さの異なるアスペクト比の高い微細コン
タクトホールへ金属材料を平坦に埋め込み電極配
線を形成する方法を提供することを目的としてい
る。
＜問題点を解決するための手段＞
上記の目的を達成するため、本発明の半導体装
置の製造方法は、半導体基板上もしくは配線上の
絶縁膜に深さの異なる複数のコンタクトホールを
開孔する工程と、この深さの異なる複数のコンタ
クトホールへ高融点金属材料の選択的に成長させ
る工程と、全面に金属材料を被着する工程と、こ
の被着した金属材料上に有機塗布膜または無機塗
布膜を形成する工程と、ドライエツチングにより
上記の塗布膜及び基板上の上記金属材料を除去す
る工程とを備え、該除去工程において基板の表面
の一部に前記金属材料を残しておくように構成し
ている。
置の製造方法は、半導体基板上もしくは配線上の
絶縁膜に深さの異なる複数のコンタクトホールを
開孔する工程と、この深さの異なる複数のコンタ
クトホールへ高融点金属材料の選択的に成長させ
る工程と、全面に金属材料を被着する工程と、こ
の被着した金属材料上に有機塗布膜または無機塗
布膜を形成する工程と、ドライエツチングにより
上記の塗布膜及び基板上の上記金属材料を除去す
る工程とを備え、該除去工程において基板の表面
の一部に前記金属材料を残しておくように構成し
ている。
より具体的には、本発明の実施態様として、半
導体基板もしくは配線上の絶縁膜の所定の場所に
深さの異なる微細コンタクトホールを開孔した後
この深さの異なる微細コンタクトホール内に高融
点金属材料として例えばタングステン(W)を選択成
長させて選択的に形成し、更に全面に金属材料と
して例えばタングステンシリサイド（WSiX）を
被着させ、その後、有機塗布材料としては例えば
フオトレジストもしくはポリイミド樹脂等を塗布
する。その後、この有機塗布膜と金属材料のエツ
チング速度が等しい条件で反応性イオンエツチン
グ等のドライエツチングを行なうことにより、有
機塗布膜及び無機塗布膜そして基板表面の金属材
料を除去し、該除去工程において基板表面に一部
の金属材料は残存させ、該金属材料残存部を電極
配線として使用するように構成しており、このよ
うな構成により上記除去工程中に電極配線用金属
が形成されることになる。
導体基板もしくは配線上の絶縁膜の所定の場所に
深さの異なる微細コンタクトホールを開孔した後
この深さの異なる微細コンタクトホール内に高融
点金属材料として例えばタングステン(W)を選択成
長させて選択的に形成し、更に全面に金属材料と
して例えばタングステンシリサイド（WSiX）を
被着させ、その後、有機塗布材料としては例えば
フオトレジストもしくはポリイミド樹脂等を塗布
する。その後、この有機塗布膜と金属材料のエツ
チング速度が等しい条件で反応性イオンエツチン
グ等のドライエツチングを行なうことにより、有
機塗布膜及び無機塗布膜そして基板表面の金属材
料を除去し、該除去工程において基板表面に一部
の金属材料は残存させ、該金属材料残存部を電極
配線として使用するように構成しており、このよ
うな構成により上記除去工程中に電極配線用金属
が形成されることになる。
＜実施例＞
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図ａ乃至ｅはそれぞれ本発明の半導体装置
の製造方法の一実施例の各工程を示す基板断面を
示す図である。
の製造方法の一実施例の各工程を示す基板断面を
示す図である。
第１図ａにおいて、１はｐ型シリコン基板、２
はフイールド酸化膜、３はゲート電極、４はゲー
ト酸化膜、５はn+型ソース領域、６はn+型ドレ
イン領域、９は一層目金属配線であり、ｐ型シリ
コン基板１に半導体素子を作り込んだ後、層間絶
縁膜７を形成し、ソース、ドレイン領域５，６及
び一層目金属配線８との層間配線を行なうため層
間絶縁膜７の所定位置にアスペクト比の高い深さ
の異なる微細コンタクトホール９，１０を形成し
た。次に第１図ｂに示すように選択成長法により
高融点金属材料としてタングステン(W)１１及び１
２を選択的にコンタクトホール９及び１０内に形
成した。この部分、タングステン(W)１１の膜厚は
少なくとも深いコンタクトホール９が後工程のタ
ングステンシリサイド（WSiX）の被着で埋め込
まれるのに必要最小限の膜厚であれば良く、この
結果、例えば第１図ｂに示すように深いコンタク
トホール９にはタングステン(W)１１が完全に埋め
込まれない状態（Hilf−filling）となり、また浅
いコンタクトホール１０にはタングステン(W)１２
が完全に埋め込んだ状態（Over−filling）とな
る。次に第１図ｃに示すように金属材料１３とし
てタングステンシリサイド（WSiX）を1μｍの厚
さに被着し、更に有機塗布膜１４としてフオトレ
ジストまたはポリイミド系樹脂等を全面に回転塗
布により形成した。この有機塗布膜１４の塗布工
程においては、塗布する膜１４の厚みはコンタク
ト部の段差を充分に平坦化し得る厚みがあれば良
く、約2μｍ程度の厚みがあれば問題はない。
はフイールド酸化膜、３はゲート電極、４はゲー
ト酸化膜、５はn+型ソース領域、６はn+型ドレ
イン領域、９は一層目金属配線であり、ｐ型シリ
コン基板１に半導体素子を作り込んだ後、層間絶
縁膜７を形成し、ソース、ドレイン領域５，６及
び一層目金属配線８との層間配線を行なうため層
間絶縁膜７の所定位置にアスペクト比の高い深さ
の異なる微細コンタクトホール９，１０を形成し
た。次に第１図ｂに示すように選択成長法により
高融点金属材料としてタングステン(W)１１及び１
２を選択的にコンタクトホール９及び１０内に形
成した。この部分、タングステン(W)１１の膜厚は
少なくとも深いコンタクトホール９が後工程のタ
ングステンシリサイド（WSiX）の被着で埋め込
まれるのに必要最小限の膜厚であれば良く、この
結果、例えば第１図ｂに示すように深いコンタク
トホール９にはタングステン(W)１１が完全に埋め
込まれない状態（Hilf−filling）となり、また浅
いコンタクトホール１０にはタングステン(W)１２
が完全に埋め込んだ状態（Over−filling）とな
る。次に第１図ｃに示すように金属材料１３とし
てタングステンシリサイド（WSiX）を1μｍの厚
さに被着し、更に有機塗布膜１４としてフオトレ
ジストまたはポリイミド系樹脂等を全面に回転塗
布により形成した。この有機塗布膜１４の塗布工
程においては、塗布する膜１４の厚みはコンタク
ト部の段差を充分に平坦化し得る厚みがあれば良
く、約2μｍ程度の厚みがあれば問題はない。
この後、例えばフレオンガスと酸素ガスの混合
ガス系による反応性イオンエツチング法により、
有機塗布膜１４、金属材料（WSiX膜）１３及び
高融点金属材料(W)１２を三者の等速エツチング条
件によつて除去した。第１図ｄはコンタクトホー
ル部９及び１０のタングステン(W)膜１５及びタン
グステンシリサイド（WSiX）膜１６を残し、他
部分の有機塗布膜１４、タングステンシリサイド
（WSiX）膜１３及びタングステン(W)膜１２′を完
全に等速エツチングにより除去した状態を示して
おり、このような一連の工程により深さの異なる
コンタクトホール９及び１０に金属材料（Ｗまた
はＷ及びWSiX）がそれぞれ平坦に埋め込まれる
ことになる。
ガス系による反応性イオンエツチング法により、
有機塗布膜１４、金属材料（WSiX膜）１３及び
高融点金属材料(W)１２を三者の等速エツチング条
件によつて除去した。第１図ｄはコンタクトホー
ル部９及び１０のタングステン(W)膜１５及びタン
グステンシリサイド（WSiX）膜１６を残し、他
部分の有機塗布膜１４、タングステンシリサイド
（WSiX）膜１３及びタングステン(W)膜１２′を完
全に等速エツチングにより除去した状態を示して
おり、このような一連の工程により深さの異なる
コンタクトホール９及び１０に金属材料（Ｗまた
はＷ及びWSiX）がそれぞれ平坦に埋め込まれる
ことになる。
その後、残存する有機塗布膜を完全に除去し、
再度、タングステンシリサイド（WSiX）膜１７
を被着形成し、第１図ｅに示すように所定の電極
配線を形成した。
再度、タングステンシリサイド（WSiX）膜１７
を被着形成し、第１図ｅに示すように所定の電極
配線を形成した。
以上のようにして、アスペクト比の高い深さの
異なる微細コンタクトホール９及び１０に、タン
グステン(W)の選択成長及び金属材料のエツチバツ
ク技術によつて、平坦に金属材料を埋め込みコン
タクトホール内あるいは段差部で断線を生じない
で電極配線を形成した。
異なる微細コンタクトホール９及び１０に、タン
グステン(W)の選択成長及び金属材料のエツチバツ
ク技術によつて、平坦に金属材料を埋め込みコン
タクトホール内あるいは段差部で断線を生じない
で電極配線を形成した。
なお、本発明は上記実施例に限定されるもので
はなく、その主旨を逸脱しない範囲で種々変形し
て実施することが出来、例えば半導体基板表面の
平坦化を行なうための有機塗布材料に代えて無機
塗布材料を用いても良く、また金属材料はタング
ステンシリサイド（WSiX）に代えてアルミニウ
ム（Al）等の他の金属材料を用いても良いこと
は言うまでもない。
はなく、その主旨を逸脱しない範囲で種々変形し
て実施することが出来、例えば半導体基板表面の
平坦化を行なうための有機塗布材料に代えて無機
塗布材料を用いても良く、また金属材料はタング
ステンシリサイド（WSiX）に代えてアルミニウ
ム（Al）等の他の金属材料を用いても良いこと
は言うまでもない。
また金属材料のエツチング除去は、その一部を
残して電極配線用の金属材料として用いるように
なしても良いことは言うまでもない。
残して電極配線用の金属材料として用いるように
なしても良いことは言うまでもない。
＜発明の効果＞
以上のように本発明によれば、エツチング除去
工程中に基板表面に電極配線用金属を形成するこ
とが出来る。
工程中に基板表面に電極配線用金属を形成するこ
とが出来る。
第１図ａ乃至ｅはそれぞれ本発明の一実施例と
しての半導体装置の製造方法の各工程を示す基板
断面を示す図、第２図は従来法により形成された
タングステン(W)の選択成長後のコンタクトホール
部の様子を示す基板断面図である。 １……ｐ型シリコン基板、２……フイールド酸
化膜、３……ゲート電極、４……ゲート酸化膜、
５……n+型ソース領域、６……n+型ドレイン領
域、７……層間絶縁膜、８……一層目配線、９，
１０……深さの異なるコンタクトホール、１１，
１２……タングステン(W)、１３……タングステン
シリサイド（WSiX）、１４……有機塗布膜、１５
……タングステン(W)、１６……タングステンシリ
サイド（WSiX）、１７…電極配線（WSiX）。
しての半導体装置の製造方法の各工程を示す基板
断面を示す図、第２図は従来法により形成された
タングステン(W)の選択成長後のコンタクトホール
部の様子を示す基板断面図である。 １……ｐ型シリコン基板、２……フイールド酸
化膜、３……ゲート電極、４……ゲート酸化膜、
５……n+型ソース領域、６……n+型ドレイン領
域、７……層間絶縁膜、８……一層目配線、９，
１０……深さの異なるコンタクトホール、１１，
１２……タングステン(W)、１３……タングステン
シリサイド（WSiX）、１４……有機塗布膜、１５
……タングステン(W)、１６……タングステンシリ
サイド（WSiX）、１７…電極配線（WSiX）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上もしくは配線上の絶縁膜に深さ
の異なる複数のコンタクトホールを開孔する工程
と、 該深さの異なる複数のコンタクトホールへ高融
点金属材料を選択成長させる工程と、 全面に金属材料を被着する工程と、 該被着した金属材料上に有機塗布膜または無機
塗布膜を形成する工程と、 ドライエツチングにより上記塗布膜及び基板表
面の金属材料を除去する工程とを備え、 該除去工程において基板表面の一部に前記金属
材料を残しておくことを特徴とする半導体装置の
製造方法。 ２ 前記全面に被着される金属材料がタングステ
ンシリサイド（WSiX）であり、前記有機塗布材
料がフオトレジストあるいはポリイミド系樹脂で
あることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ３ 前記ドライエツチングは前記塗布膜と金属材
料の等速エツチング条件で行うようになしたこと
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27977286A JPS63133551A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27977286A JPS63133551A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133551A JPS63133551A (ja) | 1988-06-06 |
| JPH0579165B2 true JPH0579165B2 (ja) | 1993-11-01 |
Family
ID=17615699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27977286A Granted JPS63133551A (ja) | 1986-11-26 | 1986-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133551A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682660B2 (ja) * | 1987-08-17 | 1994-10-19 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 導電性スタツドを形成する方法 |
| JPH0793353B2 (ja) * | 1988-11-24 | 1995-10-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5027172A (en) * | 1989-05-19 | 1991-06-25 | Samsung Electronics Co., Ltd. | Dynamic random access memory cell and method of making thereof |
| US4935376A (en) * | 1989-10-12 | 1990-06-19 | At&T Bell Laboratories | Making silicide gate level runners |
| US4933297A (en) * | 1989-10-12 | 1990-06-12 | At&T Bell Laboratories | Method for etching windows having different depths |
| US4987099A (en) * | 1989-12-29 | 1991-01-22 | North American Philips Corp. | Method for selectively filling contacts or vias or various depths with CVD tungsten |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155944A (ja) * | 1984-08-27 | 1986-03-20 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-26 JP JP27977286A patent/JPS63133551A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155944A (ja) * | 1984-08-27 | 1986-03-20 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63133551A (ja) | 1988-06-06 |
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