JP2822208B2

JP2822208B2 - 半導体装置の製造方法

Info

Publication number: JP2822208B2
Application number: JP1129885A
Authority: JP
Inventors: 俊樹濱嶋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-05-23
Filing date: 1989-05-23
Publication date: 1998-11-11
Anticipated expiration: 2013-11-11
Also published as: JPH02308524A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

産業上の利用分野発明の概要従来の技術発明が解決しようとする問題点問題点を解決するための手段及び作用実施例実施例−１（第１図、第1A図）実施例−２（第２図）実施例−３（第３図）実施例−４（第4A図）実施例−５（第4B図）発明の効果〔産業上の利用分野〕本発明は、半導体装置の製造方法に関する。特に本発
明は、コンタクトホールに電極材料を選択成長させる工
程を含む半導体装置の製造方法に関し、コンタクトホー
ルを有する各種の半導体装置の製造プロセスに利用する
ことができるものである。

〔発明の概要〕

本発明の請求項１の発明は、第１のコンタクトホール
とこれより深い第２のコンタクトホールを形成する半導
体装置の製造方法において、第２のコンタクトホールの
少なくとも側壁に電極材料の選択成長が可能な下地導電
層を形成し、上記第1,第２のコンタクトホール内に電極
材料を同時に選択成長させることによって、深い第２の
コンタクトホールへの電極材料の選択成長を速め、第1,
第２の両コンタクトホールに均一に電極材料を成長させ
るようにしたものである。

本発明の請求項２の発明は、第１のコンタクトホール
とこれより深い第２のコンタクトホールを有する半導体
装置の製造方法において、第1,第２のコンタクトホール
の一方を形成する工程と、該一方のコンタクトホール内
に電極材料を選択成長させる工程と、該電極材料上に選
択成長防止膜を形成する工程と、他方のコンタクトホー
ルを形成する工程と、他方のコンタクトホール内に電極
材料を選択成長させる工程とを具備することによって、
第1,第２の両コンタクトホールに均一に電極材料を埋め
込むようにしたものである。

〔従来の技術〕

半導体装置製造の分野における技術の進歩はめざまし
く、様々の新しい手段が開発されている。

その一つに、導電材料を選択成長させる技術がある。
このような技術の一例として、コンタクトホールの穴埋
め平坦化に、タングステンの選択CVD法を利用するもの
がある。このような選択成長技術は、特定の材料から成
る下地上に特定の導電材料を選択的に形成することがで
きるものであり、微細化・集積化が進んでいる半導体装
置の製造において有効に用いられる。

タングステンの選択CVD法について言えば、通常の工
程においてタングステンはシリコン上のみに選択的に成
長し、二酸化シリコン上にはタングステンはつかないの
で、シリコン上に形成したコンタクトホールの穴埋め平
坦化技術として、すぐれたものということができる。

ところが、導電材料の選択成長技術は、材料が選択成
長する際の該成長速度が同条件ではほぼ同一であるた
め、それに伴ういくつかの問題がある。

一つは、成長速度を速めて生産性を高めようとして
も、それが困難だということである。とりわけ、タング
ステンの選択CVD法は成長速度が遅く、短時間処理が難
しい。選択成長速度を高めようとして、例えばコンタク
トホールの内壁に、埋め込み材料を選択成長させる材料
層を形成すると、それだけではコンタクトホールの有効
径が小さくなるという問題が生じ、根本的解決にならな
い。

他の一つは、深さの異なる２以上の開口の穴埋めに用
いようとしても、均一に埋め込みが達成できないという
ことである。例えば第５図（ａ）に示すように、基板１
に２種類の（またはそれ以上の）異なった深さのコンタ
クトホール21,22が開いている場合、選択成長する材
料、例えばタングステンの成長速度が同じであるため、
次のような不適合を生じる。即ち、深い方のコンタクト
ホール22を完全に埋め込んだ場合、第５図（ｂ）に略示
する如くコンタクトホール21に対する埋め込み材料３
（タングステン）があふれ出す。他方、浅い方のコンタ
クトホール21を丁度完全に埋め込んだ場合、第５図
（ｃ）に略示する如くコンタクトホール22の方は完全に
埋まらない。半導体装置等の微細化に伴い、コンタクト
ホールが形成される層間膜２が平坦化されるようになっ
た結果、異なる深さのコンタクトホールが複数形成され
ることが多くなり、上記のような問題が出るに至ってい
る。

なお第５図中、11はポリシリコンから成るゲート電極
である。

〔発明が解決しようとする問題点〕

上述の如く従来の技術には、選択成長させる材料の成
長速度が同条件でほぼ同一であるため、成長速度を速め
て生産性を高めることが困難であったり、また異なる深
さのコンタクトホールが２以上あるときこれらすべてを
均一に埋め込むことができないなど、解決すべき問題点
があったのである。

本発明は、上記の問題点を解決した半導体装置の製造
方法を提供することを目的とする。

〔問題点を解決するための手段及び作用〕

上記目的を達成するため、本発明の請求項１に係る発
明は、少なくとも２つの第1,第２の半導体領域上に形成した
絶縁膜に、該第１の半導体領域に対する第１のコンタク
トホールと、該第１のコンタクトホールよりも深い上記
第２の半導体領域に対する第２のコンタクトホールを形
成する工程を有する半導体装置の製造方法において、第２のコンタクトホールを形成する工程と、その後、上記第２のコンタクトホールの側壁に、電極
材料の選択成長が可能な材料からなるサイドウォール状
の下地導電層を形成する工程と、その後、第１のコンタクトホールを形成する工程と、その後、上記第1,第２のコンタクトホール内に電極材
料を同時に選択成長させる工程とを具備する構成にす
る。

この請求項１に係る発明の一実施例は第１図に示す
が、これを用いてこの発明の構成を略述すると、次のと
おりである。

本発明においては、少なくとも２つの第1,第２の半導
体領域11,12上に形成した絶縁膜２に、該第１の半導体
領域11に対する第１のコンタクトホール21と、該第１の
コンタクトホール21よりも深い上記第２の半導体領域12
に対する第２のコンタクトホール22を形成するが、第１
図に図示例示のように、まず絶縁膜２に第２のコンタク
トホール22を形成する（第１図（ａ））。次いで該第２
のコンタクトホール22の少なくとも側壁に電極材料の選
択成長が可能な下地導電層４をサイドウォール状に形成
する（第１図（ｂ））。次いで第１のコンタクトホール
21を形成する（第１図（ｃ））。その後上記第1,第２の
コンタクトホール21,22内に電極材料31,32を同時に選択
成長させ、第１図（ｄ）に例示するような埋め込み構造
を得る。

請求項１に係る発明の作用は、次の通りである。

この発明においては、深い方の穴である第２のコンタ
クトホール22に、その少なくとも側壁に、電極材料の選
択成長が可能なサイドウォール状の下地導電層４を形成
しておくので、電極材料31,32を同時に選択成長させる
と、第２のコンタクトホール22の方の電極材料32がその
成長速度が速くなる。従って、結果的に、第1,第２のコ
ンタクトホール21,22に、均一な埋め込みが達成され
る。

次に本出願の請求項２に係る発明は、少なくとも２つ
の第1,第２の半導体領域上に形成した絶縁膜に形成し
た、該第１の半導体領域に対する第１のコンタクトホー
ルと、該第１のコンタクトホールよりも深い上記第２の
半導体領域に対する第２のコンタクトホールとを電極材
料で埋め込む半導体装置の製造方法において、第1,第２
のコンタクトホールの一方を形成する工程と、該一方の
コンタクトホール内に電極材料を選択成長させる工程
と、該電極材料上に選択成長防止膜を形成する工程と、
他方のコンタクトホールを形成する工程と、該他方のコ
ンタクトホール内の電極材料を選択成長させる工程とを
具備するものである。

この請求項２に係る発明の一実施例は第4A図に示す
が、これを用いてこの発明の構成を略述すると、次のと
おりである。

即ち、第4A図の例は、第4A図（ａ）に略示するように
深さの異なる３つのコンタクトホール21,22,23がある場
合を示しているが、この発明は、第４図に例示の如く、
第1,第２のコンタクトホールの一方（図ではコンタクト
ホール21）を形成し（第４図（ｂ））、該一方のコンタ
クトホール21内に電極材料31を選択成長させ（第４図
（ｃ））、該電極材料31上に選択成長防止膜７を形成
し、（第4A図（ｄ））、他方のコンタクトホール（図で
はコンタクトホール22）を形成し（第４図（ｅ））、該
他方のコンタクトホール22内に電極材料32を選択成長さ
せる（第４図（ｆ））。

この請求項２に係る発明によれば、一方のコンタクト
ホール21を形成してこれを埋め込んだ後、他方のコンタ
クトホール22を埋め込む際には、選択成長防止膜７によ
り埋め込み済みのコンタクトホールには成長が起こらな
いようにするので、それぞれ所望の均一な埋め込みを達
成することができる。

〔実施例〕

次に、本出願の各発明の実施例について説明する。な
お当然のことではあるが、各発明は以下述べるそれぞれ
の実施例によりなんら限定されるものではない。

実施例−１この実施例は、本出願の請求項１に係る発明を具体化
したもので、当該発明を、半導体装置の製造に際して、
深さの異なるコンタクトホールを、電極材料であるＷ
（タングステン）で埋め込み、平坦化する場合に適用し
たものである。

本実施例においては、第１図各図に示すように、シリ
コン基板等の基板１上のSiO₂等から成る絶縁膜２に、そ
れぞれ深さの異なる２つのコンタクトホール21,22（コ
ンタクトホール22の方が深い）が形成され、これをＷを
選択成長させて埋め込むようにする。一方のコンタクト
ホール21は、第１の半導体層11をなすゲート電極上に形
成され（第１図（ｄ）参照）、このゲート電極11のコン
タクト電極を形成するためのものであり、他方のコンタ
クトホール22は、第２の半導体層12をなすソース・ドレ
イン領域上に形成され（第１図（ａ）参照）、ソースま
たはドレイン電極を形成することになる（第１図（ｄ）
参照）。本例において、ゲート電極である第１の半導体
領域11は、例えばポリシリコンにより形成できる。ま
た、ソース・ドレイン領域である第２の半導体領域12
は、基板１の導電型に応じて適宜の不純物導入により形
成できる。いわゆるLDD構造をとるものでもよい。

本実施例においては、ソース・ドレイン領域である第
２の半導体領域12を有するとともに、ゲート電極である
第１の半導体領域11を有する基板１上の絶縁膜２に、ま
ず深い方のコンタクトホール22のみを開け、第１図
（ａ）の構造を得る。即ち、レジスト塗布、レジストパ
ターン形成、エッチングによる穴開け等適宜の手段によ
り、絶縁膜２の第２の半導体領域12上にコンタクトホー
ル22を形成する。図中符号13はSiO₃等のゲート絶縁膜、
14は同じくサイドウォールである。

次に本実施例においては、該コンタクトホール22の側
壁に、ポリシリコンサイドウォールを形成することによ
って、このコンタクトホール22の少なくとも側壁に電極
材料（ここではＷ）の選択成長が可能な下地導電層４を
形成する。これにより第１図（ｂ）の構造を得る。この
下地導電層４は、本例では、例えば、ポリシリコンのCV
Dを行い、エッチングすることにより、これを形成する
ことができる。あるいは、特開昭62−243325号公報等に
記載の方法を用いてもよい。特開昭62−243325号の方法
は、コンタクトホールを含む全面に薄くSiO₂等の絶縁膜
を形成し、次いで全面CVD、異方性エッチングによりコ
ンタクトホール側面にのみ薄くポリシリコン膜（または
WSi₂、Ｗ、Mo、MoSi₂などの金属ないしは金属を含む膜
でもよい）を形成するものである。

次に、浅い方のコンタクトホール21、つまり本例では
ゲート電極上のコンタクトホール21を開け、第１図
（ｃ）の構造とする。

次に、Ｗの選択CVD法により穴埋め平坦化を完成す
る。選択成長は、Ｗを含むガス（フッ化タングステン
等）を用いる、一般的な手段を採用することができる。
これにより、コンタクトホール21,22に電極材料31,32
（Ｗ）が埋め込まれた第１図（ｄ）の構造が得られる。
コンタクトホール22側壁に下地導電層４を形成してある
ので、これを付さない場合に比し、この部分では1/2位
の時間で電極材料32が成長し、この結果、コンタクトホ
ール21,22自体は深さが異なるのに、同程度の時間で均
一に穴埋めが達成される。

Ｗの選択CVDの条件は、具体的な状況に応じて最適な
ものを設定すればよい。即ち、条件設定は、コンタクト
ホール21,22の穴の深さ及び両者の比、各コンタクトホ
ール21,22の開口の大きさ及び両者の比、下地材料の性
質（基板１の材料の物性等で異なり、また第１の半導体
領域11であるゲート電極がポリシリコンのみの場合と、
少なくとも表面がWSiである場合では異なるなどの条件
がある）、下地導電層４であるポリシリコンの性質など
に応じて、最適に設定することができる。他の条件にも
よるが、大ざっぱには、通常、コンタクトホール21の深
さの倍の幅のコンタクトホール22について、同時間で埋
め込みを完了できる。

本発明は、選択成長可能な金属を用いた穴埋めに汎用
できる。Ｗや、Ti（チタン）は勿論、その他各種の選択
成長可能な材料を電極材料31,32として用いることがで
きる。

基板１等の下地、また下地導電層４の材料も、上記電
極材料31,32の種類に応じて、各種のものを採用でき
る。

また、本発明は、第1A図に示すように、基板１上の絶
縁層2a（SiO₂等）上に第１の半導体領域11が形成され、
さらにこれらの上に絶縁層2b（SiO₂等）が形成され、そ
の結果両コンタクトホール21,22の深さが異なるような
場合にも、好適に利用することができる。

上記の如く、本実施例は、深さの異なるコンタクトホ
ール21,22に対し、Ｗ等の選択CVD法を用いて穴埋め平坦
化する場合に、まず深い方のコンタクトホール22を開口
し、該コンタクトホール22の側壁にポリシリコン等の電
極材料（Ｗ）の成長が起こる物質である下地導電層４を
サイドウォール状に形成し、次に浅い方のコンタクトホ
ール21を開口し、次いで電極材料（Ｗ）の選択CVD法を
施すことで、両コンタクトホール21,22の均一な穴埋め
平坦化を完成させるものである。

本実施例によれば、深さの異なるコンタクトホール21,22に対し、Ｗ等の
電極材料の選択CVD法により、均一な穴埋め平坦化が可
能となる。

Ｗ等の電極材料の選択CVDに要する時間が、浅いコン
タクトホール21を埋め込むための時間で済み、短時間処
理が可能になって、生産性の向上も図ることができる。

各コンタクトホール21,22について、それらの開口、
埋め込みを繰り返すことなく、１回の選択CVDで処理が
終わる。

という利点がある。

実施例−２（参考例）この例は、参考例であって、半導体装置の製造に際し
て、アスペクト比の大きいコンタクトホールを、電極材
料であるＷ（タングステン）で埋め込む場合を示すもの
である。

この実施例は特に、コンタクトホールをタングステン
選択CVD法により埋め込みし、その際コンタクト側壁に
ポリシリコンをサイドウォール状に残し、あるいはサイ
ドウォール状に付けて、埋め込み時間を短縮するように
したのであるが、この場合に基板１であるシリコン上に
金属ナイトライドをポリシリコンサイドウォール形成前
に付けておくものである。

本実施例では、絶縁膜２にコンタクトホール21を形成
して第２図（ａ）の構造を得、その後、Ti（チタン）を
堆積する。これにより金属膜51を有する第２図（ｂ）の
構造とする。次いでアニールを施し、チタンと基板１で
あるシリコンとの界面に、チタンシリサイドが形成され
るようにする。このようにして第２図（ｃ）の構造を得
る。生成した金属シリサイド層を、図中ハッチングを付
し、符号54で示す。次いで過酸化水素水により処理し、
第２図（ｄ）の如くコンタクトホール21底部に金属シリ
サイド層52を残した構造にする。次に、窒素N₂雰囲気下
で加熱し、該金属シリサイド層52の表面を窒化（サニサ
イド化）して、TiN（チタンナイトライド）から成る金
属窒化膜５を得る。この構造を第２図（ｅ）に示し、特
に金属窒化膜５は、両ハッチングを施して模式的に示し
た。

上記のようにしてコンタクトホール21の底部に金属窒
化膜５を形成した後、ポリシリコンをCVD法により堆積
することにより、下地導電層６を有する第２図（ｆ）の
構造を得、エッチバックを用いてコンタクトホール21の
側壁に下地導電層６（ポリシリコン）を残す。このと
き、下地導電層と金属窒化膜５との選択比をとってエッ
チバック条件をコントロールすることで、第２図（ｇ）
に示すように金属窒化物５のところでエッチバックを止
めることができる。

次に電極材料として、Ｗの選択CVD法を施し、穴埋め
を完成し、電極材料３が埋め込まれた第２図（ｈ）の構
造を得る。

また別法として、コンタクトホール21を形成するため
のレジストを残しておいて、金属（Ｗなどを用いること
ができる）を付けて、金属膜51として設けるようにする
こともできる。

従来技術にも、例えば特開昭62−2432325号公報に開
示があるとおり、ポリシリコンをコンタクトホール側壁
に堆積し、穴埋め時間を短縮する方法があったが、この
従来技術では、コンタクトホール側壁にSiO₂を付けるた
め、コンタクトホール径が実質小さくなってしまった。
即ち、第2A図に略示するように、コンタクトホール径l₁
に対し、Ｗ等の埋め込み径l₂が小さくなり、Ｗ等と基板
とのコンタクト抵抗が高くなる等の問題があった。特
に、絶縁材であるSiO₂をコンタクトホール側壁に付ける
ので、この問題が大きい。

これに対し、本実施例によれば、コンタクトホール21
の底部に予め金属窒化膜５を形成しておくことにより、
コンタクトホール21の径を実質上変えることなく、埋め
込みを完成できる。均一性も、従来技術よりも改良され
る。更に、Ｗ等のエンクローチメントによる接合破壊を
防止できる。即ち、Ｗの成長に当たっては、一般にWF₆
等のガスを用いるが、このWF₆を還元する時、生ずるHF
によりコンタクトホール底部の周囲に隙間ができたり、
あるいはＷがコンタクトホール底部や、その周囲に進入
して、信頼性を落とすことがあったが、これをエンクロ
ーチメントを起こしにくいTiN等の窒化物で防止するこ
とができるのである。

上記実施例では、金属窒化物として、Tiの窒化物を用
いたが、その他、Ｗ、Ta、Mo、Hf等、適宜のものを使用
することができる。

実施例−３（参考例）この例は、参考例であって、半導体装置の製造に際し
て、深さが異なり、かつアスペクト比の大きい２以上の
コンタクトホールを、電極材料で埋め埋込む場合を示す
ものである。

第３図（ｃ）に示すように、配線層下部の層間膜２が
平坦化されると、深さの異なるコンタクトホール21,22
が形成される場合がある。例えば、図の如く第1,第２の
半導体領域11,12をなす拡散領域とゲート電極の上に各
コンタクトホール21,22を設けるような場合である。

この場合にこれにそのままＷ等の選択CVD法を用い、
シリコン等の基板の上にＷ等を成長させると、頭書した
ように、深い方のコンタクトホール22を穴埋め平坦化し
ようとすると、他方のコンタクトホール21ではＷがあふ
れ出てしまい、一方コンタクトホール21の方を穴埋め平
坦化しても、コンタクトホール22では全く穴埋めが不充
分ということになる。

深い方のコンタクトホール22にのみポリシリコンのサ
イドウォールを付けておく技術は、アスペクト比が両コ
ンタクトホール21,22ともかなり大きいと、場合によっ
てはコンタクトホール22が埋め込めても、コンタクトホ
ール21では埋め込みが終わらないことも起こりうる。例
えば深い方のコンタクトホール22のコンタクト径が0.5
μｍで、他方のコンタクトホール21のコンタクト深さが
0.5μｍとすると、コンタクトホール22が完全に埋め込
まれても、コンタクトホール21では0.2μｍ以上の段差
が生ずることになる。

また別の手段として、深い方のコンタクトホール21の
埋め込み材料をあふれ出させ（第５図（ｂ）参照）、エ
ッチバックして平坦化する方法が考えられるが、これを
実現するにはオーバーエッチングの制御が困難であっ
て、平坦化しなければならないのに、穴の部分が凹んだ
りすることなどが起き易く、実用上採用することは不可
能である。

本出願の請求項３に係る発明は、上記のような問題を
もたらすことなく、アスペクト比が大きくかつ深さの異
なる２以上のコンタクトホールを有効に穴埋めできる。

本実施例は第３図に示すが、この例は、第１の半導体
領域11であるポリシリコンゲート電極上の第１のコンタ
クトホール21と、第２の半導体領域12であるソース／ド
レイン領域12上の第２のコンタクトホール22が層間膜を
なす絶縁膜２に形成され、更に第３のコンタクトホール
23を形成する場合に、本発明を適用した。コンタクトホ
ールの深さは、コンタクトホール22が最も深く、次いで
コンタクトホール21、次いでコタクトホール23の順にな
っている。

本実施例では、まず、最も深いコンタクトホール22の
み開口し、第３図（ａ）の構造とする。次にこのコンタ
クトホール22に、コンタクトホール21との深さの差ｌの
分、電極材料31であるＷを穴埋めして、第２図（ｂ）の
ようにする。これによって、次に深いコンタクトホール
21の底部まで、電極材料31を埋め込む。但し、それより
少し浅い程度の埋め込みでもよい。

次に、その次に深いコンタクトホール21を開口して、
第３図（ｃ）の構造にする。

次いで、その次に深いコンタクトホール23との差ｌ′
の分、コンタクトホール21,22に同時に電極材料32を埋
め込む。これにより第３図（ｄ）の構造が得られる。

次いでまた同様に、コンタクトホール23を開口し（第
３図（ｅ））、穴埋めして、電極材料33を形成する（第
３図（ｆ））。これにより穴埋め平坦化が達成される。

本実施例は、深さの異なるコンタクトホール21,22,23
を、Ｗ等の選択CVDで穴埋め平坦化する場合、コンタク
トホールの穴の深さの深い方から順に、コンタクトホー
ル開口及び、次に深いコンタクトホールの底部までのＷ
等の選択CVDによる成長を繰り返し、穴埋め平坦化を実
現するので、深さの異なるコンタクトホールをＷ等の選
択CVD法を用いて有効に穴埋め平坦化ができる。

一括してコンタクトホールの開口を行った場合、深い
ものを開けるため、浅いものはかなりのオーバーエッチ
を受け、従って、浅いコンタクトホールへのダメージが
あり、特にゲート上に開口する場合に影響が大きいのに
対し、本実施例によればコンタクトホールを深さの順に
別々に開けるため、上記のようなダメージは極力制限で
きる。

実施例−４この実施例は、本出願の請求項２に係る発明を具体化
したもので、上記実施例−３と同様、半導体装置の構造
に際して、深さが異なり、かつアスペクト比が大きい２
以上のコンタクトホールを、電極材料で埋め込む場合に
適用したものである。

本実施例も、実施例−３と同様、少なくとも２つの第
1,第２の半導体領域上に形成した絶縁膜に形成した該第
１の半導体領域に対する第１のコンタクトホール21と、
該第１のコンタクトホールよりも深い上記第２の半導体
領域に対する第２のコンタクトホール22とを電極材料で
埋め込むものであり、更に両者の中間の深さのコンタク
トホール23を有し、これも穴埋めするものであるが、図
は簡略化して示した。

第4A図を参照する。

本実施例は、第4A図（ａ）に略示するように、絶縁膜
２に、各々深さの異なるコンタクトホール21,22,23が形
成され、これらに電極材料を穴埋めするものである。

まず、コンタクトホール21,22,23の内の任意の一つを
穴開けする。ここではまず第１のコンタクトホール21を
開口し、第4A図（ｂ）のようにする。次いで、このコン
タクトホール21に、選択CVDにより電極材料31としてＷ
を穴埋めし、平坦化する。

次に全面にSiO₂を堆積することにより、該電極材料31
上にSiO₂から成る選択成長防止膜７を形成する。これに
よって第4A図（ｄ）の構造にする。

次に、別のひとつの深さのコンタクトホールを開口す
るが、ここでは第２のコンタクトホール22を開口して、
第4A図（ｅ）のようにする。次いで、このコンタクトホ
ール22に選択CVDによりＷを穴埋めし、平坦化する。得
られた構造を第4A図（ｆ）に示す。コンタクトホール21
には、その上に選択成長防止膜７であるSiO₂膜があり、
Ｗは成長しない。

次にコンタクトホール23についても、同様の操作を行
う。

上記のような操作を順次繰り返すことにより、異なる
深さのコンタクトホールでも、Ｗの選択CVDにより有効
な穴埋め平坦化ができる。

実施例−５次に第4B図を参照して、実施例−５を説明する。この
例も、実施例−４と同様、請求項２の発明を具体化した
ものであり、略示図をもって説明する。

第4B図を参照する。

本実施例は、第4B図（ａ）に略示するように、絶縁膜
２に各々深さの異なるコンタクトホール21,22,23が形成
され、これらに電極材料を穴埋めするものである。

まず、コンタクトホール21,22,23の内の任意の一つを
穴開けする。ここでは第4B図（ｂ）のようにまず第１の
コンタクトホール21を開口する。次いで、このコンタク
トホール21に、選択CVDにより電極材料31としてＷを穴
埋めし、平坦化する。これにより第4B図（ｃ）の構造を
得る。

次に全面にアルミニウムを堆積することにより、該電
極材料31上に選択成長防止膜７を形成する。これにより
第4A図（ｄ）の構造にする。アルミニウム膜を形成する
と、該アルミニウム膜の表面が自然酸化され、酸化アル
ミニウムになるので、一般にこれで選択成長防止性能は
充分に果たせるが、不充分な場合は、アッシングその他
の手段により、酸化を施してもよい。

次に、別のひとつの深さのコンタクトホールである第
２のコンタクトホール22を開口し、第4A図（ｅ）のよう
にする。次いでこのコンタクトホール22に選択CVDによ
りＷを穴埋めし、平坦化する。コタクトホール21には、
その上に選択成長防止膜７であるアルミニウム（ないし
Al₂O₃）があるので、Ｗは成長しない。これにより第4A
図（ｆ）の構造を得る。

これを実施例４と同様、順次繰り返すことにより、穴
埋め平坦化を実現する。

なお、選択成長防止膜７を形成後、コンタクトホール
を形成するには、アルミニウムをウエットエッチングで
除去する手段を用いることができる。例えば、リン酸、
硝酸を含む水溶液でエッチングすれば、Ｗに影響なく、
アルミニウムを除去できる。これにより、凹凸の出にく
いアルミニウム除去を達成できる。また、その都度エッ
チングしなくても、何らかの層形成の後でエッチングす
る方がよければ、そのような構成を採用できる。更に、
アルミニウムは残っていても、Al₂O₃の方を除去してお
けば、電極材料に対する阻害にはならない。

本実施例において、第4B図（ｄ）の全面アルミニウム
堆積の後、次にようにすることもできる。

熱処理を加え、Al−Ｗ化合物をコンタクトホール21の
上部で形成する。

リン酸によりAlを除去する。Al−Ｗ化合物は残る。

O₂アッシング等により、Al−Ｗ表面にAl₂O₃を形成す
る。

Al₂O₃上にはＷは成長しない。この後第4A図（ｅ）の
コンタクトホール22開口を行い、電極材料32の埋め込み
を行う。

この実施例は特に、アルミニウム膜（ないしAl₂O₃）
を用いているため、配線材料をつける前の除去が、層間
の絶縁膜と充分な選択性をもって実現できる。

〔発明の効果〕

上記詳述したとおり、従来の技術には選択成長させる
材料の成長速度が同条件でほぼ同一であるため成長速度
を速めて生産性を高めることが困難であったり、また異
なる深さのコンタクトホールが２以上あるときこれらす
べてを均一に埋め込むことができないなどの問題点があ
ったのであるが、本出願の発明によれば、このような問
題点を解決することができる。

【図面の簡単な説明】

第１図は、実施例−１を工程順に断面図で示すものであ
る。第1A図は、該例の変形適用例を説明するための断面
図である。第２図は、実施例−２を工程順に断面図で示
すものである。第2A図は、解決すべき問題点を示して、
実施例−２の作用を説明するための断面図である。第３
図は、実施例−３の工程順に断面図で示すものである。
第4A図は、実施例−４を工程順に断面図で示すものであ
る。第4B図は、実施例−５を工程順に断面図で示すもの
である。第５図は、従来例の問題点を説明するための断
面図である。１……半導体領域（基板）、２……絶縁膜、11……第１
の半導体領域（ゲート電極）、12……第２の半導体領域
（ソース・ドレイン領域）、21……コンタクトホール
（第１のコンタクトホール）、22……第２のコンタクト
ホール、3,31,32,33……電極材料、4,6……下地導電
層、５……金属窒化膜、７……選択成長防止膜。

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも２つの第1,第２の半導体領域上
に形成した絶縁膜に、該第１の半導体領域に対する第１
のコンタクトホールと、該第１のコンタクトホールより
も深い上記第２の半導体領域に対する第２のコンタクト
ホールを形成する工程を有する半導体装置の製造方法に
おいて、第２のコンタクトホールを形成する工程と、その後、上記第２のコンタクトホールの側壁に、電極材
料の選択成長を可能な材料からなるサイドウォール状の
下地導電層を形成する工程と、その後、第１のコンタクトホールを形成する工程と、その後、上記第1,第２のコンタクトホール内に電極材料
を同時に選択成長させる工程とを具備する半導体装置の
製造方法。
【請求項２】少なくとも２つの第1,第２の半導体領域上
に形成した絶縁膜に形成した、該第１の半導体領域に対
する第１のコンタクトホールと、該第１のコンタクトホ
ールよりも深い上記第２の半導体領域に対する第２のコ
ンタクトホールとを電極材料で埋め込む半導体装置の製
造方法において、第1,第２のコンタクトホールの一方を形成する工程と、該一方のコンタクトホール内に電極材料を選択成長させ
る工程と、該電極材料上に選択成長防止膜を形成する工程と、他方のコンタクトホールを形成する工程と、該他方のコンタクトホール内に電極材料を選択成長させ
る工程とを具備する半導体装置の製造方法。