JP2894345B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2894345B2 JP2894345B2 JP14536698A JP14536698A JP2894345B2 JP 2894345 B2 JP2894345 B2 JP 2894345B2 JP 14536698 A JP14536698 A JP 14536698A JP 14536698 A JP14536698 A JP 14536698A JP 2894345 B2 JP2894345 B2 JP 2894345B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。特に本発明は、コンタクトホールに電極
材料を選択成長させる工程を含む半導体装置の製造方法
に関し、コンタクトホールを有する各種の半導体装置の
製造プロセスに利用することができるものである。
方法に関する。特に本発明は、コンタクトホールに電極
材料を選択成長させる工程を含む半導体装置の製造方法
に関し、コンタクトホールを有する各種の半導体装置の
製造プロセスに利用することができるものである。
【０００２】
【従来の技術】半導体装置製造の分野における技術の進
歩はめざましく、数々の新しい手段が開発されている。
歩はめざましく、数々の新しい手段が開発されている。
【０００３】その一つに、導電材料を選択成長させる技
術がある。このような技術の一例として、コンタクトホ
−ルの穴埋め平坦化に、タングステンの選択ＣＶＤ法を
利用するものがある。このような選択成長技術は、特定
の材料から成る下地上に特定の導電材料を選択的に形成
することができるものであり、微細化・堆積化が進んで
いる半導体装置の製造において有効に用いられる。
術がある。このような技術の一例として、コンタクトホ
−ルの穴埋め平坦化に、タングステンの選択ＣＶＤ法を
利用するものがある。このような選択成長技術は、特定
の材料から成る下地上に特定の導電材料を選択的に形成
することができるものであり、微細化・堆積化が進んで
いる半導体装置の製造において有効に用いられる。
【０００４】タングステンの選択ＣＶＤ法について言え
ば、通常の工程においてタングステンはシリコン上のみ
に選択的に成長し、二酸化シリコン上にはタングステン
はつかないので、シリコン上に形成したコンタクトホー
ルの穴埋め平坦化技術として、すぐれたものということ
ができる。
ば、通常の工程においてタングステンはシリコン上のみ
に選択的に成長し、二酸化シリコン上にはタングステン
はつかないので、シリコン上に形成したコンタクトホー
ルの穴埋め平坦化技術として、すぐれたものということ
ができる。
【０００５】ところが、導電材料の選択成長技術は、材
料が選択成長する際の該成長速度が同条件ではほぼ同一
であるため、それに伴ういくつかの問題がある。
料が選択成長する際の該成長速度が同条件ではほぼ同一
であるため、それに伴ういくつかの問題がある。
【０００６】一つは、成長速度を速めて生産性を高めよ
うとしても、それが困難だということである。とりわ
け、タングステンの選択ＣＶＤ法は成長速度が遅く、短
時間処理が難しい。選択成長速度を高めようとして、例
えばコンタクトホールの内壁に、埋め込み材料を選択成
長させる材料層を形成すると、それだけではコンタクト
ホールの有効径が小さくなるという問題が生じ、根本的
解決にならない。
うとしても、それが困難だということである。とりわ
け、タングステンの選択ＣＶＤ法は成長速度が遅く、短
時間処理が難しい。選択成長速度を高めようとして、例
えばコンタクトホールの内壁に、埋め込み材料を選択成
長させる材料層を形成すると、それだけではコンタクト
ホールの有効径が小さくなるという問題が生じ、根本的
解決にならない。
【０００７】他の一つは、深さの異なる２以上の開口の
穴埋めに用いようとしても、均一に埋め込みが達成でき
ないということである。例えば図５（ａ）に示すよう
に、基板１に２種類の（またはそれ以上の）異なった深
さのコンタクトホール21，22が開いている場合、選択成
長する材料、例えばタングステンの成長速度が同じであ
るため、次のような不適合を生じる。即ち、深い方のコ
ンタクトホール22を完全に埋め込んだ場合、図５（ｂ）
に略示する如くコンタクトホール21に対する埋め込み材
料３（タングステン）があふれ出す。他方、浅い方のコ
ンタクトホール21を丁度完全に埋め込んだ場合、図５
（ｃ）に略示する如くコンタクトホール22の方は完全に
埋まらない。半導体装置等の微細化に伴い、コンタクト
ホールが形成される層間膜２が平坦化されるようになっ
た結果、異なる深さのコンタクトホールが複数形成され
ることが多くなり、上記のような問題が出るに至ってい
る。
穴埋めに用いようとしても、均一に埋め込みが達成でき
ないということである。例えば図５（ａ）に示すよう
に、基板１に２種類の（またはそれ以上の）異なった深
さのコンタクトホール21，22が開いている場合、選択成
長する材料、例えばタングステンの成長速度が同じであ
るため、次のような不適合を生じる。即ち、深い方のコ
ンタクトホール22を完全に埋め込んだ場合、図５（ｂ）
に略示する如くコンタクトホール21に対する埋め込み材
料３（タングステン）があふれ出す。他方、浅い方のコ
ンタクトホール21を丁度完全に埋め込んだ場合、図５
（ｃ）に略示する如くコンタクトホール22の方は完全に
埋まらない。半導体装置等の微細化に伴い、コンタクト
ホールが形成される層間膜２が平坦化されるようになっ
た結果、異なる深さのコンタクトホールが複数形成され
ることが多くなり、上記のような問題が出るに至ってい
る。
【０００８】なお図５中、11はポリシリコンから成るゲ
ート電極である。
ート電極である。
【０００９】
【発明が解決しようとする課題】上述の如く従来の技術
には、選択成長させる材料の成長速度が同条件でほぼ同
一であるため、成長速度を速めて生産性を高めることが
困難であったり、また速度を高めようとするとホールの
有効径が小さくなるなどの、解決すべき問題点があった
のである。
には、選択成長させる材料の成長速度が同条件でほぼ同
一であるため、成長速度を速めて生産性を高めることが
困難であったり、また速度を高めようとするとホールの
有効径が小さくなるなどの、解決すべき問題点があった
のである。
【００１０】本発明は、上記の問題点を解決した半導体
装置の製造方法を提供することを目的とする。
装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、半導体領域上
に形成した絶縁膜にコンタクトホールを形成する工程
と、該コンタクトホール底面に金属シリサイド層を形成
する工程と、その後、該金属シリサイド層の表面を窒化
して該コンタクトホール底面にのみ金属窒化膜を選択的
に形成する工程と、上記コンタクトホール内と上記絶縁
膜上に電極材料の選択成長が可能な下地導電層を形成す
る工程と、該下地導電層を上記金属窒化膜と選択比をと
って異方性エッチングし、上記コンタクトホール側壁に
上記下地導電層を残すことにより該コンタクトホールの
側壁に電極材料の選択成長が可能な材料からなるサイド
ウォール状の下地導電層を形成する工程と、上記コンタ
クトホール内に電極材料を選択成長させる工程とを具備
するものである。
に形成した絶縁膜にコンタクトホールを形成する工程
と、該コンタクトホール底面に金属シリサイド層を形成
する工程と、その後、該金属シリサイド層の表面を窒化
して該コンタクトホール底面にのみ金属窒化膜を選択的
に形成する工程と、上記コンタクトホール内と上記絶縁
膜上に電極材料の選択成長が可能な下地導電層を形成す
る工程と、該下地導電層を上記金属窒化膜と選択比をと
って異方性エッチングし、上記コンタクトホール側壁に
上記下地導電層を残すことにより該コンタクトホールの
側壁に電極材料の選択成長が可能な材料からなるサイド
ウォール状の下地導電層を形成する工程と、上記コンタ
クトホール内に電極材料を選択成長させる工程とを具備
するものである。
【００１２】本発明の一実施例は図１に示すが、これを
用いてこの発明の構成を略述すると、次のとおりであ
る。
用いてこの発明の構成を略述すると、次のとおりであ
る。
【００１３】この発明においては、半導体領域１上に形
成した絶縁膜２にコンタクトホール21を形成し（図１
（ａ））、該コンタクトホール21の底面に金属シリサイ
ド層５２を形成し（図２（ｄ））、その後、該金属シリ
サイド層５２の表面を窒化して該コンタクトホール21底
面にのみ金属窒化膜５を選択的に形成し（図２
（ｅ））、上記コンタクトホール21内と上記絶縁膜２上
に電極材料の選択成長が可能な下地導電層６を形成し
（図２（ｆ））、該下地導電層６を上記金属窒化膜５と
選択比をとって異方性エッチングし、上記コンタクトホ
ール側壁に上記下地導電層６を残し、これにより該コン
タクトホールの側壁に電極材料の選択成長が可能な材料
からなるサイドウォール状の下地導電層６を形成し（図
３（ｇ））、上記コンタクトホール21内に電極材料３を
選択成長させる（図３（ｈ））。
成した絶縁膜２にコンタクトホール21を形成し（図１
（ａ））、該コンタクトホール21の底面に金属シリサイ
ド層５２を形成し（図２（ｄ））、その後、該金属シリ
サイド層５２の表面を窒化して該コンタクトホール21底
面にのみ金属窒化膜５を選択的に形成し（図２
（ｅ））、上記コンタクトホール21内と上記絶縁膜２上
に電極材料の選択成長が可能な下地導電層６を形成し
（図２（ｆ））、該下地導電層６を上記金属窒化膜５と
選択比をとって異方性エッチングし、上記コンタクトホ
ール側壁に上記下地導電層６を残し、これにより該コン
タクトホールの側壁に電極材料の選択成長が可能な材料
からなるサイドウォール状の下地導電層６を形成し（図
３（ｇ））、上記コンタクトホール21内に電極材料３を
選択成長させる（図３（ｈ））。
【００１４】本発明の作用は、次のとおりである。この
発明においては、コンタクトホール21の側壁に電極材料
３の選択成長が可能なサイドウォール状の下地導電層６
を形成しておくので、電極材料３の成長を速めることが
でき、処理時間を短くできるとともに、該下地導電層６
をコンタクトホール21側壁に残して形成するに際し、コ
ンタクトホール21の底面に金属窒化膜５を形成するの
で、コンタクトホール21の径を実質上変えることなく、
しかも短時間での埋め込みを達成することができる。
発明においては、コンタクトホール21の側壁に電極材料
３の選択成長が可能なサイドウォール状の下地導電層６
を形成しておくので、電極材料３の成長を速めることが
でき、処理時間を短くできるとともに、該下地導電層６
をコンタクトホール21側壁に残して形成するに際し、コ
ンタクトホール21の底面に金属窒化膜５を形成するの
で、コンタクトホール21の径を実質上変えることなく、
しかも短時間での埋め込みを達成することができる。
【００１５】
【実施の形態例】以下本発明の実施の形態例を説明す
る。なお、当然のことではあるが、本発明は以下に述べ
る実施例によりなんら限定されるものではない。
る。なお、当然のことではあるが、本発明は以下に述べ
る実施例によりなんら限定されるものではない。
【００１６】実施例−１ この実施例は、本発明を、半導体装置の製造に際して、
アスペクト比の大きいコンタクトホールを、電極材料で
あるＷ（タングステン）で埋め込む場合に適用したもの
である。
アスペクト比の大きいコンタクトホールを、電極材料で
あるＷ（タングステン）で埋め込む場合に適用したもの
である。
【００１７】この実施例は特に、コンタクトホールをタ
ングステン選択ＣＶＤ法により埋め込みし、その際コン
タクト側壁にポリシリコンをサイドウォール状に残し、
あるいはサイドウォール状に付けて、埋め込み時間を短
縮するようにしたのであるが、この場合に基板１である
シリコン上に金属ナイトライドをポリシリコンサイドウ
ォール形成前に付けておくものである。
ングステン選択ＣＶＤ法により埋め込みし、その際コン
タクト側壁にポリシリコンをサイドウォール状に残し、
あるいはサイドウォール状に付けて、埋め込み時間を短
縮するようにしたのであるが、この場合に基板１である
シリコン上に金属ナイトライドをポリシリコンサイドウ
ォール形成前に付けておくものである。
【００１８】本実施例では、絶縁膜２にコンタクトホー
ル21を形成して図１（ａ）の構造を得、その後、Ｔｉ
（チタン）を堆積する。これにより金属膜51を有する図
１（ｂ）の構造とする。次いでアニールを施し、チタン
と基板１であるシリコンとの界面に、チタンシリサイド
が形成されるようにする。このようにして図１（ｃ）の
構造を得る。生成した金属シリサイド層を、図中ハッチ
ングを付し、符号52で示す。次いで過酸化水素水により
処理し、図２（ｄ）の如くコンタクトホール21底部に金
属シリサイド層52を残した構造にする。次に、窒素Ｎ2
雰囲気下で加熱し、該金属シリサイド層52の表面を窒化
（サニサイド化）して、ＴｉＮ（チタンナイトライド）
から成る金属窒化膜５を得る。この構造を図２（ｅ）に
示し、特に金属窒化膜５は、両ハッチングを施して模式
的に示した。
ル21を形成して図１（ａ）の構造を得、その後、Ｔｉ
（チタン）を堆積する。これにより金属膜51を有する図
１（ｂ）の構造とする。次いでアニールを施し、チタン
と基板１であるシリコンとの界面に、チタンシリサイド
が形成されるようにする。このようにして図１（ｃ）の
構造を得る。生成した金属シリサイド層を、図中ハッチ
ングを付し、符号52で示す。次いで過酸化水素水により
処理し、図２（ｄ）の如くコンタクトホール21底部に金
属シリサイド層52を残した構造にする。次に、窒素Ｎ2
雰囲気下で加熱し、該金属シリサイド層52の表面を窒化
（サニサイド化）して、ＴｉＮ（チタンナイトライド）
から成る金属窒化膜５を得る。この構造を図２（ｅ）に
示し、特に金属窒化膜５は、両ハッチングを施して模式
的に示した。
【００１９】上記のようにしてコンタクトホール21の底
部に金属窒化膜５を形成した後、ポリシリコンをＣＶＤ
法により堆積することにより、下地導電層６を有する図
２（ｆ）の構造を得、エッチバックを用いてコンタクト
ホール21の側壁に下地導電層６（ポリシリコン）を残
す。このとき、下地導電層６と金属窒化膜５との選択比
をとってエッチバック条件をコントロールすることで、
図３（ｇ）に示すように金属窒化物５のところでエッチ
バックを止めることができる。
部に金属窒化膜５を形成した後、ポリシリコンをＣＶＤ
法により堆積することにより、下地導電層６を有する図
２（ｆ）の構造を得、エッチバックを用いてコンタクト
ホール21の側壁に下地導電層６（ポリシリコン）を残
す。このとき、下地導電層６と金属窒化膜５との選択比
をとってエッチバック条件をコントロールすることで、
図３（ｇ）に示すように金属窒化物５のところでエッチ
バックを止めることができる。
【００２０】次に電極材料として、Ｗの選択ＣＶＤ法を
施し、穴埋めを完成し、電極材料３が埋め込まれた図３
（ｈ）の構造を得る。
施し、穴埋めを完成し、電極材料３が埋め込まれた図３
（ｈ）の構造を得る。
【００２１】また別法として、コンタクトホール21を形
成するためのレジストを残しておいて、金属（Ｗなどを
用いることができる）を付けて、金属膜51として設ける
ようにすることもできる。
成するためのレジストを残しておいて、金属（Ｗなどを
用いることができる）を付けて、金属膜51として設ける
ようにすることもできる。
【００２２】従来技術にも、例えば特開昭62−243325号
公報に開示があるとおり、ポリシリコンをコンタクトホ
ール側壁に堆積し、穴埋め時間を短縮する方法があった
が、この従来技術では、コンタクトホール側壁にＳｉＯ
2 を付けるため、コンタクトホール径が実質小さくなっ
てしまった。即ち、図４に略示するように、コンタクト
ホール径ｌ1 に対し、Ｗ等の埋め込み径ｌ2 が小さくな
り、Ｗ等と基板とのコンタクト抵抗が高くなる等の問題
があった。特に、絶縁材であるＳｉＯ2 をコンタクトホ
ール側壁に付けるので、この問題が大きい。
公報に開示があるとおり、ポリシリコンをコンタクトホ
ール側壁に堆積し、穴埋め時間を短縮する方法があった
が、この従来技術では、コンタクトホール側壁にＳｉＯ
2 を付けるため、コンタクトホール径が実質小さくなっ
てしまった。即ち、図４に略示するように、コンタクト
ホール径ｌ1 に対し、Ｗ等の埋め込み径ｌ2 が小さくな
り、Ｗ等と基板とのコンタクト抵抗が高くなる等の問題
があった。特に、絶縁材であるＳｉＯ2 をコンタクトホ
ール側壁に付けるので、この問題が大きい。
【００２３】これに対し、本実施例によれば、コンタク
トホール21の底部に予め金属窒化膜５を形成しておくこ
とにより、コンタクトホール21の径を実質上変えること
なく、埋め込みを完成できる。均一性も、従来技術より
も改良される。更に、Ｗ等のエンクローチメントによる
接合破壊を防止できる。即ち、Ｗの成長に当たっては、
一般にＷＦ6 等のガスを用いるが、このＷＦ6 を還元す
る時、生ずるＨＦによりコンタクトホール底部の周囲に
隙間ができたり、あるいはＷがコンタクトホール底部
や、その周囲に進入して、信頼性を落とすことがあった
が、これをエンクローチメントを起こしにくいＴｉＮ等
の窒化物で防止することができるのである。
トホール21の底部に予め金属窒化膜５を形成しておくこ
とにより、コンタクトホール21の径を実質上変えること
なく、埋め込みを完成できる。均一性も、従来技術より
も改良される。更に、Ｗ等のエンクローチメントによる
接合破壊を防止できる。即ち、Ｗの成長に当たっては、
一般にＷＦ6 等のガスを用いるが、このＷＦ6 を還元す
る時、生ずるＨＦによりコンタクトホール底部の周囲に
隙間ができたり、あるいはＷがコンタクトホール底部
や、その周囲に進入して、信頼性を落とすことがあった
が、これをエンクローチメントを起こしにくいＴｉＮ等
の窒化物で防止することができるのである。
【００２４】上記実施例では、金属窒化物として、Ｔｉ
の窒化物を用いたが、その他、Ｗ、Ｔａ、Ｍｏ、Ｈｆ
等、適宜のものを使用することができる。
の窒化物を用いたが、その他、Ｗ、Ｔａ、Ｍｏ、Ｈｆ
等、適宜のものを使用することができる。
【００２５】
【発明の効果】上記詳述したとおり、従来の技術には選
択成長させる材料の成長速度が同条件でほぼ同一である
ため成長速度を速めて生産性を高めることが困難であっ
たり、また異なる深さのコンタクトホールが２以上ある
ときこれらすべてを均一に埋め込むことができないなど
の問題点があったのであるが、本出願の発明によれば、
このような問題点を解決することができる。
択成長させる材料の成長速度が同条件でほぼ同一である
ため成長速度を速めて生産性を高めることが困難であっ
たり、また異なる深さのコンタクトホールが２以上ある
ときこれらすべてを均一に埋め込むことができないなど
の問題点があったのであるが、本出願の発明によれば、
このような問題点を解決することができる。
【図１】 実施例−１を工程順に断面図で示すものであ
る（１）。
る（１）。
【図２】 実施例−１を工程順に断面図で示すものであ
る（２）。
る（２）。
【図３】 実施例−１を工程順に断面図で示すものであ
る（３）。
る（３）。
【図４】 従来技術の問題点を示す図である。
【図５】 従来技術の問題点を示す図である。
１…半導体領域（基板）、２…絶縁膜、11…第１の半導
体領域（ゲート電極）、12…第２の半導体領域（ソース
・ドレイン領域）、21…コンタクトホール（第１のコン
タクトホール）、3 …電極材料、６…下地導電層、５…
金属窒化膜、52…金属シリサイド層。
体領域（ゲート電極）、12…第２の半導体領域（ソース
・ドレイン領域）、21…コンタクトホール（第１のコン
タクトホール）、3 …電極材料、６…下地導電層、５…
金属窒化膜、52…金属シリサイド層。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51
Claims (1)
- 【請求項１】 半導体領域上に形成した絶縁膜にコンタ
クトホールを形成する工程と、 該コンタクトホール底面に金属シリサイド層を形成する
工程と、 その後、該金属シリサイド層の表面を窒化して該コンタ
クトホール底面にのみ金属窒化膜を選択的に形成する工
程と、 上記コンタクトホール内と上記絶縁膜上に電極材料の選
択成長が可能な下地導電層を形成する工程と、 該下地導電層を上記金属窒化膜と選択比をとって異方性
エッチングし、上記コンタクトホール側壁に上記下地導
電層を残すことにより該コンタクトホールの側壁に電極
材料の選択成長が可能な材料からなるサイドウォール状
の下地導電層を形成する工程と、 上記コンタクトホール内に電極材料を選択成長させる工
程とを具備する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14536698A JP2894345B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14536698A JP2894345B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129885A Division JP2822208B2 (ja) | 1989-05-23 | 1989-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145888A JPH1145888A (ja) | 1999-02-16 |
| JP2894345B2 true JP2894345B2 (ja) | 1999-05-24 |
Family
ID=15383560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14536698A Expired - Fee Related JP2894345B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894345B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10332984B2 (en) | 2016-09-28 | 2019-06-25 | Samsung Electronics Co., Ltd. | Semiconductor devices having reduced contact resistance |
-
1998
- 1998-05-27 JP JP14536698A patent/JP2894345B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10332984B2 (en) | 2016-09-28 | 2019-06-25 | Samsung Electronics Co., Ltd. | Semiconductor devices having reduced contact resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1145888A (ja) | 1999-02-16 |
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