JP3398735B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3398735B2
JP3398735B2 JP17812397A JP17812397A JP3398735B2 JP 3398735 B2 JP3398735 B2 JP 3398735B2 JP 17812397 A JP17812397 A JP 17812397A JP 17812397 A JP17812397 A JP 17812397A JP 3398735 B2 JP3398735 B2 JP 3398735B2
Authority
JP
Japan
Prior art keywords
film
oxide film
silicon
silicon oxide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17812397A
Other languages
English (en)
Other versions
JPH1079422A (ja
Inventor
高明 受田
俊樹 薮
隆 上原
瑞樹 瀬川
雅利 荒井
將 森脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP17812397A priority Critical patent/JP3398735B2/ja
Publication of JPH1079422A publication Critical patent/JPH1079422A/ja
Application granted granted Critical
Publication of JP3398735B2 publication Critical patent/JP3398735B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法にかかり、詳しくは、トレンチ（溝）分離技術に関す
るものである。
【０００２】
【従来の技術】半導体装置の高密度化及び微細化が進展
するに伴ってトランジスタなどのデバイス同士間を確実
に分離しておく必要性が増大しており、近年において
は、トレンチ分離技術を採用したうえでデバイス同士間
を分離することが行われている。そして、トレンチ分離
技術を採用した際における半導体装置は、図５（ａ）−
（ｆ）の工程断面図で示すような手順に従って製造され
るのが一般的となっている。
【０００３】まず、図５（ａ）で示すように、ウェル形
成及びしきい値電圧制御のためのイオン注入が実行され
たシリコン基板５１を用意し、このシリコン基板５１の
表面上にゲート酸化膜５２及びポリシリコン膜５３のそ
れぞれを順次堆積した後、図５（ｂ）で示すように、パ
ターニングされたゲート酸化膜５２及びポリシリコン膜
５３をマスクとしたうえでのドライエッチングによって
シリコン基板５１の内部に素子分離溝５４を形成する。
そして、図５（ｃ）で示すように、シラン（ＳiＨ4）系
ガスを利用したうえでのＣＶＤにより、コンフォーマブ
ルな堆積形状を有する絶縁性膜としての酸化珪素膜５５
を堆積する。
【０００４】引き続き、ポリシリコン膜５３をストッパ
とする化学機械研磨法（ＣＭＰ法）もしくはエッチバッ
ク法を採用したうえで表面を平坦化すると、図５（ｄ）
で示すように、シリコン基板５１に形成された素子分離
溝５４の内部には酸化珪素膜５５が埋め込まれているこ
とになる。さらに、図５（ｅ）で示すように、タングス
テンシリサイド膜５６を堆積した後、ドライエッチング
によってゲート酸化膜５２及びポリシリコン膜５３と、
タングステンシリサイド膜５６とをパターニングする
と、図５（ｆ）で示すようなゲート電極を備えた所要構
造のトランジスタが完成する。
【０００５】
【発明が解決しようとする課題】ところで、トレンチ分
離技術を採用して半導体装置を製造する際においては、
素子分離溝５４の端部形状がデバイス特性に対して重大
な影響を与えることになり、図５（ｄ）で示したよう
に、素子分離溝５４内に埋め込まれた酸化珪素膜５５の
表面がシリコン基板５１の表面よりも下側にまでエッチ
ングされる場合には、サブ−シュレショルド特性におけ
るハンプ現象や逆狭チャネル効果が発生するばかりか、
フォトリソグラフィ時の焦点深度不足も生じてしまう。
そこで、トレンチ分離技術の採用時における平坦化工程
では、面内均一性に優れてパターン依存性の無い平坦化
処理を実行する必要があり、そのためには、埋め込み時
における酸化珪素膜５５の膜厚をできるだけ薄くすると
ともに、平坦化以前の表面凹凸をできるだけ小さくして
おく必要があることになっていた。
【０００６】しかしながら、高密度化及び微細化が進展
するほどデバイス同士間には深さの深い素子分離溝５４
を形成しておかねばならず、深い素子分離溝５４を埋め
込むためには膜厚の厚い酸化珪素膜５５を堆積する必要
があることを考えると、図５（ｃ）で示したように、膜
厚が厚くてコンフォーマブルな堆積形状を有する酸化珪
素膜５５を用いざるを得ず、平坦化以前の表面凹凸を小
さくすることは困難であり、特に、酸化珪素膜５５の膜
厚の２倍以上の幅を有する素子分離溝５４に埋め込まれ
た酸化珪素膜５５の表面がシリコン基板５１よりも下側
にエッチングされることは防止できないのが現状であっ
た。さらにまた、膜厚の厚い酸化珪素膜５５を堆積した
際には、酸化珪素膜５５の有する膜厚自体の面内均一性
が低下することにもなり、平坦化以後において優れた面
内均一性を得ることが困難になるという不都合も生じて
いた。
【０００７】本発明は、従来の不都合に鑑みてなされた
ものであって、面内均一性に優れて“パターン依存性”
の少ない平坦化を容易に実現することができる半導体装
置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、トレンチ分離技術を採用したうえでデ
バイス同士間を分離することが行われる製造方法であっ
て、シリコン基板上に第１の膜及び導電性膜である第２
の膜を順次堆積する工程と、パターニングされた第１の
膜及び導電性膜である第２の膜をマスクとしてシリコン
基板内に素子分離溝を形成する工程と、シリコンが露出
した素子分離溝内にオゾン（Ｏ3）とテトラエトキシシ
ラン（ＴＥＯＳ：Ｓｉ（ＯＣ2Ｈ5）4）との反応によっ
て生成される酸化珪素膜を成長させる工程とを含んでお
り、前記パターニングされた膜上への酸化珪素膜の成長
速度は、シリコンのそれよりも低いものであることを特
徴とし、この発明方法はオゾンとテトラエトキシシラン
（以下、ＴＥＯＳという）との反応によって生成される
酸化珪素膜の堆積特性が下地の膜質に強く依存するとい
う事実に着目して創案されたものである。なお、酸化珪
素膜の堆積特性が下地の膜質に強く依存することについ
ては米国特許５、３９９、３８９号に示されている。
【０００９】すなわち、この際、オゾンとＴＥＯＳとの
反応によって生成される酸化珪素膜は、シリコン上には
成長しやすく、シリコン以外の下地上には成長しがたい
ものであるとともに、ＴＥＯＳとの反応時に条件によっ
ては、シリコン以外の下地上に全く成長しないという堆
積特性を有するものであり、シリコンが露出した素子分
離溝内に酸化珪素膜を選択的に成長させることによって
面内均一性に優れ、かつ、パターン依存性の少ない平坦
化を実現することが可能となる。
【００１０】
【発明の実施の形態】本発明の半導体装置の製造方法
は、シリコン基板上に第１の膜及び第２の膜を順次堆積
する工程と、パターニングされた第１の膜及び第２の膜
をマスクとしてシリコン基板内に素子分離溝を形成する
工程と、シリコンが露出した素子分離溝内にオゾンとＴ
ＥＯＳとの反応によって生成される酸化珪素膜を成長さ
せる工程とを含んでおり、前記パタ−ニングされた膜上
への酸化珪素膜の成長速度は、シリコンのそれよりも低
いものであることを特徴としている。
【００１１】さらに、本発明の半導体装置の製造方法
は、第２の膜が導電性膜であり、オゾンとＴＥＯＳとの
反応による酸化珪素膜の生成後に第２の膜である導電性
膜を除去する工程を含んでいることを特徴としている。
また、導電性膜である第２の膜は、金属シリサイド膜も
しくは金属膜もしくは金属合金膜である。
【００１２】これら半導体装置の製造方法によれば、少
なくとも素子分離溝内、つまり、シリコンが露出した素
子分離溝内において酸化珪素膜を成長させたうえで埋め
込むことが可能となる結果、面内均一性に優れてパター
ン依存性の少ない平坦化を実現できることができる。
【００１３】以下、本発明方法の実施の形態を図面に基
づいて説明する。
【００１４】（実施の形態１）図１（ａ）−（ｇ）は実
施の形態１にかかる半導体装置の製造方法を手順に従っ
て示す工程断面図であり、トレンチ分離技術を採用した
際における半導体装置は図１（ａ）−（ｇ）で示す以下
のような手順に従って製造されることになる。
【００１５】まず、図１（ａ）で示すように、ウェル形
成及びしきい値電圧制御のためのイオン注入が実行され
たシリコン基板１を用意し、かつ、このシリコン基板１
の表面上に第１の膜となるゲート酸化膜２及びポリシリ
コン膜３のそれぞれを順次堆積したうえ、図１（ｂ）で
示すように、第２の膜である酸化珪素膜１１をポリシリ
コン膜３上に堆積する。そして、図１（ｃ）で示すよう
に、パターニングされたゲート酸化膜２及びポリシリコ
ン膜３と、酸化珪素膜１１とをマスクとしたうえでのド
ライエッチングを実行することにより、シリコン基板１
の内部に素子分離溝５を形成する。
【００１６】次に、図１（ｄ）で示すように、オゾンと
ＴＥＯＳとの反応によって生成される新たな酸化珪素膜
９を、酸化珪素膜１１と素子分離溝５内とに成長させ
る。ここでの酸化珪素膜９は、シリコンが露出した素子
分離溝５内のみならず、第２の膜である酸化珪素膜１１
上にも堆積することになるが、酸化珪素膜９の選択的な
堆積特性に基づき、酸化珪素膜１１上に堆積した酸化珪
素膜９の膜厚の方が素子分離溝５内に堆積した酸化珪素
膜９よりも薄くなっている。反応条件の一例として、酸
素中のオゾン濃度（オゾン／酸素）が１０ｗ％、１気
圧、４００℃が挙げられる。
【００１７】引き続き、図１（ｅ）で示すように、化学
機械研磨法もしくはエッチバック法を採用したうえでの
表面平坦化処理により、ポリシリコン膜３上に堆積して
いる酸化珪素膜９，１１のそれぞれを除去することによ
り、シリコン基板１に形成された素子分離溝５内にのみ
酸化珪素膜９を残存させる。すなわち、この際において
は、従来方法による酸化珪素膜５５を除去する場合に比
べると、溝５内に堆積した酸化珪素膜９よりも、酸化珪
素膜１１上に堆積された酸化珪素膜９の方が薄いため、
処理時間が少なくて済むことになり、面内均一性の向上
及びパターン依存性の低減という利点が得られる。さら
に、図１（ｆ）で示すように、タングステンシリサイド
膜７を全面にわたって堆積することを行った後、ドライ
エッチングによってゲート酸化膜２及びポリシリコン膜
３と、タングステンシリサイド膜７とをパターニングす
ると、図１（ｇ）で示すようなゲート電極を備えた所要
構造のトランジスタが完成したことになる。
【００１８】（実施の形態２）図２（ａ）−（ｇ）は実
施の形態２にかかる半導体装置の製造方法を手順に従っ
て示す工程断面図であり、この際における半導体装置は
図２（ａ）−（ｇ）で示す以下のような手順に従って製
造されることになる。なお、この図２（ａ）−（ｇ）に
おいて、図１（ａ）−（ｇ）と互いに同一となる基板や
膜については同一符号を付している。
【００１９】まず、図２（ａ）で示すように、ウェル形
成及びしきい値電圧制御のためのイオン注入が実行され
たシリコン基板１を用意し、かつ、このシリコン基板１
の表面上に第１の膜となるゲート酸化膜２及びポリシリ
コン膜３のそれぞれを順次堆積したうえ、図２（ｂ）で
示すように、第２の膜である導電性膜としてのタングス
テンシリサイド膜４をポリシリコン膜３上に堆積する。
そして、図２（ｃ）で示すように、パターニングされた
ゲート酸化膜２及びポリシリコン膜３と、タングステン
シリサイド膜４とをマスクとしたうえでのドライエッチ
ングを実行することにより、シリコン基板１の内部に素
子分離溝５を形成する。
【００２０】引き続き、図２（ｄ）で示すように、オゾ
ンとＴＥＯＳとの反応によって生成される酸化珪素膜９
を、タングステンシリサイド膜４と素子分離溝５内とに
成長させる。すなわち、ＴＥＯＳとの反応によって生成
される酸化珪素膜９はシリコンが露出したままの素子分
離溝５内のみならず、タングステンシリサイド膜４上に
も堆積するが、酸化珪素膜９の選択的な堆積特性に基づ
き、タングステンシリサイド膜４上に堆積した酸化珪素
膜９の膜厚は素子分離溝５内よりも薄くなり、シリコン
基板１に形成された素子分離溝５の内部には酸化珪素膜
９が埋め込まれている。
【００２１】次に、図２（ｅ）で示すように、化学機械
研磨法もしくはエッチバック法を採用したうえでタング
ステンシリサイド膜４上に薄く堆積した酸化珪素膜９を
除去することによって表面を平坦化した後、図２（ｆ）
で示すように、タングステンシリサイド膜７を全面にわ
たって堆積することを行う。なお、この際には、タング
ステンシリサイド膜４上に堆積した酸化珪素膜９を除去
するための表面平坦化処理を実行する必要があることに
なっているが、従来方法の採用に伴って堆積した膜厚の
厚い酸化珪素膜５５を除去する場合に比べると処理時間
が少なくて済むことになるので、面内均一性の向上及び
パターン依存性の低減という利点が得られる。さらに、
ドライエッチングによってゲート酸化膜２及びポリシリ
コン膜３と、タングステンシリサイド膜４，７とをパタ
ーニングすると、図２（ｇ）で示すようなゲート電極を
備えた所要構造のトランジスタが完成する。
【００２２】さらに、実施の形態１においてはポリシリ
コン膜３上に堆積している酸化珪素膜９および酸化珪素
膜１１のそれぞれを除去する必要があったが、実施の形
態２では、タングステンシリサイド膜４上に堆積した酸
化珪素膜９のみを除去すればよい。
【００２３】また、エッチングマスクとして用いたタン
グステンシリサイド膜４は導電膜であるとともに、ＣＭ
Ｐなどの表面平坦化工程の犠牲膜としても作用する。そ
のため、酸化珪素膜９を除去するためのオ−バ研磨（Ｃ
ＭＰ）、もしくはオ−バ−エッチング（ドライエッチン
グ）マ−ジンを十分に確保できるようになり、タングス
テンシリサイド膜４上に酸化珪素膜９残りがなく、タン
グステンシリサイド膜４と７は、優れた密着性を有する
ことができる。
【００２４】本実施の形態２においては、第２の膜とし
ての導電性膜がタングステンシリサイド膜４であるとし
ているが、導電性膜がタングステンシリサイド膜４に限
られることはなく、例えば、チタンシリサイド膜やコバ
ルトシリサイド膜などのような他の金属シリサイド膜、
あるいはまた、アルミニウムやタングステンなどの金属
膜、又は金属合金膜であってもよいことは勿論である。
【００２５】（実施の形態３）図３（ａ）−（ｇ）は実
施の形態３にかかる半導体装置の製造方法を示す工程断
面図であり、ここでの半導体装置は図３（ａ）−（ｇ）
で示される手順に従いながらトレンチ分離技術を採用し
たうえで製造されるものとなっている。なお、図３
（ａ）−（ｇ）では、図１（ａ）−（ｇ）と同一の基板
や膜に同一符号を付している。
【００２６】まず、図３（ａ）で示すように、ウェル形
成及びしきい値電圧制御のためのイオン注入が実行され
たシリコン基板１を用意し、このシリコン基板１の表面
上に第１の膜となるゲート酸化膜２及びポリシリコン膜
３のそれぞれを順次堆積したうえ、図３（ｂ）で示すよ
うに、シラン系ガスを利用したうえでのＣＶＤや熱酸化
によって膜厚の薄い酸化珪素膜１１を第２の膜としてポ
リシリコン膜３上に堆積する。そして、図３（ｃ）で示
すように、パターニングされたゲート酸化膜２及びポリ
シリコン膜３と、酸化珪素膜１１とをマスクとしたドラ
イエッチングを実行することにより、シリコン基板１の
内部に素子分離溝５を形成する。
【００２７】次に、堆積特性の選択性が最も顕著となる
条件の下で、オゾンとＴＥＯＳとを反応させ、これによ
って生成される酸化珪素膜６を、図３（ｄ）で示すよう
に、シリコンが露出したままの素子分離溝５内にのみ成
長させることを行う。すなわち、最適条件のオゾンで、
生成される酸化珪素膜６はシリコン上にのみ成長し、第
２の膜である酸化珪素膜１１上には成長しないので、オ
ゾンとＴＥＯＳとの反応によって生成された新たな酸化
珪素膜６は素子分離溝５内でのみ成長する。その結果、
シリコン基板１に形成された素子分離溝５の内部には、
酸化珪素膜６が埋め込まれていることになる。
【００２８】引き続き、図３（ｅ）で示すように、化学
機械研磨法もしくはエッチバック法を採用したうえでの
表面平坦化処理によって酸化珪素膜１１を除去する。な
お、この際における表面平坦化処理は、第２の膜である
酸化珪素膜１１の膜厚が薄いため、極めて簡便であると
ともに、面内均一性の向上及びパターン依存性の低減に
寄与するものとなる。さらに、図３（ｆ）で示すよう
に、タングステンシリサイド膜７を全面にわたって堆積
することを行った後、ドライエッチングによってゲート
酸化膜２及びポリシリコン膜３と、タングステンシリサ
イド膜７とをパターニングすると、図３（ｇ）で示すよ
うなゲート電極を備えた所要構造のトランジスタが完成
する。
【００２９】（実施の形態４）図４（ａ）−（ｆ）は実
施の形態４にかかる半導体装置の製造方法を手順に従っ
て示す工程断面図であり、トレンチ分離技術を採用した
際における半導体装置は図４（ａ）−（ｆ）で示すよう
な手順に従って製造されることになる。
【００３０】まず、図４（ａ）で示すように、ウェル形
成及びしきい値電圧制御のためのイオン注入が実行され
たシリコン基板１を用意し、かつ、このシリコン基板１
の表面上に第１の膜となるゲート酸化膜２及びポリシリ
コン膜３のそれぞれを順次堆積したうえ、図４（ｂ）で
示すように、第２の膜である導電性膜としてのタングス
テンシリサイド膜４をポリシリコン膜３上に堆積する。
そして、図４（ｃ）で示すように、パターニングされた
ゲート酸化膜２及びポリシリコン膜３と、タングステン
シリサイド膜４とをマスクとしたうえでのドライエッチ
ングを実行することにより、シリコン基板１の内部に素
子分離溝５を形成する。
【００３１】次に、堆積特性の選択性が最も顕著となる
条件の下で、オゾンとＴＥＯＳとを反応させ、これよっ
て生成される酸化珪素膜６を、図４（ｄ）で示すよう
に、シリコンが露出したままの素子分離溝５内にのみ成
長させる。つまり、この際、最適条件のオゾン下で生成
される酸化珪素膜６はシリコン上にのみ成長し、金属シ
リサイド膜や金属膜上には成長しないという選択的な堆
積特性を有しているので、酸化珪素膜６は素子分離溝５
内でのみ成長したうえで堆積することになる。その結
果、シリコン基板１に形成された素子分離溝５の内部に
は、酸化珪素膜６が埋め込まれていることになる。
【００３２】そして、必要であれば、化学機械研磨法な
どを採用したうえでの表面平坦化処理を行う。しかしな
がら、酸化珪素膜６の堆積特性からタングステンシリサ
イド膜４上には酸化珪素膜６が堆積していないと考えら
れるので、この際における表面平坦化は省略可能、もし
くは、表面荒れを除去する程度に留まる処理であるに過
ぎないことになる。引き続き、図４（ｅ）で示すよう
に、タングステンシリサイド膜７を全面にわたって堆積
することを行った後、ドライエッチングによってゲート
酸化膜２及びポリシリコン膜３と、タングステンシリサ
イド膜４，７とをパターニングすると、図４（ｆ）で示
すようなゲート電極を備えた所要構造のトランジスタが
完成する。
【００３３】すなわち、本実施の形態４にかかる半導体
装置の製造方法では、従来方法における酸化珪素膜５
５、つまり、膜厚が厚くてコンフォーマルな堆積形状の
酸化珪素膜５５を堆積していないので、この酸化珪素膜
５５を除去するための表面平坦化を実行する必要が全く
ないことになる。ところで、本実施の形態４において
は、第２の膜としての導電性膜がタングステンシリサイ
ド膜４であるとしているが、導電性膜がタングステンシ
リサイド膜４に限られることはなく、例えば、チタンシ
リサイド膜やコバルトシリサイド膜などのような他の金
属シリサイド膜、あるいはまた、アルミニウムやタング
ステンなどの金属膜であってもよいことは勿論である。
【００３４】
【発明の効果】以上説明したように、本発明にかかる半
導体装置の製造方法によれば、第２の膜として導電性膜
を使用したうえでオゾンを用いることにより、このオゾ
ンとＴＥＯＳとの反応によって生成される酸化珪素膜を
シリコンが露出した素子分離溝内に堆積させたうえで、
この素子分離溝内に酸化珪素膜を埋め込むことが行われ
る。したがって、予め薄く堆積していた第２の膜である
導電性膜とオゾンとＴＥＯＳとの反応によって生成され
た第２の膜上に薄く堆積した導電性膜とを除去するだけ
の平坦化処理によって半導体装置を製造しうることにな
り、面内均一性に優れているとともに、パターン依存性
の少ない平坦化を実現することができる。
【００３５】
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体装置の
製造方法を手順に従って示す工程断面図である。
【図２】 本発明の実施の形態２にかかる半導体装置の
製造方法を手順に従って示す工程断面図である。
【図３】 本発明の実施の形態３にかかる半導体装置の
製造方法を手順に従って示す工程断面図である。
【図４】 本発明の実施の形態４にかかる半導体装置の
製造方法を手順に従って示す工程断面図である。
【図５】 従来例にかかる半導体装置の製造方法を手順
に従って示す工程断面図である。
【符号の説明】
１ シリコン基板 ２ ゲート酸化膜（第１の膜） ３ ポリシリコン膜（第１の膜） ４ タングステンシリサイド膜（第２の膜） ５ 素子分離溝 ６ 酸化珪素膜
フロントページの続き (72)発明者 瀬川 瑞樹 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 荒井 雅利 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 森脇 將 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平５−90399（ＪＰ，Ａ) 特開 平６−177239（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に導電性膜を堆積し、パ
    ターニングする工程と、 前記パターニングされた導電性膜をマスクとしてシリコ
    ン基板内に素子分離溝を形成する工程と、 シリコンが露出した素子分離溝内に、主としてオゾンと
    テトラエトキシシランとの反応によって生成される酸化
    珪素膜を成長させる工程とを含んでおり、 前記パターニングされた導電性膜上への酸化珪素膜の成
    長速度は、シリコンのそれよりも低いものであることを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】 導電性膜は、金属シリサイド膜、もしく
    は金属膜、もしくは金属合金膜であることを特徴とする
    請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 シリコン基板上にゲート酸化膜およびポ
    リシリコン膜を順次堆積する工程と、 ポリシリコン膜上に、主としてオゾンとテトラエトキシ
    ランとの反応による酸化珪素膜の成長速度がシリコンよ
    りも低い導電性膜からなるマスク膜を形成する工程と、 前記のゲート酸化膜、ポリシリコン膜、およびマスク膜
    をパターニングする工程と、パターニングされたマスク膜をマスクとしてシリコン基
    板内に素子分離溝を形成する工程と、 シリコンが露出した素子分離溝内にオゾンとテトラエト
    キシシランとの反応によって生成される酸化珪素膜を成
    長させる工程とを含む ことを特徴とする半導体装置の製
    造方法。
  4. 【請求項４】 導電性膜は、金属シリサイド膜、もしく
    は金属膜、もしくは金属合金膜であることを特徴とする
    請求項３に記載の半導体装置の製造方法。
JP17812397A 1996-07-12 1997-07-03 半導体装置の製造方法 Expired - Fee Related JP3398735B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17812397A JP3398735B2 (ja) 1996-07-12 1997-07-03 半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP18321096 1996-07-12
JP8-183210 1996-07-12
JP17812397A JP3398735B2 (ja) 1996-07-12 1997-07-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH1079422A JPH1079422A (ja) 1998-03-24
JP3398735B2 true JP3398735B2 (ja) 2003-04-21

Family

ID=16131713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17812397A Expired - Fee Related JP3398735B2 (ja) 1996-07-12 1997-07-03 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6069055A (ja)
EP (1) EP0818815A1 (ja)
JP (1) JP3398735B2 (ja)
KR (1) KR100423132B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444314B1 (ko) * 1997-06-30 2004-11-03 주식회사 하이닉스반도체 반도체소자제조방법
US7157385B2 (en) 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
EP0959496B1 (en) 1998-05-22 2006-07-19 Applied Materials, Inc. Methods for forming self-planarized dielectric layer for shallow trench isolation
JP4237344B2 (ja) * 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
US20070190751A1 (en) * 1999-03-29 2007-08-16 Marr Kenneth W Semiconductor fuses and methods for fabricating and programming the same
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
US20040038458A1 (en) * 2002-08-23 2004-02-26 Marr Kenneth W. Semiconductor fuses, semiconductor devices containing the same, and methods of making and using the same
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
JP2005183814A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
US7053010B2 (en) * 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
US7015113B2 (en) * 2004-04-01 2006-03-21 Micron Technology, Inc. Methods of forming trench isolation regions
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
US8012847B2 (en) * 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
US8105956B2 (en) 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics
US10164044B2 (en) * 2015-04-16 2018-12-25 Micron Technology, Inc. Gate stacks
US9899515B1 (en) * 2016-10-31 2018-02-20 International Business Machines Corporation Fabrication of a pair of vertical fin field effect transistors having a merged top source/drain

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58165341A (ja) * 1982-03-26 1983-09-30 Toshiba Corp 半導体装置の製造方法
JPH0779127B2 (ja) * 1989-12-27 1995-08-23 株式会社半導体プロセス研究所 半導体装置の製造方法
EP0582724A1 (de) * 1992-08-04 1994-02-16 Siemens Aktiengesellschaft Verfahren zur lokal und global planarisierenden CVD-Abscheidung von SiO2-Schichten auf strukturierten Siliziumsubstraten
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
JP2705513B2 (ja) * 1993-06-08 1998-01-28 日本電気株式会社 半導体集積回路装置の製造方法
KR0151051B1 (ko) * 1995-05-30 1998-12-01 김광호 반도체장치의 절연막 형성방법
US5702977A (en) * 1997-03-03 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer
US5786262A (en) * 1997-04-09 1998-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-planarized gapfilling for shallow trench isolation

Also Published As

Publication number Publication date
US6069055A (en) 2000-05-30
KR100423132B1 (ko) 2004-06-26
EP0818815A1 (en) 1998-01-14
JPH1079422A (ja) 1998-03-24

Similar Documents

Publication Publication Date Title
JP3398735B2 (ja) 半導体装置の製造方法
US7470606B2 (en) Masking methods
JP4867176B2 (ja) 半導体装置の製造方法
TW546688B (en) Method of forming a trench isolation structure and semiconductor device
US7718495B2 (en) Methods of forming integrated circuitry, methods of forming memory circuitry, and methods of forming field effect transistors
KR100508548B1 (ko) 쇼트키 장벽 트랜지스터 및 그 제조방법
US5658811A (en) Method of manufacturing a semiconductor device
USRE45232E1 (en) Method of forming a contact plug for a semiconductor device
JP2006190947A (ja) リセスゲート及びそれを備えた半導体装置の製造方法
JPH05283362A (ja) 多層配線の形成方法
US5897359A (en) Method of manufacturing a silicon/silicon germanium heterojunction bipolar transistor
US5700699A (en) Method for fabricating a polycrystal silicon thin film transistor
US20020146888A1 (en) Method of forming a semiconductor device using selective epitaxial growth
US20050121704A1 (en) Semiconductor device and method of manufacturing the same
US20230420565A1 (en) Method for forming dual silicide in manufacturing process of semiconductor structure
JP2000049348A (ja) エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP4197576B2 (ja) 半導体装置の製造方法
TW202139269A (zh) 半導體裝置的形成方法
KR100451038B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100771538B1 (ko) 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을갖는 반도체소자의 제조방법
JP2773735B2 (ja) 半導体装置の製造方法
KR100525912B1 (ko) 반도체 소자의 제조 방법
JP2894345B2 (ja) 半導体装置の製造方法
JPH09213785A (ja) 半導体装置およびその製造方法
KR100891244B1 (ko) 반도체소자의 형성방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees