KR100508548B1 - 쇼트키 장벽 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

쇼트키 장벽 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 쇼트키 장벽 트랜지스터 제조방법에서는 기판 상에 게이트 절연막, 게이트와, 게이트 측벽의 스페이서를 형성한 다음, 선택적 실리콘 성장(selective silicon growth)을 적용하여 게이트 상부에 다결정 실리콘층을 성장시키고 기판 상에는 단결정 실리콘층을 성장시킨다. 다결정 실리콘층과 단결정 실리콘층 위로 금속을 증착한 후, 다결정 실리콘층, 단결정 실리콘층과 금속을 반응시켜 자기정렬적으로 실리사이드를 형성한다. 이러한 방법에 의하면, 실리사이드 반응 후 미반응된 금속을 제거하는 선택적 습식각 공정을 거치지 않고도 쇼트키 장벽 트랜지스터를 제조할 수 있다. 그리고, 스페이서를 형성할 때에 발생한 식각 데미지는 단결정 실리콘층을 성장시키는 동안 완화시켜 줄 수 있어 소자의 전기적 특성이 개선된다.

Description

쇼트키 장벽 트랜지스터 및 그 제조방법 {Schottky barrier transistor and method for fabricating the same}
본 발명은 트랜지스터 및 그 제조방법에 관한 것으로, 특히 금속-반도체간에 형성되는 쇼트키 장벽을 이용한 쇼트키 장벽 트랜지스터(Schottky Barrier Transistor : 이하, "SB 트랜지스터"라 함) 및 그 제조방법에 관한 것이다.
반도체 소자를 제조하는 기술은 100nm 이하의 단채널을 가지는 트랜지스터를 제조하기에 이르고 있는데, 단순히 트랜지스터의 사이즈를 줄여 집적화하다 보면 여러 가지 문제가 뒤따른다. 그 중에서도 소자 사이즈 축소에 따른 단채널 효과(short channel effect : SCE)와 소오스/드레인 저항 증가 방지에 관련된 소오스/드레인 도핑이 가장 해결하기 어려운 문제이다.
특히, 종래의 트랜지스터 제조방법에서는 이온주입법에 의하여 소오스/드레인을 형성함에 따라 다음과 같은 한계가 있다. 첫번째는 접합 깊이 조절이 어렵다는 것이다. 깊이 방향 및 채널 방향으로 동시에 불순물 확산이 일어나기 때문에 단채널 효과 억제가 어렵다. 급속 열처리(rapid thermal process : RTP), 레이저 열처리(laser annealing), 고체 상태 확산(solid phase diffusion : SPD) 등이 이온주입법의 대안으로 제시되고 있지만, 단채널 효과를 억제하기 위해 채널 깊이를 10nm 이하로 줄이는 것은 여전히 어려운 상태이다. 두번째는 포화 전류 감소를 피할 수 없다는 것이다. 소자의 집적화가 진행되면서 얇아지는 접합과 높은 면저항치(sheet resistivity)로 인해 포화 전류의 감소가 불가피하다. 세번째는 소오스/드레인에 주입된 불순물의 활성화를 위해 800℃ 이상의 고온 열처리 공정이 필요하기 때문에, 금속 게이트 적용이 어려워진다는 것이다. 마지막으로 접합 경계면에서의 소프트 에러 발생 가능성과 부동 몸체 효과(floating body effect)의 존재이다.
이에 대한 해결 방안으로 제시된 기술 중에는 금속 실리사이드를 소오스/드레인에 적용한 SB 트랜지스터 제조기술이 있다. 이 기술은 소오스/드레인의 도핑 문제를 근본적으로 배제시키면서, 소오스/드레인의 저항을 획기적으로 낮춤과 동시에, 고온 열처리 공정을 생략할 수 있게 한다. 따라서, 향후 소자의 저전력/고속화를 충족시키기 위하여 금속을 게이트 전극으로 사용하는 공정과도 양립할 수 있게 된다.
종래의 SB 트랜지스터 제조방법은 금속 증착 후 열처리를 통해 실리사이드 반응을 일으키고, 미반응된 금속은 선택적 습식각(selective wet etch)으로 제거하여 소오스/드레인을 형성하는 것이다. 실리사이드 반응과 선택적 습식각 공정은 보통 샐리사이드 공정(salicide process)이라 하여 알려져 있다. 그러나 SB 트랜지스터 제조기술이 나노 전자 소자의 대안으로 부각되기 시작한 것은 극히 최근이므로 SB 트랜지스터 구조와 제조공정 최적화가 아직까지 확립되지 않은 실정이다. 따라서, 소자 특성에 큰 영향을 미치는 쇼트키 장벽 높이를 효율적으로 조절하는 한편, 초미세 소자 제조 공정에 최적화를 기할 필요가 있다.
특히, 이러한 SB 트랜지스터 제조 공정에서 가장 중요하면서도 어려운 공정은 미반응 금속만을 제거하는 선택적 습식각 공정이다. 금속 종류와 패턴에 따라 난이도는 달라지겠지만, 사용하는 금속이 귀금속(noble metal)이고 패턴이 미세할수록 이 공정은 매우 어려워진다.
또 하나는 식각 데미지(etching damage) 제거를 위한 공정이다. SB 트랜지스터는 금속 실리사이드와 실리콘 기판의 계면 특성이 매우 중요한데, 여기에 영향을 많이 미치는 변수가 게이트 측벽에 스페이서를 형성하는 동안 발생되는 식각 데미지이다. 현재까지의 기술은 이에 대한 적절한 해결 방안을 제시하지 못하고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 선택적 습식각의 어려움과 식각 데미지를 제거할 수 있어 최적의 전기적 특성을 얻기 위한 구조의 SB 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 선택적 습식각의 어려움과 식각 데미지를 제거할 수 있는 SB 트랜지스터 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 SB 트랜지스터는, 기판 상에 게이트 절연막을 개재하여 형성된 게이트를 포함한다. 상기 게이트 양측 상부 모서리와 이격되어 스페이서가 형성되어 있다. 상기 게이트 양측 기판에는 엘리베이티드(elevated) 실리사이드 소오스/드레인이 형성되어 있다. 상기 스페이서 위로는 상기 게이트 양측 상부 모서리와 상기 게이트 상부를 둘러싸는 다결정 실리콘층이 형성되어 있다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 따른 SB 트랜지스터 제조방법에서는, 기판 상에 게이트 절연막을 개재하여 게이트를 형성한 다음, 상기 게이트 측벽에 스페이서를 형성한다. 선택적 실리콘 성장(selective silicon growth)을 적용하여 상기 게이트 상부에 다결정 실리콘층을 성장시키는 동시에 상기 기판 상에는 단결정 실리콘층을 성장시킨다. 상기 다결정 실리콘층과 단결정 실리콘층 위로 금속을 증착한 후, 상기 다결정 실리콘층, 단결정 실리콘층과 상기 금속을 반응시켜 자기정렬적으로 실리사이드를 형성한다.
본 발명에서는 선택적 실리콘 성장을 이용하여 게이트 최상단에 다결정 실리콘층을 형성한다. 이러한 다결정 실리콘층은 게이트 양측 상부 모서리와 게이트 상부를 둘러싸는 형상을 가지므로, 이것에 의해 스페이서 상에는 실리사이드 반응을 위한 금속이 증착되지 않는 지역(shadow area)이 형성된다. 금속이 증착되지 않는 지역에 의해 게이트와 소오스/드레인이 자연적으로 전기 절연되므로, 실리사이드 반응을 하지 않고 잔류하는 금속을 선택적 습식각하는 공정을 생략할 수 있다. 한편, 기판 상에 단결정 실리콘층을 성장시킴으로써, 스페이서 식각시에 발생한 식각 데미지를 완화시켜 줄 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 본 발명의 목적 및 이점은 하기 설명에 의해 보다 명확하게 나타날 것이다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
도 1은 본 발명의 실시예에 따른 SB 트랜지스터의 단면도이다. 도 1을 참조하면, 전체적인 구조는 SOI(silicon on insulator) 웨이퍼(1) 상에 형성되어 있다. SOI 웨이퍼(1)는 기저 실리콘층(5) 위에 매립 절연 산화막(10)과 매우 얇은 단결정 실리콘층(20)이 적층되어 있는 구조이다. 이러한 SOI 웨이퍼(1) 상에 게이트 절연막(30)을 개재하여 게이트(60a)가 형성되어 있다. 게이트(60a)는 고농도로 도핑된 다결정 실리콘 또는 텅스텐, 알루미늄 등의 금속으로 구성될 수 있다. 게이트(60a) 양측 상부 모서리와 이격되어서 절연체막으로 된 스페이서(80a)가 형성되어 있다.
게이트(60a) 양측 SOI 웨이퍼(1)에는 엘리베이티드(elevated) 실리사이드 소오스/드레인(130)이 형성되어 있다. 소오스/드레인(130)은 SOI 웨이퍼(1) 위에 실리콘 단결정층을 성장시킨 후 실리사이드를 형성하여 만들 수 있다. 스페이서(80a)는 게이트(60a)와 소오스/드레인(130)간에 단락을 방지한다.
스페이서(80a) 위로는 게이트(60a) 양측 상부 모서리와 게이트(60a) 상부를 둘러싸는 다결정 실리콘층(100)이 형성되어 있다. 다결정 실리콘층(100) 상에는 실리사이드층(124)이 더 형성되어 있을 수 있다. 여기에서, 소오스/드레인(130)과 실리사이드층(124)은 예컨대 코발트, 텅스텐, 니켈, 팔라듐, 백금 또는 티타늄 등의 실리사이드로 형성된다.
게이트(60a) 최상단에 형성되어 있는 다결정 실리콘층(100)은 게이트(60a) 양측 상부 모서리와 게이트(60a) 상부를 둘러싸는 형상이어서, 실리사이드 반응을 일으키기 위해 금속을 증착할 때에 스페이서(80a) 상에 금속이 증착되지 않는 지역(shadow area)(122)을 형성한다. 금속이 증착되지 않는 지역에 의해 실리사이드층(124)과 소오스/드레인(130)이 연결되는 것이 방지되므로, 실리사이드 반응을 하지 않고 잔류하는 금속(120)을 선택적 습식각하는 공정을 생략할 수 있다.
도 2 내지 도 11은 본 발명의 실시예에 따라 SB 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
일반적인 실리콘 기판을 사용하여도 되나, 초미세 SB 트랜지스터 공정 최적화를 위해서는 누설 전류(leakage current)를 최대한 방지해야 하기 때문에 SOI 웨이퍼를 사용함이 바람직하다. 도 2를 참조하면, SOI 웨이퍼(1)는 기저 실리콘층(5) 위에 매립 절연 산화막(10)을 형성하고 매우 얇은 단결정 실리콘층(20)을 접합시켜 형성하는 것이 일반적이다.
도 3을 참조하면, 이러한 SOI 웨이퍼(1) 위에 게이트 절연막(30)을 형성하고, 게이트 전극(electrode) 형성을 위한 도전층(40)을 형성한다. 게이트 절연막(30)은 실리콘 산화막, 티타늄 산화막 혹은 탄탈륨 산화막과 같은 산화막 등으로 형성할 수 있으며, 통상적인 증착 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다. 증착하는 대신에 열산화법으로 단결정 실리콘층(20)을 산화시켜 실리콘 산화막을 성장시킬 수도 있다. 도전층(40)은 예컨대 고농도로 도핑된 다결정 실리콘층 또는 금속층으로 형성할 수 있다. 고농도로 도핑된 다결정 실리콘층은 LPCVD로 500℃ 내지 700℃의 온도에서 증착할 수 있다. 불순물이 도핑되지 않은 상태로 증착한 후, 비소 또는 인을 이온주입으로 도핑시켜 도전성을 갖도록 할 수도 있고, 증착시 인-시튜(in-situ)로 불순물을 도핑하여 증착할 수도 있다. 한편 금속층은 텅스텐, 알루미늄 등으로 형성할 수 있다. 다음으로 도전층(40) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 게이트 패터닝을 위한 마스크(50)를 형성한다.
마스크(50)를 이용한 RIE(reactive ion beam etching) 방법을 적용하여 도전층(40)을 식각함으로써 게이트(60)를 형성한다. 마스크(50) 제거 후의 도면은 도 4와 같다.
SB 트랜지스터의 구조 완성을 위해서는, 게이트와 소오스/드레인간에 단락을 방지하기 위한 절연체 스페이서 형성이 반드시 필요한데, 스페이서를 형성하는 두 가지 방법이 도 5 및 도 6, 도 7 및 도 8에 각각 나타나 있다. 첫번째 방법은 도 5에서와 같이 게이트(60) 위로 LPCVD 방법에 의해 절연체막(insulating layer)(70)을 증착시킨 다음, RIE와 같은 이방성 식각을 거쳐 도 6에서와 같이 게이트(60) 측벽에 스페이서(70a)를 형성하는 것이다. 절연체막(70)은 예컨대 실리콘 질화막일 수 있고, 이것은 500℃ 내지 850℃의 온도에서 SiH4와 NH3의 반응을 이용한다. 스페이서 식각은 게이트(60) 높이에 비례하지만, 기판, 즉 단결정 실리콘층(20)이 200 ~ 500Å 정도의 두께(d)만큼 식각되도록 하는 것이 후속 공정을 위해 바람직하다. 또한, 게이트(60) 상부 모서리 부분에 게이트 물질이 드러나도록 스페이서(70a)를 형성하는 것이 바람직하며, 이 단계에서 드러나지 않은 경우에는 후속 공정에서 습식각을 미량 실시하거나 선택적 실리콘 성장 초기 인-시튜 클리닝 방법에 의해 노출시키는 것이 바람직하다.
두 번째 방법은 도 7에서와 같이 게이트(60)를 열산화시켜 그 주변에 열산화막(80)을 형성한 다음, RIE 단계를 거쳐 도 8에서와 같은 스페이서(80a)를 형성하는 방법이다. 도 7 및 도 8에 나타낸 열산화법 공정은 고온 공정이지만, 폭이 좁아진 게이트(60a)가 형성되므로 게이트 폭 축소에 장점이 있다. 여기에서도 스페이서 식각은 게이트(60a) 높이에 비례하지만, 단결정 실리콘층(20)이 200 ~ 500Å 정도의 두께(d)만큼 식각되도록 하는 것이 바람직하다. 또한, 게이트(60a) 상부 모서리 부분에 게이트 물질이 드러나도록 스페이서(80a)를 형성하는 것이 바람직하며, 이 단계에서 드러나지 않은 경우에는 후속 공정에서 습식각을 미량 실시하거나 선택적 실리콘 성장 초기 인-시튜 클리닝 방법에 의해 노출시킨다.
이후의 실시예는 도 8에 이어서 진행되는 것으로 설명하겠지만 도 6에 이어서 진행할 수도 있음이 당업자에게 이해될 수 있을 것이다.
도 9 내지 도 11은 본 발명에서 가장 중요한 공정과 공정 순서를 나타낸다. 스페이서(80a) 형성 후, 도 9에서와 같이 선택적 실리콘 성장을 적용하여 게이트(60a) 위쪽에서 성장된 다결정 실리콘층(100)과 소오스와 드레인 예정 영역에서 성장된 단결정 실리콘층(110)을 얻는다. 다결정 실리콘층(100)을 형성하는 두께는 200 ~ 500Å 정도가 되게 한다. 그런데, 앞에서 언급한 것과 같이 도 7의 단계에서 스페이서(80a) 형성시 게이트(60a) 상부 모서리 부분에 게이트 물질이 드러나지 않는 경우에는 선택적 실리콘 성장을 실시하기 전에 습식각을 미량 실시하거나 인-시튜 클리닝 방법에 의해 게이트(60a) 상부 모서리를 노출시킨다.
선택적 실리콘 성장을 LPCVD 장비에서 수행하는 경우에 인-시튜 클리닝 방법은 그 LPCVD 장비에서 H2-베이크를 실시하여 게이트(60a) 상부 모서리를 노출시키는 것이다. 이 때, 700 ~ 900℃에서 H2가 0.5 ~ 50slm 정도 흐르도록 하며 압력을 0.1 ~ 10Torr로 낮게 유지한 상태에서 60 ~ 300초동안 진행하는 것이 바람직하다. 그런 다음, DCS(dichlorosilane, SiCl2H2), HCl와 H2를 공정 가스(process gas)로 사용하여 선택적 실리콘 성장을 수행하는데, DCS의 유량은 0.1 ~ 2slm, HCl의 유량은 0 ~ 3slm, H2의 유량은 10 ~ 150slm으로 하고, 온도는 780 ~ 930℃로 유지하며, 압력은 20 ~ 250Torr까지의 조건을 이용할 수 있다. 특히, 온도가 낮아질수록 압력을 낮추는 조건을 이용하는 것이 바람직하다.
선택적 실리콘 성장을 LPCVD 장비 대신에 UHV-CVD(ultra high vacuum-chemical vapor deposition) 장비에서 수행하는 경우에 인-시튜 클리닝 방법도 그 UHV-CVD 장비에서 실시하며, 진공세정을 실시하여 게이트(60a) 상부 모서리를 노출시킨다. 이 때, 10Torr 이하의 초고진공 상태에서 650 ~ 800℃ 범위에서 60 ~ 300초동안 진행할 수 있다. 선택적 실리콘 성장을 위한 공정 가스는 Si2H6 혹은 SiH 4, Cl2와 H2일 수 있으며, Si2H6 혹은 SiH4의 유량은 1 ~ 10sccm, Cl2의 유량은 0 ~ 5sccm, H2의 유량은 0 ~ 20sccm으로 하고, 온도는 500 ~ 750℃로 유지하며, 압력은 0.1 ~ 50mTorr의 조건을 이용할 수 있다.
상기와 같은 조건으로 선택적 실리콘 성장을 적용하면, 다결정 실리콘층(100) 중 게이트(60a) 위쪽 모서리(측상부)에서 성장한 부분은 양 옆으로 하부 단결정 실리콘층(110)보다 1.5 ~ 2배 가량 많이 자란다. 그 이유는 게이트 재료인 고농도로 도핑된 다결정 실리콘 또는 금속에서 선택적 실리콘 성장이 촉진되기 때문이다. 따라서 도 9에 나타낸 것처럼 다결정 실리콘층(100) 하부(102)에 음의 경사면(negative slope)이 심하게 형성된다.
후속적으로 도 10에서와 같이 쇼트키 장벽 금속(120)을 증착하면, 다결정 실리콘층(100)의 음의 경사면 때문에 금속 증착이 되지 않는 지역(shadow area)(122)이 나타나게 된다. 금속(120)은 예컨대, 코발트, 텅스텐, 니켈, 팔라듐, 백금 또는 티타늄 등의 금속일 수 있다. 이러한 금속은 물리적인 증착 방법, 즉 스퍼터링(sputtering), 증기증착법(evaporation method), MBE(molecular beam epitaxy), ICP(ionized cluster beam deposition), 또는 레이저를 활용한 물리증착법 등으로 증착할 수 있다. 금속(120)을 증착하는 두께는 50 ~ 500Å 정도가 되게 한다.
다음으로 도 11을 참조하여 열처리를 실시하면 게이트(60a) 상부에 실리사이드층(124)이 형성되고, 게이트(60a) 양측으로는 실리사이드로 이루어지며 SOI 웨이퍼(1) 표면으로부터 엘리베이티드된 소오스/드레인(130)이 형성된다. 실리사이드 형성을 위한 열처리는 예컨대 열처리 퍼니스(furnace)에서 300 ~ 600℃에서 0.5 ~ 2시간 동안 진행할 수 있다. 대신에, 급속 열처리(rapid thermal process) 장비를 이용하는 경우라면 800 ~ 1200℃에서 1 ~ 30초의 열처리를 적용하여 진행할 수도 있다.
스페이서(80a)에 일부 증착한 금속(120)이 그대로 남아있어도 금속 증착이 되지 않는 지역(122)에 의해, 게이트(60a)와 소오스/드레인(130)은 전기적으로 절연된 상태가 된다. 즉, 미반응된 금속을 제거하는 선택적 습식각 공정을 생략할 수 있다. 한편, 단결정 실리콘층(110) 성장의 적용은 스페이서(80a)를 형성할 때에 발생하는 식각 데미지를 완화시켜 줌으로써 소자의 전기적 특성을 개선시킨다.
도 12는 본 발명의 실험예에 따라 선택적 실리콘 성장을 실시한 경우의 SEM 사진이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
본 발명에 따른 SB 트랜지스터는 이온주입에 의한 도핑 방법을 사용하지 않기 때문에 이에 수반한 여러 공정을 생략할 수 있는 공정을 가능하게 하며, 이에 따른 원가 절감 효과가 기대되는 기술이며, 동작원리가 양자역학적인 물리법칙을 따르기 때문에 향후 양자소자로의 응용이 매우 용이한 소자이다.
뿐만 아니라, 초미세 SB 트랜지스터 소자를 제작함에 있어 선택적 실리콘 성장 방법을 적용함으로써 다음과 같은 효과를 나타낸다.
첫째 공정 최적화를 기할 수 있다. 게이트 측상부에서의 다결정 실리콘층 성장은 결과적으로 금속 증착이 되지 않는 지역을 만들어 미반응 금속을 제거하기 위한 선택적 습식각 공정을 생략할 수 있게 한다. 기판 상의 단결정 실리콘층 성장은 소오스/드레인에서의 스페이서 식각 데미지를 줄임으로써 소자 특성을 향상시킬 수 있다. 기존의 선택적 습식각이 어려웠던 귀금속 계열과 미세패턴에도 본 발명을 적용할 수 있으므로, 소자 적용 폭과 한도를 증가시킬 수 있다.
공정 단순화와 소자 특성을 향상시킬 수 있어 향후 초미세 고기능 반도체 소자 제조에 기여할 수 있다.
도 1은 본 발명의 실시예에 따른 쇼트키 장벽 트랜지스터의 단면도이다.
도 2 내지 도 11은 본 발명의 실시예에 따라 쇼트키 장벽 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실험예에 따라 선택적 실리콘 성장을 실시한 경우의 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
1...SOI 웨이퍼 5...기저 실리콘층
10...매립 절연 산화막 20...단결정 실리콘층
30...게이트 절연막 40...도전층
60, 60a...게이트 70...절연체막
70a, 80a...스페이서 80...열산화막
100...다결정 실리콘층 110...단결정 실리콘층
120...금속 122...실리사이드층
130...소오스/드레인

Claims (22)

  1. 기판 상에 게이트 절연막을 개재하여 형성된 게이트;
    상기 게이트 양측 상부 모서리와 이격되어 형성된 스페이서;
    상기 게이트 양측 기판에 형성된 엘리베이티드(elevated) 실리사이드 소오스/드레인; 및
    상기 스페이서 위로 상기 게이트 양측 상부 모서리와 상기 게이트 상부를 둘러싸며 하부에 음의 경사면을 가지는 다결정 실리콘층을 포함하며,
    상기 다결정 실리콘층에 의해 상기 스페이서 상에 실리사이드 반응을 위한 금속이 증착되지 않는 지역(shadow area)이 형성되는 것을 특징으로 하는 쇼트키 장벽 트랜지스터.
  2. 제1항에 있어서, 상기 다결정 실리콘층 상에 실리사이드층을 더 포함하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터.
  3. 제1항에 있어서, 상기 게이트는 고농도로 도핑된 다결정 실리콘 또는 금속으로 구성된 것을 특징으로 하는 쇼트키 장벽 트랜지스터.
  4. 제1항에 있어서, 상기 기판은 SOI(silicon on insulator) 웨이퍼인 것을 특징으로 하는 쇼트키 장벽 트랜지스터.
  5. 기판 상에 게이트 절연막을 개재하여 게이트를 형성하는 단계;
    상기 게이트 측벽에 스페이서를 형성하는 단계;
    선택적 실리콘 성장(selective silicon growth)을 적용하여 상기 스페이서 위로 상기 게이트 양측 상부 모서리와 상기 게이트 상부를 둘러싸며 하부에 음의 경사면을 가지는 다결정 실리콘층을 성장시키는 동시에 상기 기판 상에는 단결정 실리콘층을 성장시키는 단계;
    상기 다결정 실리콘층과 단결정 실리콘층 위로 금속을 증착하는 단계; 및
    상기 다결정 실리콘층, 단결정 실리콘층과 상기 금속을 반응시켜 자기정렬적으로 실리사이드를 형성하는 단계를 포함하며,
    상기 다결정 실리콘층에 의해 상기 스페이서 상에 상기 금속이 증착되지 않는 지역이 생기도록 하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  6. 삭제
  7. 제5항에 있어서, 상기 금속이 증착되지 않는 영역에 의해 상기 게이트 상부의 실리사이드와 상기 기판 상의 실리사이드를 전기적 절연시키는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  8. 제5항에 있어서, 상기 게이트는 고농도로 도핑된 다결정 실리콘 또는 금속으로 형성하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  9. 제5항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 게이트 위로 절연체막을 증착하는 단계; 및
    상기 절연체막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  10. 제5항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 게이트를 열산화시켜 그 주변에 산화막을 형성하는 단계; 및
    상기 산화막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  11. 제9항 또는 제10항에 있어서, 상기 이방성 식각하는 동안에 상기 기판이 200 ~ 500Å 정도 식각되도록 하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  12. 제11항에 있어서, 습식각을 미량 실시하여 상기 게이트 상부 모서리를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  13. 제11항에 있어서, 선택적 실리콘 성장 초기 인-시튜 클리닝 방법에 의해 상기 게이트 상부 모서리를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  14. 제13항에 있어서, 상기 인-시튜 클리닝 방법은 LPCVD(low pressure chemical vapor deposition) 장비에서 실시하며 700 ~ 900℃에서 H2가 0.5 ~ 50slm 정도 흐르는 범위에서 압력을 0.1 ~ 10Torr로 유지한 상태에서 60 ~ 300초동안 진행하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  15. 제14항에 있어서, 상기 게이트 상에 다결정 실리콘층을 형성하는 동시에 상기 기판 상에는 단결정 실리콘층을 성장시키는 단계는, 상기 LPCVD 장비에서 진행하며 DCS(dichlorosilane, SiCl2H2), HCl와 H2를 공정 가스(process gas)로 사용하며, DCS의 유량은 0.1 ~ 2slm, HCl의 유량은 0 ~ 3slm, H2의 유량은 10 ~ 150slm으로 하고, 온도는 780 ~ 930℃로 유지하며, 압력은 20 ~ 250Torr의 조건을 이용하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  16. 제15항에 있어서, 상기 온도가 낮아질수록 압력을 낮추는 조건을 이용하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  17. 제13항에 있어서, 상기 인-시튜 클리닝 방법은 UHV-CVD(ultra high vacuum-chemical vapor deposition) 장비에서 실시하며 10Torr 이하의 초고진공 상태에서 650 ~ 800℃ 범위에서 60 ~ 300초동안 진행하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  18. 제17항에 있어서, 상기 게이트 상에 다결정 실리콘층을 형성하는 동시에 상기 기판 상에는 단결정 실리콘층을 성장시키는 단계는, 상기 UHV-CVD 장비에서 진행하며 Si2H6 나 SiH4, Cl2와 H2를 공정 가스로 사용하며, Si2H6 나 SiH4의 유량은 1 ~ 10sccm, Cl2의 유량은 0 ~ 5sccm, H2의 유량은 0 ~ 20sccm으로 하고, 온도는 500 ~ 750℃로 유지하며, 압력은 0.1 ~ 50mTorr의 조건을 이용하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  19. 제5항에 있어서, 상기 게이트 상에 다결정 실리콘층을 형성하는 두께는 200 ~ 500Å 정도가 되게 하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  20. 제5항에 있어서, 상기 금속을 증착하는 두께는 50 ~ 500Å 정도가 되게 하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  21. 제5항에 있어서, 상기 금속 실리사이드를 형성하는 단계는 열처리 퍼니스(furnace)에서 300 ~ 600℃에서 0.5 ~ 2시간의 열처리를 적용하여 진행하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
  22. 제5항에 있어서, 상기 금속 실리사이드를 형성하는 단계는 급속 열처리(rapid thermal process) 장비에서 800 ~ 1200℃에서 1 ~ 30초의 열처리를 적용하여 진행하는 것을 특징으로 하는 쇼트키 장벽 트랜지스터 제조방법.
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