KR20070064455A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 상기 반도체 기판 상에 접합층을 형성하는 단계와, 선택적 텅스텐 증착 공정을 통해 상기 접합층 상에 텅스텐층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. 이와 같이 SEG 공정과 선택적 텅스텐 증착 공정을 인시츄로 실시하여 소자의 제조 공정을 단순화시킬 수 있고, 제작 원가를 절감할 수 있으며, 단채널 효과를 방지할 수 있고, 접합층의 접속 저항을 줄일 수 있다.
SEG, 선택적 텅스텐 증착, 접합층, 텅스텐층, 접촉저항
Description
도 1 내지 도 3은 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 4 내지 도 6은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
도 7 내지 도 8은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 기판 11, 110 : 소자 분리막
13, 130 : 게이트 전극 150, 150a, 150b : 접합층
161, 163 : 텅스텐막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 선택적 에피텍셜 성장 (Selective Epitaxial Growth; 이하 SEG라 함)과 선택적 텅스텐 증착을 통해 접합층의 접촉 저항을 줄일 수 있는 반도체 소자의 제조 방법을 제공한다.
전기적 소자의 소형화, 경량화, 박형화의 추세에 따라 반도체 소자의 크기 축소도 점점 가속화되고 있다. 이로인해 FET의 크기 감소는 게이트 유효 채널 길이(gate effect channel length)를 감소시켜 접합층 즉, 소스와 드레인 사이의 펀치 쓰루(punch through) 특성을 열화시키는 단채널 효과(short channel effect)가 발생한다.
또한, 반도체 소자의 집적도가 증가함에 따라 배선의 선폭 및 비아홀의 크기 감소로 인해 하부의 접합층과의 접촉 저항이 증가되는 문제가 발생하였다.
이러한 문제로 인해 종래에는 상기 접합층인 소스와 드레인 상에 실리사이드를 형성하였다.
도 1 내지 도 3은 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 소자 분리막(11)을 형성하여 활성영역을 정의한다. 활성영역 상에 게이트 산화막(12)과 게이트 도전막(13)을 포함하는 게이트 전극(14)을 형성하고, 게이트 전극(14) 양측에 스페이서(15)를 형성한다. 이후, 게이트 전극(14) 양측의 반도체 기판(10)에 불순물 이온을 주입하여 접합층(16a, 16b)을 형성한다.
도 2 및 도 3을 참조하면, 접합층(16a, 16b)과 게이트 전극(14)이 형성된 반 도체 기판(10)상에 실리사이드용 금속막(17)을 도포한다. 이후 열처리 공정을 실시하여 상기 금속막(17)과 하부의 접합층(16a, 16b)간을 반응시켜 실리사이드(18)를 형성한다. 이후, 반응하지 않은 금속막(17)을 제거한다. 이와 같이 종래에는 금속 실리사이드(18)를 접합층(16a, 16b)에 형성하여 접합층(16a, 16b)의 접촉 저항을 감소시킬 수 있었다. 하지만, 상기의 설명에서와 같이 실리사이드(18) 층을 형성하기 위해서는 금속막의 증착, 열처리 및 금속막의 식각과 같이 그 공정이 복잡해지며, 이로인한 생산원가의 상승을 유발시키게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 SEG 공정을 통해 접합층을 형성한 다음 인시츄(in-situ)로 선택적 텅스텐 증착 공정을 통해 그 상부에 텅스텐막을 형성하여 단채널 효과를 방지하고, 접촉 저항을 줄일 수 있을 뿐만 아니라 제조 공정을 단순화하여 생산원가를 절감시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 상기 반도체 기판 상에 접합층을 형성하는 단계와, 상기 접합층 상에 진공유지하고 연속적으로 선택적 텅스텐층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
여기서, 상기 접합층을 하기 위해 상기 기판의 일부를 제거하여 오목부를 형성하는 단계를 포함하는 것이 바람직하다. 이때, 상기 접합층은 불순물이 도핑되고, 선택적으로 에피텍셜 성장한 에피텍셜층인 것이 바람직하다. 상기 에피텍셜층은 붕소(B)가 도핑된 SiGe 이거나 인(P)이 도핑된 SiC인 것이 바람직하다.
상술한 상기 접합층은 게이트 채널보다 물리적으로 높은 위치에 마련되는 것이 바람직하다.
상술한 상기 접합층을 형성하는 단계는, 상기 반도체 기판에 불순물 이온층을 형성하는 단계와, 상기 불순물 이온층 상에 선택적 에피텍셜 성장 공정을 통해 에피텍셜층을 형성하는 단계를 포함하는 것이 바람직하다. 이때, 상기 에피텍셜층은 Si층, SiGe층 및 SiC층 중 어느 하나의 층인 것이 효과적이다.
상기의 에피텍셜 성장 공정은 10 내지 100torr의 증착압력과 800 내지 950도의 증착 온도하에서 DCS와 HCl의 혼합가스를 소스 가스로 사용하는 저압 화학 기상 증착법 또는 10-5 내지 10-3 torr의 증착 압력과 500 내지 800도의 증착 온도하에서 Si2H6, SiH4, H2, Cl2 가스 또는 이들 가스를 혼합한 혼합가스를 소스 가스로 사용하는 고진공 화학 기상 증착법을 사용하는 것이 바람직하다.
그리고, 상기 선택적 에피텍셜 성장 공정은 10 내지 50torr의 증착 압력과 500 내지 800도의 증착 온도하에서 DCS와 HCl의 혼합 가스에 GeH4 가스를 첨가한 소스 가스를 사용하는 화학 기상 증착법 또는 10-5 내지 10-4torr의 증착 압력과 500 내지 700도의 증착 온도하에서 DCS와 HCl의 혼합 가스에 GeH4가스를 더 첨가한 소스 가스를 사용하는 고진공 화학 기상 증착법을 사용하는 것이 효과적이다.
상술한 상기 선택적 텅스텐 증착 공정은 100 내지 600도의 증착온도 하에서 1 내지 1000sccm의 유량으로 가스를 공급하는 것이 바람직하다. 이때, N2, Ar, He 및 H2 가스 중 어느 하나를 더 첨가하는 것이 효과적이다.
또한, 본 발명에 따른 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 기판에 형성된 에피텍셜층을 포함하는 접합층과, 상기 에피텍셜층 상에 형성된 텅스텐층을 포함하는 반도체 소자를 제공한다.
상술한 상기 에피텍셜층은 Si층, SiGe층 및 SiC층 중 어느 하나를 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 4 내지 도 6은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(100)에 소자 분리막(110)을 형성하여 소자 분리 영역과 활성 영역을 정의한다. 활성 영역 상에 게이트 전극(130)을 형성하고, 게이트 스페이서(140)를 형성한다.
상기의 기판(100)으로는 실리콘 기판을 사용하는 것이 바람직하다. 그리고, 상기 소자 분리막(110)은 국부적 산화에 의한 소자 분리 공정(LOCOS) 또는 얕은 트랜치를 이용한 소자 분리(Shallow Trench Isolation; STI) 방법을 통해 제작할 수 있다. 바람직하게는 STI공정을 적용하여 소자 분리막(110)을 형성한다. 즉, 기판(100)상에 소자 분리 영역을 개방하는 하드 마스크 패턴을 형성한 다음 이를 식각마스크로 하는 식각 공정을 통해 반도체 기판의 일부를 식각하여 트랜치를 마련한다. 이후, 산화막을 도포하여 상기 트랜치를 매립한 다음 하드 마스크 패턴을 제거하여 소자 분리막(110)을 형성한다. 이때, 하드 마스크막 패턴을 제거한 다음 평탄화 공정을 실시할 수도 있다. 물론 자기 정렬(Self Align) STI공정을 도입하여 소자 분리막(110)을 형성할 수도 있다.
상기와 같이 소자 분리막(110)이 마련된 기판(100) 상에 게이트 절연막(120)과 게이트용 도전막(131)을 순차적으로 형성한다. 게이트 절연막(120)으로는 산화 공정 또는 CVD공정을 통해 형성되는 산화막 계열의 물질막을 사용하는 것이 바람직하고, 이에 한정되지 않고 SiO2, SiON, SiN, Al2O3 중 어느 하나의 물질막을 사용할 수 있다. 게이트용 도전막(131)으로는 폴리 실리콘(poly-si), 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge) 중 적어도 어느 하나의 막을 사용하는 것이 바람직하다.
이후, 상기 게이트 절연막(120)과 게이트용 도전막(131)을 패터닝 하여 게이트 전극(130)을 형성한다. 이를 위해 게이트 도전막(131) 상에 감광막을 도포한 다음 포토리소그라피 공정을 통해 게이트 전극 이외 영역을 개방하는 감광막 패턴을 형성한다. 다음으로, 상기 감광막 패턴을 식각마스크로 하는 식각공정을 통해 게이트용 도전막(131)과 게이트 절연막(120)을 식각하여 게이트 전극(130)을 형성하는 것이 바람직하다. 여기서, 상기 게이트 전극(130)은 상술한 설명에 한정되지 않고, 복수층으로 형성될 수 있다. 즉, 게이트용 도전막(131) 상에 게이트 패터닝을 위한 게이트 하드 마스크막이 형성될 수도 있고, 게이트 라인을 위한 금속막이 형성될 수도 있다.
전체 구조상에 스페이서용 산화막(141) 및 질화막(142)을 도포한 다음 스페이서 식각을 실시하여 게이트 스페이서(140)를 형성하는 것이 바람직하다. 상기 스페이서용 산화막(141)으로는 TEOS를 사용하는 것이 바람직하다. 물론 이에 한정되지 않고, 산화막 계열의 물질막 또는 질화막 계열의 물질막을 포함하는 절연성 막을 사용하는 것이 효과적이다. 즉, 전체 구조상에 스페이서용 산화막(141)과 질화막(142)을 CVD방법을 통해 형성한 다음 전면 식각을 실시하여 게이트 전극(130) 의 측벽영역을 제외한 영역의 질화막(142) 및 산화막(141)을 제거하여 게이트 스페이서(140)를 형성하는 것이 바람직하다.
도 5를 참조하면, 게이트 전극(130) 양측의 접합층 형성 영역에 오목부(190)를 형성한다.
즉, 게이트 전극(130) 양측의 기판(100)의 일부를 습식 또는 건식 식각을 실시하여 제거하여 오목부(190)를 형성한다. 이때 오목부 형성을 위한 별도의 마스크를 이용한 패터닝 공정을 실시할 수도 있다.
도 6을 참조하면, SEG 공정을 실시하여 상기 오목부(190)내에 SEG층을 형성하여 접합층(150)을 형성하고, 인시츄로 선택적 텅스텐 증착 공정을 실시하여 접합층(150)상에 텅스텐막(161)을 형성한다.
상기 SEG공정은 화학 기상 증착법(CVD) 또는 고진공 화학 기상 증착법(UHV-CVD)을 사용할 수 있고, 이를 통해 마련된 SEG층으로는 실리콘층, 실리콘 게르마늄층 또는 실리콘 카바이드층을 사용할 수 있다.
이때, SEG층이 실리콘을 포함하는 층일 경우, 10 내지 100torr의 증착 압력과 800 내지 950도의 증착 온도하에서 DCS와 HCl의 혼합가스를 소스 가스로 사용하고, 운송가스로 H2가스를 사용하는 저압 화학 기상 증착법을 통해 SEG공정을 실시하는 것이 바람직하다. 또한, 10-5 내지 10-3 torr의 증착 압력과 500 내지 800도의 증착 온도하에서 Si2H6, SiH4, H2, Cl2 가스 또는 이들 가스를 혼합한 혼합가스를 소스 가스로 사용하는 고진공 화학 기상 증착법을 통해 SEG공정을 실시하는 것이 바 람직하다.
이를 통해 실리콘 상부에만 선택적으로 레이어-바이-레이어(layer by layer)로 실리콘 에피층 성장이 이루어진다. 즉, 접합층(150) 상에 SEG층으로 실리콘층이 성장된다. 이때, 게이트 전극(130)의 실리콘의 게이트 도전막(131)이 노출될 경우 게이트 도전막 상에도 SEG층이 형성될 수 있다. 이를 통해 게이트 전극(130) 양측의 접합층(150)이 기판(100) 상부로 돌출된 엘리베이티드 접합층(엘리베이트 소스/드레인)을 형성하게 된다.
그리고, SEG층이 실리콘-게르마늄을 포함하는 경우, 10 내지 50torr의 증착 압력과 500 내지 800도의 증착 온도하에서 DCS와 HCl의 혼합 가스에 GeH4 가스를 첨가한 소스 가스를 사용하는 화학 기상 증착법을 통해 SEG공정을 실시하는 것이 바람직하다. 또한, 10-5 내지 10-4 torr의 증착 압력과 500 내지 700도의 증착 온도하에서 DCS와 HCl의 혼합 가스에 GeH4가스를 더 첨가한 소스 가스를 사용하는 고진공 화학 기상 증착법을 통해 SEG공정을 실시한다.
이를 통해 실리콘 상부에만 선택적으로 실리콘 게르마늄 에피층을 증착할 수 있다. 이때, 실리콘 게르마늄 에피층을 상기의 접합층(150)으로 형성하는 경우 접합층(150) 내의 케리어들의 이동 속도를 향상시킬 수 있게 된다.
상기의 SEG공정시 붕소(B), 인(P), 비소(As), 인듐(In) 또는 안티몬(Sb)을 도핑 가스로 하여 도핑을 실시할 수 있다. 예를 들어 PMOS일 경우 B2H6가스를, NMOS 일 경우에는 PH3가스를 도핑 가스로 상기 저압 화학 기상 증착 또는 고진공 화학 기상 증착시 주입하여 불순물 도핑을 실시한다. 즉, SEG층으로 붕소(B)가 도핑된 SiGe층이거나, 인(P)이 도핑된 SiC층 일 수 있다. 물론 상기의 SEG공정 후에 이온주입을 통해 불순물 도핑을 실시할 수도 있다. 그리고, SEG 공정 전에 실리콘 표면 상에 마련된 자연 산화막을 제거하기 위한 세정공정을 실시할 수도 있다.
상술한 바와 같이 SEG공정을 통해 접합층(150) 상에 SEG층을 형성하여 접합층(소스/드레인 접합영역)이 디퓨젼되어 생성되는 단채널 효과를 방지할 수 있고, 누설전류를 감소시킬 수 있다.
다음으로 인시츄로 선택적 텅스텐 증착 공정을 통해 접합층(150)상에 텅스텐막(161)을 형성한다.
상기의 선택적 텅스텐 증착 공정은 WF6(tungsten hexa fluoride) 가스를 기판이 놓여있는 반응기에 흘려주어 실리콘이 노출되어 있는 영역에만 선택적으로 텅스텐막(161)을 형성하는 공정이다. 즉, 상기의 게이트 전극(130) 및 접합층(150)이 형성된 기판(100)에 1 내지 1000sccm의 유량으로 WF6가스를 공급한다. 이때 WF6와 실리콘(Si)와의 반응을 살펴보면 WF6(g)+Si(s) -> W(s)+SiFx(g)가 된다. 그리고 상기 공정시 공정 온도는 100 내지 600도 범위로 유지하는 것이 바람직하다. 상술한 선택적 텅스텐 증착 공정은 상기 반응식과 같이 실리콘의 일부를 소모하면서 텅스텐막(161)을 형성하기 때문에 텅스텐층(161) 두께를 10 내지 500Å 두께 범위내 로 얇게 형성하는 것이 바람직하다. 그리고, 선택적 텅스텐 증착 공정시 N2, Ar, He 및 H2 가스 등을 더 첨가할 수 있다. 이때 H2 가스를 추가하는 경우 텅스텐층의 막질을 개선하고, 소모되는 실리콘의 두께를 줄일 수 있다.
상술한 바와 같이 선택적 텅스텐 증착 공정을 통해 접합층(150) 상측에 텅스텐층(161)을 형성하여 이들의 접촉저항을 감소시킬 수 있을 뿐만 아니라 공정을 단순화할 수도 있다. 즉, 종래의 실리사이드를 형성하기 위한 금속막 증착, 열처리 및 금속막 식각과 같은 복잡한 공정 수행 없이 접합층 형성을 위한 공정과 동시에 선택적으로 접합층 상측 영역에만 텅스텐을 형성하므로 공정 단순화는 물론 제작 원가를 절감시킬 수 있다.
또한, 본 발명은 상술한 제작 공정에 한정되지 않고 다양한 제작 공정을 통해 SEG 공정과 선택적 텅스텐 증착 공정을 통해 접합층의 접촉저항의 감소와 공정을 단순화할 수 있다. 하기에서는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 공정을 도면을 참조하여 설명한다. 후술되는 설명중 상술한 실시예의 설명과 중복되는 설명은 생략한다.
도 7 내지 도 9는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 기판(100)에 소자 분리막(110)을 형성하여 소자 분리 영역과 활성 영역을 정의한다. 활성 영역 상에 게이트 전극(130)을 형성하고, 게이트 스페이서(140)를 형성한다. 소정의 이온 주입 공정을 통해 게이트 전극 하측에 채 널 이온을 도핑하여 기판의 상측 영역에 채널 이온층을 형성할 수도 있다.
도 8을 참조하면, 게이트 전극(130) 양측의 기판(100)에 이온주입을 실시하여 이온 주입층(151a, 151b)을 형성한다. 이후, SEG 공정을 실시하여 게이트 전극(130) 상에 SEG층(133)을 형성하고, 이온 주입층(151a, 151b)이 마련된 기판(100) 상에 SEG층(153a, 153b)을 형성하여 이온 주입층(151a, 151b)과 SEG층(153a, 153b)을 포함하는 엘리베이트된 접합층(150a, 150b)을 형성한다. 만일 게이트 전극(130) 상에 실리콘이 아닌 별도의 박막이 마련되는 경우에는 상기 게이트 전극(130) 상층에 SEG층(133)이 형성되지 않을 수도 있다.
PMOS일 경우에는 붕소(B) 이온을 도펀트로하고, NMOS일 경우에는 비소(As) 또는 인(P) 이온을 도펀트로 하여 도핑을 실시하여 이온 주입층(151a, 151b)을 형성한다. 이때, 후속 SEG공정에서 불순물이 함께 주입되어 층이 형성될 경우 상기 이온주입 공정을 생략할 수도 있다.
상기 SEG공정은 화학 기상 증착법(CVD) 또는 고진공 화학 기상 증착법(UHV-CVD)을 사용할 수 있고, 이를 통해 마련된 SEG층(133, 153a, 153b)으로는 실리콘(Si) 에피층, 실리콘 게르마늄(SiGe) 에피층, 실리콘 카바이드(SiC) 에피층이 사용될 수 있다.
이후, SEG 공정후, 인시츄로 선택적 텅스텐 증착 공정을 통해 접합층(150a, 150b)과 게이트 전극(130) 상에 형성된 SEG층(133) 표면에 텅스텐층(161, 163)을 형성한다. 상기 SEG 공정과 선택적 텅스텐 증착 공정을 증착 장비의 진공 브레이크 없이 인시츄로 실시하여 공정을 단순화 할 수 있을 뿐만 아니라 막질간의 계면특성 을 향상시킬 수 있게 된다. 즉, SEG 공정과 선택적 텅스텐 증착 공정을 서로 다른 증착 장비에서 수행할 경우, SEG공정으로 형성된 SEG막 상에 자연 산화막이 형성되게 되어 텅스텐과 실리콘과의 반응력을 떨어뜨리게 된다. 이에 선택적 텅스텐 증착 공정 전에 자연산화막을 제거하는 공정을 더 수행하여야 하는 단점이 있게 된다. 이에 본 실시예에서는 SEG 공정과 선택적 텅스텐 증착 공정을 단일 장비에서 인시츄로 실시하는 것이 바람직하다.
도 9를 참조하면, 게이트 전극(130) 및 접합층(150a, 150b)이 형성된 기판(100) 상에 층간 절연막(170)을 형성하고, 게이트 전극(130) 및 접합층(150a, 150b)에 각기 접속되는 콘택 플러그(180)를 형성한다.
상기의 층간 절연막(170)으로는 산화물 계열의 물질막 또는 질화물 계열의 물질막을 사용하는 것이 바람직하다.
이후, 층간 절연막(170)을 패터닝 하여 접합층(150a, 150b)을 노출하는 콘택홀들을 형성한다. 이때, 상기 콘택홀은 자기 정렬 콘택(self-aligned contact) 기술을 사용하여 형성될 수 있다. 이후, 콘택홀들을 도전성막으로 매립한 다음 평탄화 하여 콘택 플러그(180)를 마련한다. 도전성막으로는 실리콘막을 사용할 수도 있고, 금속성의 막을 사용할 수도 있다. 후속 공정을 통해 콘택 플러그(180)는 비트라인과 같은 금속배선 또는 커패시터와 같은 전기 소자에 접속될 수 있다.
본 실시예에서는 상기 접합층(150a, 150b)의 표면에 텅스텐층(161)이 형성되고, 이를 통해 콘택 플러그(180)와 접속됨으로 인해 접합층(150a, 150b)과 콘택 플러그(180) 사이의 접촉 저항을 줄일 수 있게 된다.
상술한 바와 같이 본 발명은 SEG 공정을 통해 접합층 상에 SGE층을 형성하고, 인시츄로 선택적 텅스텐 증착 공정을 통해 SEG층 상에 텅스텐막을 형성하여 소자의 제조 공정을 단순화시킬 수 있고, 제작 원가를 절감할 수 있다.
또한, 단채널 효과를 방지할 수 있고, 접합층의 접속 저항을 줄일 수 있다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.
Claims (13)
- 반도체 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 상기 반도체 기판 상에 접합층을 형성하는 단계;상기 접합층 상에 진공유지하고 연속적으로 선택적 텅스텐층을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 청구항 1에 있어서,상기 접합층을 하기 위해 상기 기판의 일부를 제거하여 오목부를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 2에 있어서,상기 접합층은 불순물이 도핑되고, 선택적으로 에피텍셜 성장한 에피텍셜층인 반도체 소자의 제조 방법.
- 청구항 3에 있어서,상기 에피텍셜층은 붕소(B)가 도핑된 SiGe 이거나 인(P)이 도핑된 SiC인 반도체 소자의 제조 방법.
- 청구항 1에 있어서,상기 접합층은 게이트 채널보다 물리적으로 높은 위치에 마련된 반도체 소자의 제조 방법.
- 청구항 1에 있어서, 상기 접합층을 형성하는 단계는,상기 반도체 기판에 불순물 이온층을 형성하는 단계;상기 불순물 이온층 상에 선택적 에피텍셜 성장 공정을 통해 에피텍셜층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 6에 있어서,상기 에피텍셜층은 Si층, SiGe층 및 SiC층 중 어느 하나의 층인 반도체 소자의 제조 방법.
- 청구항 3 또는 청구항 6에 있어서,상기 에피텍셜 성장 공정은 10 내지 100torr의 증착압력과 800 내지 950도의 증착 온도하에서 DCS와 HCl의 혼합가스를 소스 가스로 사용하는 저압 화학 기상 증착법 또는 10-5 내지 10-3 torr의 증착 압력과 500 내지 800도의 증착 온도하에서 Si2H6, SiH4, H2, Cl2 가스 또는 이들 가스를 혼합한 혼합가스를 소스 가스로 사용하는 고진공 화학 기상 증착법을 사용하는 반도체 소자의 제조 방법.
- 청구항 3 또는 청구항 6에 있어서,상기 선택적 에피텍셜 성장 공정은 10 내지 50torr의 증착 압력과 500 내지 800도의 증착 온도하에서 DCS와 HCl의 혼합 가스에 GeH4 가스를 첨가한 소스 가스를 사용하는 화학 기상 증착법 또는 10-5 내지 10-4torr의 증착 압력과 500 내지 700도의 증착 온도하에서 DCS와 HCl의 혼합 가스에 GeH4가스를 더 첨가한 소스 가스를 사용하는 고진공 화학 기상 증착법을 사용하는 반도체 소자의 제조 방법.
- 청구항 1에 있어서,상기 선택적 텅스텐 증착 공정은 100 내지 600도의 증착온도 하에서 1 내지 1000sccm의 유량으로 가스를 공급하는 반도체 소자의 제조 방법.
- 청구항 10에 있어서, N2, Ar, He 및 H2 가스 중 어느 하나를 더 첨가하는 반도체 소자의 제조 방법.
- 기판 상에 형성된 게이트 전극;상기 게이트 전극 양측의 상기 기판에 형성된 에피텍셜층을 포함하는 접합층;상기 에피텍셜층 상에 형성된 텅스텐층;을 포함하는 반도체 소자.
- 청구항 11에 있어서,상기 에피텍셜층은 Si층, SiGe층 및 SiC층 중 어느 하나를 포함하는 반도체 소자.
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