JP2006512766A - 厚い歪みシリコン層を形成する方法、および厚い歪みシリコン層を組み込んだ半導体構造 - Google Patents
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Abstract
Description
しかしながら、経済的・物理的な制約により、デバイスを継続的に縮小することがより難しいので、デバイス性能を継続的に高めることができる代替的な解決策が求められている。
近年注目されているキャリア移動度を向上させる方法では、引張歪みを適用するシリコン材料が使用されている。
歪みシリコン(Strained Silicon)は、シリコンゲルマニウム基板上のシリコン層を成長させることにより形成することができる。このシリコンゲルマニウム格子は一般に、格子中により大きなゲルマニウム原子が存在する結果、純粋なシリコン格子よりも広く間隔をあけて配置されることとなる。
シリコン格子の原子がより広く広がるシリコンゲルマニウム格子と整合させられている(aligns with)ので、引張歪みがシリコン層に生成される。実質的には、シリコン原子は互いに引き離される。
シリコン格子に与えられる引張り歪みの量は、シリコンゲルマニウム格子中のゲルマニウムの割合に伴い増加する。
さらに、シリコン原子の核から電子が受ける振動エネルギーはより少ない。このことは、500回から1000回の割合で(この割合は緩和シリコン中におけるよりも少ない。)電子を分散させる。
したがって、歪みシリコン中におけるキャリア移動度は、緩和シリコンと比較して劇的に上昇し、電子について80%以上、正孔(hole)について20%以上の移動度を潜在的に上昇させる。
1.5メガボルト/センチメートルの電界まで、移動度が上昇し続けることが分かっている。これらの要因は、デバイスサイズをさらに縮小させることなくデバイス速度を35%増加させることができ、または性能を低下させることなく電力消費を25%減少させることができると考えられる。
MOSFETは、その上に歪みシリコン12のエピタキシャル層が形成されるシリコンゲルマニウム層10を含む基板上に製造される。
MOSFETは、深いソースおよびドレイン領域14を含む従来のMOSFET構造、浅いソースおよびドレイン拡張部16、ゲート酸化層18、スペーサ22、24によって囲まれたゲート20、シリサイド・ソースおよびドレインコンタクト26、シリサイドゲート・コンタクト28、浅いトレンチ分離30を含んだ従来のMOSFET構造を使用する。
このMOSFETのチャネル領域は歪みシリコン材料を含んでおり、これによりソースおよびドレインの間のキャリア移動度を向上させることができる。
ミスフィット転位は、主に、歪みシリコン格子と下にあるシリコンゲルマニウム支持層の格子との間のずれによって引き起こされる。歪みシリコン層中のミスフィット転位の量は、温度ファクタの結果として増加し得る。
温度要因によりミスフィット転位が引き起こされる可能性がある一例は、歪みシリコン層をたい積した後の冷却期間中である。ミスフィット転位が生じる可能性がある他の一例は、浅いトレンチ分離の形成時のように、例えば1000℃以上の高温に晒される間である。
このような高温は、シリコンゲルマニウム基板のゲルマニウム量(germanium content)を消耗させることとなり、重なる歪みシリコン中にミスフィット転位を形成することとなると考えられている。
ミスフィット転位が形成される割合は、温度が上昇するにつれて指数関数的にあがる。
この臨界膜厚は、シリコン格子に与えられる引っ張り歪みの量、および下にあるシリコンゲルマニウム層のゲルマニウム量による。
例えば、約20%のゲルマニウム量を有するシリコンゲルマニウム層は、ミスフィット転位が生じるおそれなく約200Åの臨界膜厚を維持(サポート)することができるのに対し、約30%のゲルマニウム量を有するシリコンゲルマニウム層は、約80Åの臨界膜厚しか維持することができないことが分かっている。
例えば、MOSFETの性能を効果的に改良するには、約70Åの歪みシリコンが必要とされることが経験的に分かっている。
しかしながら、処理中におけるシリコンの消費を考慮に入れて、その厚みの約2倍の層をまず形成しなければならない。また、このような厚みの層におけるミスフィット転位を回避すべく、下にある層のゲルマニウム量を約20%に制限しなければならない。
これにより歪みシリコン層に与えられる歪みは、ホール移動度に比較的わずかな効果しかないことが分かった。このため、PMOSデバイスにおける歪みシリコンを効果的に適用することが難しい。
以上に加え、浅いトレンチ分離を形成する際のような処理中に一般的に起こる、温度の上昇および下降の双方により引き起こされるミスフィット転位の形成によって、歪みシリコン層の引張歪みが低下するとともに、キャリア移動度がさらに低下する可能性がある。
したがって、歪みシリコン技術の制限的ファクタ(limiting factors)が、いくつかの用途において限られたキャリア移動度をあげるようにバランスを保つことができるが、近年の技術は、移動度を低下させるという欠陥なく、また歪みを緩和させることなく、実効的にキャリア移動度を増加させるのに充分な歪みを与える方法を提供していない。
続いて、歪みシリコン層をシリコンゲルマニウム層上に製造し、単一の連続的な原位置の(in situ)たい積プロセスで第2シリコンゲルマニウム層を歪みシリコン層上に形成する。
この構造は、歪みシリコン層の引張歪みを維持するとともにミスフィット転位の形成を抑制するように、歪みシリコン層の両面に効果的に2層基板(dual substrate)を提供する。
したがって、後に行う加熱および冷却の結果、著しいミスフィット転位が生じる実質的なリスクがなく成長させることができる歪みシリコンの厚みは、事実上、シリコンゲルマニウム層のゲルマニウム量の2倍となる。
まず、第1シリコンゲルマニウム層を有する基板を提供する。その後、歪みシリコン層を第1シリコンゲルマニウム層上に形成し、歪みシリコン層上に第2シリコンゲルマニウム層を、単一の連続的な原位置のたい積プロセスで形成する。
第1および第2シリコンゲルマニウム層は、歪みシリコン層の引張歪みを維持し、後に歪みシリコン層を冷却および加熱する間、ミスフィット転位が形成されるのを抑制する。
この第1および第2シリコンゲルマニウム層は、歪みシリコン層の引張歪みを維持し、歪みシリコン層中にミスフィット転位が形成されるのを抑制する。
その後、第1シリコンゲルマニウム層上に歪みシリコン層を形成する。また、第2シリコンゲルマニウム層を、歪みシリコンに対して単一で連続的な原位置におけるたい積プロセスで形成する。
第1および第2シリコンゲルマニウム層は、歪みシリコン層の引張歪みを維持し、後に歪みシリコン層を冷却および加熱する間、歪みシリコン層中にミスフィット転位が形成されるのを抑制する。
その後、第2シリコンゲルマニウム層を除去し、歪みシリコン層を含んだMOSFETを浅いトレンチ分離の間に形成する。
少なくともMOSFETのチャネル領域は、その上に歪みシリコン層が形成されるシリコンゲルマニウム層のゲルマニウム量によって決定された臨界膜厚よりも厚い、歪みシリコン層からなる。
本発明の好ましい実施形態の一例により、歪みシリコンMOSFETを製造する間の構造を図2aないし図2Lに示す。図2aは、シリコンゲルマニウム層40を含んだ構造を示す。このシリコンゲルマニウム層40は、組成Si1-xGexを有していることが好ましい。このxは約0.3、より一般的には0.1から0.4の範囲にある。
このシリコンゲルマニウム層40は、一般的に、図示しないシリコンウェーハ上に成長し、このシリコンウェーハにより支持される。
例えば、供給ガスとしてSi2H6(ジシラン)(disilane)およびGeH4(ゲルマン)(germane)を使用する化学蒸着法(600℃から900℃の基板温度、ジシラン分圧は30mPa、ゲルマン分圧は60mPaを使用する。)によって、シリコンゲルマニウムを成長させてもよい。代替的なプロセスにおいてSiH4(シラン)を使用してもよい。
これらの定量を使用して開始するか、その代わりに、後に形成される歪みシリコン層との接合部を形成する上側の部分において、所望のゲルマニウム量(例えば30%)を有する傾斜的な組成を形成すべく、ゲルマンの分圧を低い圧力または圧力0から徐々に増加するようにして、シリコンゲルマニウム層40を成長させてもよい。
底部のハードマスク層42は一般的には酸化シリコン(例えばSiO2)であり、上部のハードマスク層44は一般的には窒化ケイ素(例えばSi3N4)である。
図2cは、シリコンゲルマニウム層40からの両層ハードマスク材料を除去し、その後トレンチ中に浅いトレンチ分離48を形成した後の図2bの構造を示している。
この浅いトレンチ分離は、シリコンゲルマニウムの短い熱酸化を実行し、その後、例えば低圧のCVD(LPCVD)TEOSまたは大気圧オゾンTEOS(atmospheric pressure ozone TEOS)によってこのトレンチを充てんするのに充分な厚みまで酸化シリコン層をたい積することにより形成することができる。
その後、酸化シリコン層は、浅いトレンチ分離48がシリコンゲルマニウム層40の表面と略同じ高さになるように、例えば化学的機械的研磨またはエッチバックプロセスによって高密度化され、プレーナ化される。
浅いトレンチ分離48を形成する際に含まれる一般的なプロセスにおいて、1000℃を越えた温度を利用することができる。
歪みシリコンを形成する前に浅いトレンチ分離48を形成することによって、歪みシリコンがこのような高温に晒されることがない。したがって、ミスフィット転位の潜在的な原因としての浅いトレンチ分離処理が除去される。
図2eは、シリコンゲルマニウム40上に歪みシリコン層50を形成し、歪みシリコン50層を被覆するシリコンゲルマニウムの上方層52を形成した後の、図2dの構造を示す。
図2dの構造を生成するエッチ・バックは、浅いトレンチ分離48の上表面よりもシリコンゲルマニウム層40の上表面が低くなるように、シリコンゲルマニウム層40の一部を除去すべく実行される。その結果、浅いトレンチ分離48の上表面が後に形成される上側のシリコンゲルマニウム層52の上表面と略同じ高さになる。しかしながら、この除去量は変えることができる。
好ましくは上側のシリコンゲルマニウム層52を形成する前に歪みシリコン層50を最小限に加熱または冷却する、単一の連続的な原位置における(in situ)プロセスで、この歪みシリコン層50および上側のシリコンゲルマニウム層52を成長させる。
これは、歪みシリコンを所望の厚みに成長させた後、歪みシリコン層の温度を著しく変化させることなく、たい積した材料の組成(composition)をシリコンから所望のゲルマニウム量を有するシリコンゲルマニウムに変化させるために、たい積チャンバ中にゲルマニウム供給ガス(例えば、ゲルマン)を導入することにより達成することができる。
また、温度変化が生じるのに伴い、歪みシリコン層を維持するのに適切な量のシリコンゲルマニウムが歪みシリコン層の上部表面に存在するように、歪みシリコン層上に成長させるシリコンゲルマニウムの厚みを考慮に入れた方法で、最適な歪みシリコンたい積温度と最適なシリコンゲルマニウムたい積温度の間の温度の傾斜を緩やかにすることが望ましい。
上側のシリコンゲルマニウム層52は、歪みシリコン層50中にできた引張歪みを最大限に維持するように、歪みシリコン層50との接合部において下側のシリコンゲルマニウム層40と同じゲルマニウム量(例えば約30%)を有するように形成されるが、所望によりその後徐々に変化させてもよい。
この上側のシリコンゲルマニウム層52の厚みは、特定の用途により決定することができる。
これに対して、この好ましい実施形態の歪みシリコン層50は、それぞれ約30%のゲルマニウム量を有する下側および上側のシリコンゲルマニウム層40、52によってその両面が支持されている。
したがって、歪みシリコン層50は、冷却または後の熱処理の間に著しいミスフィット転位が生じるリスクなく、約80Åよりずっと厚く(一般的に140Åより厚く、また、潜在的に約160Å程度に)形成することができる。
上側のシリコンゲルマニウム層は、シリコンと比べてシリコンゲルマニウムについて非常に高いエッチング選択性を有する選択的なウェットエッチングによって除去することができる。
代替的に、シリコンゲルマニウムを、例えばホット・スチームを使用して高度に制御可能な酸化プロセスを通じて酸化し、その後HF溶液中で除去してもよい。
さらなる処理の前の冷却の間における上側のシリコンゲルマニウム層の存在は、冷却中にミスフィット転位が形成されないような耐性をさらに高める。
形成される材料の層は、歪みシリコン層50上に形成されるゲート絶縁層54を含む。このゲート絶縁層54は一般的には酸化シリコンであるが、酸化物−窒化物−酸化物(ONO)のような他の材料であってもよい。
酸化物は、歪みシリコン層の熱酸化によって成長させることもできるし、または化学蒸着法によってたい積することもできる。ゲート導電層56をゲート絶縁層54上に形成する。
このゲート導電層56は一般的にはポリシリコンを含むが、代替的に、ゲルマニウムが注入されたポリシリコンのような他の材料を含んでいてもよい。
ゲート導電層56は、下側の反射防止膜(BARC)とも呼ばれる下側のハードマスク層58と、上側のハードマスク層60とを含む両層ハードマスク構造により被覆される。
下側のハードマスク層58は、一般的には酸化シリコン(例えばSiO2)である。また、上側のハードマスク層60は、一般的に窒化ケイ素(例えばSi3N4)である。
パターニングは、エッチングマスクとしてフォトレジストマスクを使用して上側のハードマスク層をパターン化し、次に、エッチングマスクとしてパターン化された上側のハードマスク層を使用して下側のハードマスク層をパターン化し、次に、エッチングマスクとしてパターン化された下側のハードマスク層を使用してゲート導電層をパターン化し、その後ハードマスクとしてゲート62を使用してゲート絶縁層をパターン化する、一連の異方性エッチングを使用して行なわれる。
薄い第1ゲートスペーサ60は、保護材料からなる共形層をたい積し、その後、ゲート62およびゲート絶縁膜64の周りに形成された薄い第1ゲートスペーサ66を残すべく、垂直でない面から保護材料を除去するために異方性エッチングを実行することによって好適に形成される。
薄い第1ゲートスペーサ66は、好ましくは、酸化シリコンまたは窒化ケイ素からなる。
ハロー領域(図示しない)を、浅いソースおよびドレイン拡張部を注入する前に注入してもよい。ハロー領域は、ソースおよびドレイン拡張部68のドーパントと反対のタイプのドーパントでドープされた領域である。
このハロー領域は、ソースおよびドレイン拡張部68の端部における空乏領域を短くすることによって、ショートチャネル「パンチ・スルー」効果を抑制できるようにする。
このハロー領域は、好ましくは、ハロー領域がゲート62の下において、アニーリングの後のソースおよびドレイン拡張部68の端部の予想される場所の下まで広がるように、基板の表面に対する小さな角度を持つ低エネルギーイオン注入される。
ソースおよびドレイン拡張部68のように、このハロー領域はチャネル領域の両側に形成され、ソースおよびドレイン拡張部が形成されるべき端部の下のチャンネル領域の方に拡張する。
MOSFETのチャネル領域に関するソースおよびドレイン領域72の位置を決定すべく、第2スペーサ70は、深いソースおよびドレイン領域72を注入する間、インプラント・マスクとしての役割を果たす。
深いソースおよびドレイン領域72の深さは、歪みシリコン層50を越えてより下にあるシリコンゲルマニウム層40中に広がる。
注入したドーパントがアニーリング中に歪みシリコン層50およびシリコンゲルマニウム層40中に拡散することがある。
このシリサイドコンタクトは、半導体と金属とを含む化合物(compound)からなる。典型的には、コバルト(Co)のような金属が使用されるが、ニッケル(Ni)のような他の金属が使用されてもよい。このシリサイドコンタクトは、基板上に金属の薄い共形層をたい積し、その後、金属と下にある半導体との間のコンタクトの部分においてシリサイド化合物の形成を促進すべくアニーリングし、それから余った金属を除去することにより形成される。
その結果、下側のシリコンゲルマニウム層40の上面は、浅いトレンチ分離48の上面とほぼ同じ高さとなる。また、その後、シリコンゲルマニウム層40上に選択的な成長によって形成される歪みシリコン層50が、狭いトレンチ分離48の上面の上に拡張する。
選択的な成長プロセスが使用されるので、シリコン酸化物の狭いトレンチ分離48上にはシリコン成長はほとんどない。
したがって、狭いトレンチ分離48の上の領域には何もないままであり、BPSGのような保護層が適用される場合、後のプロセスにおいて充てんされる。
図4は、図2aないし図2Lの好ましい実施形態、上述した代替的な実施形態および他の代替例を含んだ歪みシリコン層を形成するためのプロセス・フローを示している。
まず最初に、基板を提供する(ステップ80)。この基板は、第1シリコンゲルマニウム層を含んでいる。その後、第1シリコンゲルマニウム層上に歪みシリコン層を形成する(ステップ82)。歪みシリコン層は、第1シリコンゲルマニウム層のゲルマニウム量によって決定される従来の臨界膜厚よりも厚いことが好ましい。
その後、第2シリコンゲルマニウム層を、歪みシリコンに対して単一で連続的な原位置におけるたい積プロセスで形成する(ステップ84)。
第1および第2シリコンゲルマニウム層は、歪みシリコン層の引張歪みを維持し、歪みシリコン層が臨界膜厚よりも厚い箇所における歪みシリコン層中におけるミスフィット転位の形成をも抑制する。
まず最初に、基板を提供する(ステップ90)。この基板は、第1シリコンゲルマニウム層を含んでいる。その後、このシリコンゲルマニウム層中に浅いトレンチ分離を形成する(ステップ92)。
その後、歪みシリコン層を第1シリコンゲルマニウム層上に形成し(ステップ94)、歪みシリコンに対して単一で連続的な原位置におけるたい積プロセスで第2シリコンゲルマニウム層を形成する(ステップ96)。
歪みシリコン層を形成する前に、エッチバック工程を第1シリコンゲルマニウム層上で実行してもよい。
その後、第2シリコンゲルマニウム層を除去し(ステップ98)、歪みシリコン層を含んだMOSFETを浅いトレンチ分離(100)の間に形成する。
ある実施形態の一例では、酸化物、または酸化物−窒化物−酸化物のゲート絶縁層の代わりに、下側のシリコンゲルマニウム層の格子定数と同等の格子定数を有し、これにより歪みシリコン層の中の引張歪みをより維持できる、結晶性の(crystalline)高誘電率の(high-k)絶縁層を使用する。
例えば、20%のシリコンゲルマニウム層については、結晶性のDyScO3またはGaScO3のゲート絶縁層が適切な格子を提供する。
このような結晶は、分子線エピタキシー(MBE)によって成長させることができる。
さらなる実施形態においては、結晶性の高誘電率の絶縁層(dielectric layer)をSOI構造中の絶縁基板として使用してもよいし、またこのような構造中のゲート絶縁材料として使用してもよい。
例えば処理タスク間の保護膜(passivation layer)または保護層(protective layer)の形成および除去、フォトレジストマスクおよび他のマスキング層の形成および除去、ドーピングおよび反ドーピング、洗浄、プレーナ化、および他のタスクのような中間の処理タスクを、特に上述のタスクと共に実行してもよい。
さらに、全体的なウェーハのように基板全面上においてこのプロセスを実行する必要はないが、基板の一部分上において選択的に実行してもよい。
このように、現在では図に示したような上述の実施形態が好ましいが、これらの実施形態は単なる一例として記載されていることを理解すべきである。
本発明は特定の実施形態に限られず、それどころか、請求の範囲およびこの均等の範囲内にある、様々な修正例、組み合わせおよび置換に及ぶ。
Claims (10)
- 第1シリコンゲルマニウム層(40)を含む基板を提供するステップと、
前記第1シリコンゲルマニウム層(40)上に歪みシリコン層(50)を形成するステップと、
前記歪みシリコン層(50)上に第2シリコンゲルマニウム層(52)を、前記歪みシリコン層(50)に関して単一の連続的な原位置のたい積プロセスで形成するステップと、を含み、
前記第1シリコンゲルマニウム層(40)および第2シリコンゲルマニウム層(52)は、前記歪みシリコン層(50)の引張歪みを維持し、前記歪みシリコン層(50)中にミスフィット転位が形成されるのを抑制する、
歪みシリコン層を形成する方法。 - 前記第1シリコンゲルマニウム層(40)は、組成Si1-xGexを有しており、前記xは0.1から0.4の範囲にある、請求項1記載の方法。
- 前記歪みシリコン層(50)は、前記第1シリコンゲルマニウム層(40)のゲルマニウム量によって決定される臨界膜厚よりも厚い、請求項1記載の方法。
- 第1シリコンゲルマニウム層(40)を含む基板を提供するステップと、
前記第1シリコンゲルマニウム層(40)中に浅いトレンチ分離(48)を形成するステップと、
前記第1シリコンゲルマニウム層(40)上に歪みシリコン層(50)を形成するステップと、
前記歪みシリコン層(50)上に第2シリコンゲルマニウム層(52)を、前記歪みシリコン層(50)に関して単一の連続的な原位置のたい積プロセスで形成するステップと、を含み、
前記第1シリコンゲルマニウム層(40)および第2シリコンゲルマニウム層(52)は、前記歪みシリコン層(50)の引張歪みを維持し、前記歪みシリコン層(50)中にミスフィット転位が形成されるのを抑制する、
半導体デバイスを形成する方法。 - 前記歪みシリコン層(50)は、前記第1シリコンゲルマニウム層(40)のゲルマニウム量によって決定される臨界膜厚よりも厚い、請求項4記載の方法。
- 前記第2シリコンゲルマニウム層(52)を除去するステップと、
前記浅いトレンチ分離(48)の間の前記歪みシリコン層(50)を含むMOSFETを形成するステップとをさらに含む、請求項4記載の方法。 - 前記歪みシリコン層(50)を形成する前に、前記浅いトレンチ分離(48)の上表面よりも前記第1シリコンゲルマニウム層(40)の上表面が低くなるように、前記シリコンゲルマニウム層(40)の一部を除去する、請求項4記載の方法。
- 第1シリコンゲルマニウム層(40)と、
この第1シリコンゲルマニウム層(40)上に成長させた歪みシリコン層(50)と、
この歪みシリコン層(50)上に成長させた第2シリコンゲルマニウム層(52)と、を含み、
前記第1シリコンゲルマニウム層(40)と前記第2シリコンゲルマニウム層(52)は、前記歪みシリコン層(50)中の引張歪みを維持し、前記歪みシリコン層(50)中にミスフィット転位が形成されるのを抑制する、
半導体構造。 - 前記歪みシリコン層(50)は、前記第1シリコンゲルマニウム層(40)のゲルマニウム量によって決定される臨界膜厚よりも厚い、請求項8記載の構造。
- 前記第2シリコンゲルマニウム層(52)と前記歪みシリコン層(50)とを貫通して前記第1シリコンゲルマニウム層(40)中に広がる、浅いトレンチ分離(48)をさらに含む、請求項8記載の半導体構造。
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