JPH10308503A - 絶縁体上にひずみ層を形成する方法 - Google Patents

絶縁体上にひずみ層を形成する方法

Info

Publication number
JPH10308503A
JPH10308503A JP10116473A JP11647398A JPH10308503A JP H10308503 A JPH10308503 A JP H10308503A JP 10116473 A JP10116473 A JP 10116473A JP 11647398 A JP11647398 A JP 11647398A JP H10308503 A JPH10308503 A JP H10308503A
Authority
JP
Japan
Prior art keywords
layer
forming
sige
strained
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10116473A
Other languages
English (en)
Other versions
JP2908787B2 (ja
Inventor
Jack Oon Chu
ジャック・オオン・チュ
Eseldin Ismail Kuharid
クハリッド・エッズエルディン・イズメイル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH10308503A publication Critical patent/JPH10308503A/ja
Application granted granted Critical
Publication of JP2908787B2 publication Critical patent/JP2908787B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Abstract

(57)【要約】 【課題】 絶縁基板上にひずみＳｉおよびＳｉＧｅ層を
形成する。 【解決手段】 ＳＯＩ基板およびＳＯＩ基板を形成する
方法は、第１の基板１２上にＳｉおよび／またはＳｉＧ
ｅのひずみ層１６，１７を形成する工程と、ひずみ層１
６，１７上にＳｉおよび／またはＳｉＯ2 の層１８を形
成する工程と、上面に絶縁体層を有する第２の基板１９
をひずみ層１７の上面に接合する工程と、第１の基板１
２を除去する工程とを含む。本発明は、絶縁基板上にひ
ずみＳｉ層およびＳｉＧｅ層を形成する問題を克服す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁体上のＳｉ／
ＳｉＧｅ層（ＳＯＩ）に関し、特に、相補形金属酸化膜
半導体（ＣＭＯＳ）トランジスタ，変調ドープト電界効
果トランジスタ（ＭＯＤＦＥＴ），およびヘテロ接合バ
イポーラ・トランジスタ（ＨＢＴ）のようなデバイス製
造のために有効な絶縁体上のひずみＳｉ／ＳｉＧｅ層に
関する。
【０００２】
【従来の技術】ひずみＳｉチャネルにおける電子移動度
は、バルクＳｉ層における電子移動度よりも著しく大き
い。室温で測定された値では、同じ電子密度のＳｉでは
４００ｃｍ2 ／Ｖｓであるのに対して、約３，０００ｃ
ｍ2 ／Ｖｓである。同様に、高いＧｅ含有量（６０％〜
８０％）を有するひずみＳｉＧｅ層におけるホール移動
度は、Ｓｉにおけるホール移動度の５倍以上大きい（１
５０ｃｍ2 ／Ｖｓに対して８００ｃｍ2 ／Ｖｓ）。従っ
て、高速度応用におけるこのような層の導入または使用
は、従来のＳｉデバイスよりもより大きい動作速度を生
み出すことが期待される。
【０００３】しかしながら、高速度応用の一つの問題
は、導電性にすることができる下層基板の問題である。
ＧａＡｓマイクロ波デバイスは、半絶縁性ＧａＡｓ基板
を容易に利用できるという事実によって利益を得てい
る。Ｓｉ技術において、絶縁性基板を形成する一般的な
方法は、シリコン・オン・インシュレータ（ＳＯＩ）、
シリコン・オン・サファイア（ＳＯＳ）を形成するＳｅ
ｐｅｒａｔｅｄ ｂｙ Ｉｍｐｌａｎｔ Ｏｘｙｇｅｎ
（ＳＩＭＯＸ）、または、ｂｏｎｄ ａｎｄ ｅｔｃｈ
ｂａｃｋ Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏ
ｒ（ＢＥＳＯＩ）を用いている。
【０００４】ひずみＳｉ層を成長させるために、これら
の基板のいずれかから開始するならば、まず緩和ＳｉＧ
ｅバッファを成長させなければならない。このようなバ
ッファを低い転移密度で形成するためには、ＳｉＧｅの
Ｇｅ含有量は、約１μｍの厚さの距離にわたってグレー
ドされなければならない。Ｆ．ＬｅＧｏｕｅｓらの１９
９９５年６月７日出願の米国特許第０８／４７４，２０
９号明細書は、ＳｉＧｅのＧｅ含有量が厚さの関数とし
て変化するグレーディッド層上の、低欠陥密度の単結晶
材料よりなる不均衡なすなわち緩和された上層を開示し
ている。グレーディッド層の厚さは、絶縁体上の薄いエ
ピタクシャル層の要件と無関係になり、これがＳＯＩの
主な利点である。
【０００５】Ｋ．Ｅ．ＩｓｍａｉｌおよびＦ．Ｓｔｅｒ
ｎに１９９６年７月９日に発行された米国特許第５，５
３４，７１３号明細書では、複数のエピタキシャル半導
体層が半導体基板上に成長されている。複数の層の一つ
は、引張ひずみ下のシリコンまたはシリコン・ゲルマニ
ウムであり、一つの層は、圧縮ひずみ下のシリコン・ゲ
ルマニウムであり、これにより、ｎチャネル電界効果ト
ランジスタを引張ひずみ下のチャネルで、ｐチャネル電
界効果トランジスタを圧縮ひずみ下のチャネルで形成す
ることができる。
【０００６】
【発明が解決しようとする課題】従って、絶縁基板上
に、引張ひずみ下のＳｉチャネル，緩和ＳｉＧｅ層，お
よび圧縮ひずみ下のＳｉＧｅチャネルを形成することが
できる方法が必要とされる。
【０００７】
【課題を解決するための手段】本発明によれば、ＳＯＩ
基板、および絶縁体上にひずみ層を形成する方法は、第
１の半導体基板を選択する工程と、前記第１の半導体基
板上にＳｉ1-y Ｇｅyの第１のエピタキシャル段階層を
形成する工程と、前記第１の段階層上にＳｉＧｅの第２
の緩和層を形成する工程と、ＳｉＧｅの第３のｐ++ドー
プト層を形成する工程と、前記第３の層上にＳｉおよび
ＳｉＧｅの層よりなる群から選択された第４のエピタキ
シャルひずみ層を形成する工程と、Ｓｉ1-X ＧｅX の第
５の緩和層を形成する工程と、Ｓｉの第６の層を形成す
る工程と、ＳｉまたはＳｉＯ2 の上層を有する第２の基
板を選択する工程と、前記第６の層の上面と前記第２の
基板とを接合する工程と、前記第１の基板と前記第１お
よび第２の層とを除去する工程とを含んでいる。
【０００８】さらに、前記第３の層を、ＦＥＴデバイス
を形成する前に除去することができる。
【０００９】さらに、一つ以上の追加のエピタキシャル
ひずみ層を形成することができる。一つ以上の層は、高
いホール移動度を有することができ、一つ以上の層は、
高い電子移動度を有することができる。
【００１０】本発明は、さらに、第４のエピタキシャル
ひずみ層を形成する前に、イオン注入によってウェルま
たはイオン注入領域を形成することを提供する。
【００１１】
【発明の実施の形態】図１には、本発明の部分的な実施
例１０が示され、この実施例１０は、基板１２と、複数
の層１３〜１９とを有している。基板１２は、Ｓｉ，Ｓ
ｉＧｅなどのような、エピタキシャル層を形成するのに
適した単結晶材料とすることができる。Ｓｉ1-Y ＧｅY
の第１のエピタキシャル・グレーディッド層１３が、基
板１２の上面に形成される。ＳｉＧｅ層の形成は、Ｂ．
Ｓ．Ｍｅｙｅｒｓｏｎに１９９４年３月２９日に発行さ
れたの米国特許第５２９８４５２号明細書に開示の技術
によって形成することができる。この米国特許の内容
は、本明細書の内容に含まれる。層１３では、Ｇｅの濃
度ｙは、０から０．２〜０．５の範囲の値にまで変える
ことができる。Ｇｅの格子常数は、Ｓｉの格子常数より
も大きい約０．０４である。ＳｉＧｅ合金の格子常数
は、Ｇｅ濃度に対して線形である。従って、ｙ＝０．５
の場合、格子常数は、Ｓｉの格子常数の約１．０２倍で
ある。層１３は、例えば、１０００ｎｍの厚さとするこ
とができる。Ｓｉ1-X ＧｅX の第２の緩和エピタキシャ
ル層１４が、層１３上に形成される。層１３は、２００
〜１０００ｎｍの範囲の厚さを有することができる。層
１４内のＧｅ含有量ｘは、層１３の上面の格子常数に一
致するように選ばれる。従って、層１４は本質的にひず
みがない。ｘは、０．２〜０．５の範囲とすることがで
きる。緩和層１４の上には、同じＧｅ含有量ｘか、また
はドーパントによって生じた逆ひずみを補償するために
わずかに高い含有量の第３のｐ++ドープト層１５が成長
され、連続処理におけるエッチング停止層として働く。
層１５は、５×１０19〜５×１０20原子ｃｍ -3の範囲で
ドープすることができる。ドーピング濃度が高いほど選
択性が良くなる。層１５は、２００〜１０００ｎｍの範
囲の厚さを有することができる。
【００１２】第４のエピタキシャルひずみ層１６が、層
１５の上面に形成される。層１６は、ＳｉおよびＳｉＧ
ｅよりなる群から選択することができる。層１６に加え
て、層１７のようなＳｉＧｅおよびＳｉの追加のひずみ
層を形成することができる。層１６および層１７は、４
〜１０ｎｍの厚さを有することができる。層１６はＳｉ
とすることができ、層１７はＳｉ1-Z ＧｅZ とすること
ができ、ｚは、０．５〜０．８の範囲にある。層１６
は、ひずみによる高い電子移動度を有することができ、
層１７は、ひずみにより高いホール移動度を有すること
ができる。
【００１３】Ｓｉ1-X ＧｅX の第５のエピタキシャル緩
和層１８が、層１７上に形成される。層１８は、０．２
〜０．５の範囲のＧｅ濃度ｘと、５０〜１００ｎｍの範
囲の厚さとを有することができる。Ｓｉの第６の層１９
が、層１８の上に成長される。層１９は、部分的に酸化
してＳｉＯ2 層（図示せず）を形成する上面２０を有し
ている。ひずみＳｉおよびＳｉＧｅ層の形成について、
米国特許第５，５３４，７１３号明細書を参照できる。
その内容は、本明細書の内容に含まれる。層１９は、５
〜２０ｎｍの範囲の厚さを有するＳｉキャップ層とする
ことができる。
【００１４】図２に示すように、ＳｉＯ2 の上層２８を
有する第２の基板２６が選択される。また、層２８は、
Ｓｉとすることができる。第２の基板２６は、Ｓｉとす
ることができる。第２の基板２６は、上層２８を層１９
の上面に向けて配置し、接合される。
【００１５】次に、第２の基板２６は、図２に示すよう
なホワイト・ワックスのような保護マスク３４で被覆す
ることができる。次に、バイア面１１と、基板１２と、
層１３および層１４とが、例えば、熱ＫＯＨ溶液でエッ
チング除去され、図３に示すような重度ドープト層１５
上でエッチングは停止する。
【００１６】次に、保護マスク３４が除去される。層１
５は、縦形接合電界効果トランジスタ（ＪＦＥＴ）また
はヘテロ接合バイポーラトランジスタ（ＨＢＴ）のよう
なデバイス応用のために保持することができ、あるい
は、酸化によって、例えば６５０℃〜７５０℃の範囲の
ウェットＯ2 による酸化によって除去することができ、
図４に示すように、ＳｉＧｅ層１５のＳｉＧｅ酸化物で
あるＳｉ1-X ＧｅX Ｏ2の層３７を形成する。次に、層
３７は、ＨＦによって選択的エッチングされ、層１６の
上面３９を露出することができる。
【００１７】層１６は、高い電子移動度を有する引張ひ
ずみ下のＳｉチャネルを有し、層１７は、高いホール移
動度を有する圧縮ひずみ下のＳｉＧｅチャネルを有する
ことができ、層１６および層１７は、共に、５０〜１０
０ｎｍの範囲の厚さとすることができ、絶縁層２８によ
って基板２６から分離されている。層３７を持たない図
４に示す構造は、電界効果トランジスタの可能な最高速
性能を生み出す。
【００１８】図５においては、図１に示す部分的な実施
例を、図２に示すように第２の基板を選択し層１９に接
合する工程の前に、さらに処理することができる。図５
の矢印４０で示すように、ｎドーパントは、層１９およ
び１８にイオン注入され、ｎウェル４２を形成すること
ができる。ｎドーパントが、Ｐ+ またはＡｓ+ とするこ
とができる。さらに、図５に矢印４６で示すように、Ｂ
+ のようなｐドーパントが、層１９および層１８にイオ
ン注入され、ｐウェル４８を形成することができる。層
１９および層１８にイオン注入を行う利点は、注入され
るイオンが、典型的な製造処理におけるように、キャリ
ア移送チャネルすなわち層１６および１７を通過する必
要がないことである。従って、キャリア移動度によるチ
ャネルの高品質は、連続して形成されると維持される。
【００１９】ひずみＳｉおよびＳｉＧｅ層を有するＳＯ
Ｉ基板と、その形成方法について説明してきたが、当業
者によれば、本発明の広い範囲から逸脱することなく、
変形および変更が可能であることは明らかであり、これ
は、本発明の特許請求の範囲のみに限定されるものでは
ない。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）絶縁体上にひずみ層を形成する方法において、第
１の半導体基板を選択する工程と、前記第１の半導体基
板上に、Ｓｉ1-Y ＧｅY の第１のエピタキシャル・グレ
ーディッド層を形成する工程と、ＳｉＧｅの第２の緩和
層を形成する工程と、ＳｉＧｅの第３のｐ++ドープト層
を形成する工程と、ＳｉおよびＳｉＧｅよりなる群から
選択された第４のエピタキシャルひずみ層を形成する工
程と、Ｓｉ1-X ＧｅX の第５の緩和層を形成する工程
と、Ｓｉの第６の層を形成する工程と、ＳｉおよびＳｉ
Ｏ2 よりなる群から選択された上層を有する第２の基板
を選択する工程と、前記第６の層の上面と前記第２の基
板とを接合する工程と、前記第１の基板と前記第１およ
び第２の層とを除去する工程と、を含むことを特徴とす
る絶縁体上にひずみ層を形成する方法。 （２）前記第３の層の少なくとも一部を除去する工程
を、さらに含むことを特徴とする、上記（１）に記載の
絶縁体上にひずみ層を形成する方法。 （３）前記第３の層の少なくとも一部を除去する工程
が、前記第３の層をウェットＯ2 で６５０℃〜７５０℃
の範囲の温度で酸化することを含むことを特徴とする、
上記（１）に記載の絶縁体上にひずみ層を形成する方
法。 （４）前記第１の基板と前記第１および第２の層とを除
去する工程が、緩衝フッ化水素酸によってエッチングす
る工程を含むことを特徴とする、上記（１）に記載の絶
縁体上にひずみ層を形成する方法。 （５）前記選択する工程の前に、前記第６の層上にＳｉ
Ｏ2 層を形成する工程をさらに含むことを特徴とする、
上記（１）に記載の絶縁体上にひずみ層を形成する方
法。 （６）前記第６の層を形成する工程の後に、前記第５お
よび第６の層内にイオン注入によってドープされた領域
を形成する工程をさらに含むことを特徴とする、上記
（１）に記載の絶縁体上にひずみ層を形成する方法。 （７）電子デバイスを形成する構造において、基板と、
絶縁体層と、Ｓｉ層と、Ｓｉ1-X ＧｅX の緩和層と、Ｓ
ｉおよびＳｉＧｅよりなる群から選択された第１のひず
み層と、を有することを特徴とする電子デバイスを形成
する構造。 （８）前記第１のひずみ層の上に、ＳｉおよびＳｉＧｅ
よりなる群から選択された第２のひずみ層をさらに有す
ることを特徴とする、上記（７）に記載の電子デバイス
を形成する構造。 （９）前記第１のひずみ層がＳｉＧｅであり、前記第２
のひずみ層がＳｉであることを特徴とする、上記（８）
に記載の電子デバイスを形成する構造。 （１０）前記第１のひずみ層がＳｉであり、前記第２の
ひずみ層がＳｉＧｅであることを特徴とする、上記
（８）に記載の電子デバイスを形成する構造。
【図面の簡単な説明】
【図１】第１の一連の処理工程で作製された本発明の部
分的な実施例の断面図である。
【図２】図１に対して追加の処理工程で作製された本発
明の部分的な実施例の断面図である。
【図３】本発明の第１の実施例の断面図である。
【図４】本発明の第２の実施例の断面図である。
【図５】本発明の部分的な実施例の断面図であり、イオ
ン注入によってｐまたはｎのウェルまたは領域を形成す
る処理工程を示す。
【符号の説明】
１１ バイア面 １２ 基板 １３ 層 １４ 緩和層 １７ 層 １８ エピタキシャル層 ２６ 第２の基板 ２８ 上層 ３４ マスク ４２ ｎウェル ４８ ｐウェル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クハリッド・エッズエルディン・イズメイ ル アメリカ合衆国 10603 ニューヨーク州 ホワイト プレインズ ウッドランド ヒルズ ロード 105

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】絶縁体上にひずみ層を形成する方法におい
    て、 第１の半導体基板を選択する工程と、 前記第１の半導体基板上に、Ｓｉ1-Y ＧｅY の第１のエ
    ピタキシャル・グレーディッド層を形成する工程と、 ＳｉＧｅの第２の緩和層を形成する工程と、 ＳｉＧｅの第３のｐ++ドープト層を形成する工程と、 ＳｉおよびＳｉＧｅよりなる群から選択された第４のエ
    ピタキシャルひずみ層を形成する工程と、 Ｓｉ1-X ＧｅX の第５の緩和層を形成する工程と、 Ｓｉの第６の層を形成する工程と、 ＳｉおよびＳｉＯ2 よりなる群から選択された上層を有
    する第２の基板を選択する工程と、 前記第６の層の上面と前記第２の基板とを接合する工程
    と、 前記第１の基板と前記第１および第２の層とを除去する
    工程と、 を含むことを特徴とする絶縁体上にひずみ層を形成する
    方法。
  2. 【請求項２】前記第３の層の少なくとも一部を除去する
    工程を、さらに含むことを特徴とする、請求項１に記載
    の絶縁体上にひずみ層を形成する方法。
  3. 【請求項３】前記第３の層の少なくとも一部を除去する
    工程が、前記第３の層をウェットＯ 2 で６５０℃〜７５
    ０℃の範囲の温度で酸化することを含むことを特徴とす
    る、請求項１に記載の絶縁体上にひずみ層を形成する方
    法。
  4. 【請求項４】前記第１の基板と前記第１および第２の層
    とを除去する工程が、緩衝フッ化水素酸によってエッチ
    ングする工程を含むことを特徴とする、請求項１に記載
    の絶縁体上にひずみ層を形成する方法。
  5. 【請求項５】前記選択する工程の前に、前記第６の層上
    にＳｉＯ2 層を形成する工程をさらに含むことを特徴と
    する、請求項１に記載の絶縁体上にひずみ層を形成する
    方法。
  6. 【請求項６】前記第６の層を形成する工程の後に、前記
    第５および第６の層内にイオン注入によってドープされ
    た領域を形成する工程をさらに含むことを特徴とする、
    請求項１に記載の絶縁体上にひずみ層を形成する方法。
  7. 【請求項７】電子デバイスを形成する構造において、 基板と、 絶縁体層と、 Ｓｉ層と、 Ｓｉ1-X ＧｅX の緩和層と、 ＳｉおよびＳｉＧｅよりなる群から選択された第１のひ
    ずみ層と、 を有することを特徴とする電子デバイスを形成する構
    造。
  8. 【請求項８】前記第１のひずみ層の上に、ＳｉおよびＳ
    ｉＧｅよりなる群から選択された第２のひずみ層をさら
    に有することを特徴とする、請求項７に記載の電子デバ
    イスを形成する構造。
  9. 【請求項９】前記第１のひずみ層がＳｉＧｅであり、前
    記第２のひずみ層がＳｉであることを特徴とする、請求
    項８に記載の電子デバイスを形成する構造。
  10. 【請求項１０】前記第１のひずみ層がＳｉであり、前記
    第２のひずみ層がＳｉＧｅであることを特徴とする、請
    求項８に記載の電子デバイスを形成する構造。
JP10116473A 1997-04-30 1998-04-27 絶縁体上にひずみ層を形成する方法 Expired - Fee Related JP2908787B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/846,605 US5906951A (en) 1997-04-30 1997-04-30 Strained Si/SiGe layers on insulator
US08/846605 1997-04-30

Publications (2)

Publication Number Publication Date
JPH10308503A true JPH10308503A (ja) 1998-11-17
JP2908787B2 JP2908787B2 (ja) 1999-06-21

Family

ID=25298400

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10116473A Expired - Fee Related JP2908787B2 (ja) 1997-04-30 1998-04-27 絶縁体上にひずみ層を形成する方法

Country Status (4)

Country Link
US (2) US5906951A (ja)
JP (1) JP2908787B2 (ja)
KR (1) KR100295733B1 (ja)
TW (1) TW388969B (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004512683A (ja) * 2000-10-19 2004-04-22 インターナショナル・ビジネス・マシーンズ・コーポレーション エッチ・バック法を用いた低欠陥ＳｉＧｅの層移動
JP2005532688A (ja) * 2002-07-09 2005-10-27 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ バッファ層を備えるウエハからの薄層の転移
JP2005532686A (ja) * 2002-07-09 2005-10-27 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 歪み半導体材料から成る層の転移方法
JP2005340810A (ja) * 2004-05-25 2005-12-08 Samsung Electronics Co Ltd マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
JP2005539392A (ja) * 2002-09-18 2005-12-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ バッファ層を有しないウエハからの緩和された有用層の形成
JP2006512766A (ja) * 2002-12-31 2006-04-13 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 厚い歪みシリコン層を形成する方法、および厚い歪みシリコン層を組み込んだ半導体構造
US7084051B2 (en) 2002-06-07 2006-08-01 Sharp Kabushiki Kaisha Manufacturing method for semiconductor substrate and manufacturing method for semiconductor device
US7138650B2 (en) 2001-08-06 2006-11-21 Sumitomo Mitsubishi Silicon Corporation Semiconductor substrate, field-effect transistor, and their manufacturing method of the same
JP2007518264A (ja) * 2004-01-16 2007-07-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。
JP2007524219A (ja) * 2003-01-14 2007-08-23 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 半導体装置、および薄層歪緩和バッファ成長方法
US7491612B2 (en) 2003-12-23 2009-02-17 Infineon Technologies Ag Field effect transistor with a heterostructure and associated production method
US7977221B2 (en) 2007-10-05 2011-07-12 Sumco Corporation Method for producing strained Si-SOI substrate and strained Si-SOI substrate produced by the same
US8921205B2 (en) 2002-08-14 2014-12-30 Asm America, Inc. Deposition of amorphous silicon-containing films

Families Citing this family (215)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070122997A1 (en) 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US6159824A (en) 1997-05-12 2000-12-12 Silicon Genesis Corporation Silicon-on-silicon wafer bonding process using a thin film blister-separation method
CA2295069A1 (en) 1997-06-24 1998-12-30 Eugene A. Fitzgerald Controlling threading dislocation densities in ge on si using graded gesi layers and planarization
US6689211B1 (en) 1999-04-09 2004-02-10 Massachusetts Institute Of Technology Etch stop layer system
US7227176B2 (en) * 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
JP3762221B2 (ja) * 1998-04-10 2006-04-05 マサチューセッツ・インスティテュート・オブ・テクノロジー シリコンゲルマニウムエッチング停止層システム
JP4258034B2 (ja) * 1998-05-27 2009-04-30 ソニー株式会社 半導体装置及び半導体装置の製造方法
US6607948B1 (en) 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
DE60042666D1 (de) * 1999-01-14 2009-09-17 Panasonic Corp Halbleiterbauelement und Verfahren zu dessen Herstellung
JP2000243854A (ja) 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
FR2791810B1 (fr) * 1999-03-31 2001-06-22 France Telecom Procede de fabrication d'une heterostructure planaire
EP1212787B1 (en) * 1999-08-10 2014-10-08 Silicon Genesis Corporation A cleaving process to fabricate multilayered substrates using low implantation doses
US6326667B1 (en) * 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6503773B2 (en) * 2000-01-20 2003-01-07 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
EP1252659A1 (en) * 2000-01-20 2002-10-30 Amberwave Systems Corporation Strained-silicon metal oxide semiconductor field effect transistors
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
KR100392166B1 (ko) 2000-03-17 2003-07-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법 및 반도체 장치
US6969875B2 (en) * 2000-05-26 2005-11-29 Amberwave Systems Corporation Buried channel strained silicon FET using a supply layer created through ion implantation
US6437375B1 (en) * 2000-06-05 2002-08-20 Micron Technology, Inc. PD-SOI substrate with suppressed floating body effect and method for its fabrication
WO2001099169A2 (en) * 2000-06-22 2001-12-27 Massachusetts Institute Of Technology Etch stop layer system for sige devices
US6743680B1 (en) * 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
WO2002013342A2 (en) 2000-08-04 2002-02-14 Amberwave Systems Corporation Silicon wafer with embedded optoelectronic material for monolithic oeic
AU2001283138A1 (en) * 2000-08-07 2002-02-18 Amberwave Systems Corporation Gate technology for strained surface channel and strained buried channel mosfet devices
EP1309989B1 (en) 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
KR100385857B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 SiGe MODFET 소자 제조방법
US6774010B2 (en) 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US6495402B1 (en) 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
US6380590B1 (en) 2001-02-22 2002-04-30 Advanced Micro Devices, Inc. SOI chip having multiple threshold voltage MOSFETs by using multiple channel materials and method of fabricating same
US6410371B1 (en) 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
WO2002071495A1 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US6724008B2 (en) * 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6646322B2 (en) * 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) * 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002071488A1 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US6900103B2 (en) 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6677192B1 (en) 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
WO2002071491A1 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
WO2002082514A1 (en) * 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
US20020158245A1 (en) * 2001-04-26 2002-10-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing binary metal oxide layers
US6905542B2 (en) * 2001-05-24 2005-06-14 Arkadii V. Samoilov Waveguides such as SiGeC waveguides and method of fabricating the same
US6770134B2 (en) * 2001-05-24 2004-08-03 Applied Materials, Inc. Method for fabricating waveguides
WO2002103760A2 (en) * 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
US7301180B2 (en) 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
WO2002103801A1 (en) * 2001-06-18 2002-12-27 Massachusetts Institute Of Technology Structures and methods for a high-speed semiconductor device
WO2003001671A2 (en) * 2001-06-21 2003-01-03 Amberwave Systems Corporation Improved enhancement of p-type metal-oxide-semiconductor field-effect transistors
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
US20030012965A1 (en) * 2001-07-10 2003-01-16 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate comprising an oxygen-doped compound semiconductor layer
US6693298B2 (en) * 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US7019332B2 (en) * 2001-07-20 2006-03-28 Freescale Semiconductor, Inc. Fabrication of a wavelength locker within a semiconductor structure
KR100776965B1 (ko) 2001-08-06 2007-11-21 가부시키가이샤 섬코 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법
US6730551B2 (en) 2001-08-06 2004-05-04 Massachusetts Institute Of Technology Formation of planar strained layers
US7138649B2 (en) 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
WO2003015138A2 (en) * 2001-08-09 2003-02-20 Amberwave Systems Corporation Optimized buried-channel fets based on sige heterostructures
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
JP2005504436A (ja) * 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
AU2002341803A1 (en) * 2001-09-24 2003-04-07 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
KR100442105B1 (ko) * 2001-12-03 2004-07-27 삼성전자주식회사 소이형 기판 형성 방법
JP3970011B2 (ja) * 2001-12-11 2007-09-05 シャープ株式会社 半導体装置及びその製造方法
US6642536B1 (en) * 2001-12-17 2003-11-04 Advanced Micro Devices, Inc. Hybrid silicon on insulator/bulk strained silicon technology
KR20030058571A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2003205336A (ja) * 2002-01-08 2003-07-22 Tori Techno:Kk 高力ステンレスボルト及びその製造法
US7226504B2 (en) * 2002-01-31 2007-06-05 Sharp Laboratories Of America, Inc. Method to form thick relaxed SiGe layer with trench structure
US6492216B1 (en) 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
US7202139B2 (en) 2002-02-07 2007-04-10 Taiwan Semiconductor Manufacturing Company , Ltd. MOSFET device with a strained channel
US6649492B2 (en) 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置
JP2003264290A (ja) * 2002-03-08 2003-09-19 Fujitsu Ltd 半導体装置及びその製造方法
AU2003222003A1 (en) 2002-03-14 2003-09-29 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US7132348B2 (en) * 2002-03-25 2006-11-07 Micron Technology, Inc. Low k interconnect dielectric using surface transformation
JP2003347229A (ja) * 2002-05-31 2003-12-05 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
AU2003238963A1 (en) * 2002-06-07 2003-12-22 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7307273B2 (en) 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US7615829B2 (en) * 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7335545B2 (en) 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US6946371B2 (en) 2002-06-10 2005-09-20 Amberwave Systems Corporation Methods of fabricating semiconductor structures having epitaxially grown source and drain elements
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
AU2003247712A1 (en) * 2002-06-25 2004-01-06 Massachusetts Institute Of Technology A method for improving hole mobility enhancement in strained silicon p-type mosfet
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US6953736B2 (en) * 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
KR20040014716A (ko) * 2002-08-10 2004-02-18 한국전자통신연구원 활성 영역 하부에 산화층을 가지는 반도체 소자를제조하는 방법
US7049627B2 (en) * 2002-08-23 2006-05-23 Amberwave Systems Corporation Semiconductor heterostructures and related methods
US6878610B1 (en) * 2002-08-27 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Relaxed silicon germanium substrate with low defect density
US7594967B2 (en) 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
JP3506694B1 (ja) * 2002-09-02 2004-03-15 沖電気工業株式会社 Ｍｏｓｆｅｔデバイス及びその製造方法
US20040079285A1 (en) * 2002-10-24 2004-04-29 Motorola, Inc. Automation of oxide material growth in molecular beam epitaxy systems
US6902991B2 (en) * 2002-10-24 2005-06-07 Advanced Micro Devices, Inc. Semiconductor device having a thick strained silicon layer and method of its formation
US6885065B2 (en) * 2002-11-20 2005-04-26 Freescale Semiconductor, Inc. Ferromagnetic semiconductor structure and method for forming the same
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US6963090B2 (en) * 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
WO2004068556A2 (en) * 2003-01-27 2004-08-12 Amberwave Systems Corporation Semiconductor structures with structural homogeneity
EP1443550A1 (en) * 2003-01-29 2004-08-04 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a strained crystalline layer on an insulator, a semiconductor structure therefor, and a fabricated semiconductor structure
US6995427B2 (en) 2003-01-29 2006-02-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
FR2851847B1 (fr) * 2003-02-28 2005-10-14 Soitec Silicon On Insulator Relaxation d'une couche mince apres transfert
FR2851848B1 (fr) * 2003-02-28 2005-07-08 Soitec Silicon On Insulator Relaxation a haute temperature d'une couche mince apres transfert
US20040192067A1 (en) * 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US6815738B2 (en) * 2003-02-28 2004-11-09 International Business Machines Corporation Multiple gate MOSFET structure with strained Si Fin body
US7348260B2 (en) * 2003-02-28 2008-03-25 S.O.I.Tec Silicon On Insulator Technologies Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US6955952B2 (en) * 2003-03-07 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Strain balanced structure with a tensile strained silicon channel and a compressive strained silicon-germanium channel for CMOS performance enhancement
DE10310740A1 (de) * 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US20040209437A1 (en) * 2003-04-16 2004-10-21 Taiwan Semiconductor Manufacturing Co. Method of forming a shallow trench isolation region in strained silicon layer and in an underlying on silicon - germanium layer
US6982229B2 (en) * 2003-04-18 2006-01-03 Lsi Logic Corporation Ion recoil implantation and enhanced carrier mobility in CMOS device
US20040206951A1 (en) * 2003-04-18 2004-10-21 Mirabedini Mohammad R. Ion implantation in channel region of CMOS device for enhanced carrier mobility
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6867433B2 (en) 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20040224469A1 (en) * 2003-05-08 2004-11-11 The Board Of Trustees Of The University Of Illinois Method for forming a strained semiconductor substrate
US7662701B2 (en) * 2003-05-21 2010-02-16 Micron Technology, Inc. Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers
US7183611B2 (en) * 2003-06-03 2007-02-27 Micron Technology, Inc. SRAM constructions, and electronic systems comprising SRAM constructions
US6846720B2 (en) * 2003-06-18 2005-01-25 Agency For Science, Technology And Research Method to reduce junction leakage current in strained silicon on silicon-germanium devices
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US6929984B2 (en) * 2003-07-21 2005-08-16 Micron Technology Inc. Gettering using voids formed by surface transformation
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
FR2858460B1 (fr) * 2003-07-30 2005-10-14 Soitec Silicon On Insulator Structure semiconducteur-sur-isolant contrainte ayant une tenue des contraintes aux hautes temperatures
KR100605504B1 (ko) * 2003-07-30 2006-07-28 삼성전자주식회사 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US6974755B2 (en) * 2003-08-15 2005-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure with nitrogen-containing liner and methods of manufacture
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
US7071052B2 (en) 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US7029980B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor Inc. Method of manufacturing SOI template layer
US20050070070A1 (en) * 2003-09-29 2005-03-31 International Business Machines Method of forming strained silicon on insulator
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7019326B2 (en) * 2003-11-14 2006-03-28 Intel Corporation Transistor with strain-inducing structure in channel
US7744619B2 (en) * 2004-02-24 2010-06-29 Boston Scientific Scimed, Inc. Rotatable catheter assembly
US20050186722A1 (en) * 2004-02-25 2005-08-25 Kuan-Lun Cheng Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions
US20050266632A1 (en) * 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
US7041576B2 (en) * 2004-05-28 2006-05-09 Freescale Semiconductor, Inc. Separately strained N-channel and P-channel transistors
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7202145B2 (en) * 2004-06-03 2007-04-10 Taiwan Semiconductor Manufacturing Company Strained Si formed by anneal
US7244958B2 (en) * 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
US6893936B1 (en) * 2004-06-29 2005-05-17 International Business Machines Corporation Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7241647B2 (en) * 2004-08-17 2007-07-10 Freescale Semiconductor, Inc. Graded semiconductor layer
US20060038293A1 (en) * 2004-08-23 2006-02-23 Rueger Neal R Inter-metal dielectric fill
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
US20090130826A1 (en) * 2004-10-11 2009-05-21 Samsung Electronics Co., Ltd. Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer
KR100593747B1 (ko) * 2004-10-11 2006-06-28 삼성전자주식회사 실리콘게르마늄층을 구비하는 반도체 구조물 및 그 제조방법
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US7229901B2 (en) * 2004-12-16 2007-06-12 Wisconsin Alumni Research Foundation Fabrication of strained heterojunction structures
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
US7217978B2 (en) * 2005-01-19 2007-05-15 International Business Machines Corporation SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same
JP2006270000A (ja) * 2005-03-25 2006-10-05 Sumco Corp 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
CN100573060C (zh) * 2005-05-24 2009-12-23 中国科学院物理研究所 一种快响应宽频段光探测器
CN100593110C (zh) * 2005-05-24 2010-03-03 中国科学院物理研究所 具有高灵敏度的光电型探测器
US20080050883A1 (en) * 2006-08-25 2008-02-28 Atmel Corporation Hetrojunction bipolar transistor (hbt) with periodic multilayer base
JP2007036134A (ja) * 2005-07-29 2007-02-08 Toshiba Corp 半導体ウェーハ及び半導体装置の製造方法
US20070102834A1 (en) * 2005-11-07 2007-05-10 Enicks Darwin G Strain-compensated metastable compound base heterojunction bipolar transistor
US8530934B2 (en) 2005-11-07 2013-09-10 Atmel Corporation Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto
US7544584B2 (en) 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
FR2898214B1 (fr) * 2006-03-01 2008-05-16 Commissariat Energie Atomique MICROSTRUCTURE POUR LA FORMATION D'UN SUBSTRAT EN SILICIUM ET GERMANIUM SUR ISOLANT ET DE TYPE Si1-xGex
US8580034B2 (en) * 2006-03-31 2013-11-12 Tokyo Electron Limited Low-temperature dielectric formation for devices with strained germanium-containing channels
US20070262295A1 (en) * 2006-05-11 2007-11-15 Atmel Corporation A method for manipulation of oxygen within semiconductor materials
US7777290B2 (en) * 2006-06-13 2010-08-17 Wisconsin Alumni Research Foundation PIN diodes for photodetection and high-speed, high-resolution image sensing
US7648853B2 (en) * 2006-07-11 2010-01-19 Asm America, Inc. Dual channel heterostructure
US7960218B2 (en) * 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US7811900B2 (en) * 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
US7550758B2 (en) 2006-10-31 2009-06-23 Atmel Corporation Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator
US8558278B2 (en) * 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US7531854B2 (en) * 2007-05-04 2009-05-12 Dsm Solutions, Inc. Semiconductor device having strain-inducing substrate and fabrication methods thereof
US7547641B2 (en) * 2007-06-05 2009-06-16 International Business Machines Corporation Super hybrid SOI CMOS devices
US7795605B2 (en) * 2007-06-29 2010-09-14 International Business Machines Corporation Phase change material based temperature sensor
KR100873299B1 (ko) * 2007-08-20 2008-12-11 주식회사 실트론 Ｓｓｏｉ 기판의 제조방법
US20090127541A1 (en) * 2007-11-19 2009-05-21 Intel Corporation Reducing defects in semiconductor quantum well heterostructures
US7998835B2 (en) * 2008-01-15 2011-08-16 Globalfoundries Singapore Pte. Ltd. Strain-direct-on-insulator (SDOI) substrate and method of forming
US7943961B2 (en) * 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US7524740B1 (en) 2008-04-24 2009-04-28 International Business Machines Corporation Localized strain relaxation for strained Si directly on insulator
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
US7808051B2 (en) * 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8222657B2 (en) * 2009-02-23 2012-07-17 The Penn State Research Foundation Light emitting apparatus
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
US8329557B2 (en) 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
TWI416727B (zh) * 2009-12-04 2013-11-21 Inotera Memories Inc Ｐ型金屬氧化層半導體場效電晶體及其製造方法
CN101866834B (zh) * 2009-12-11 2011-09-14 清华大学 高Ge组分SiGe材料的方法
US8193523B2 (en) 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US8883598B2 (en) * 2012-03-05 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Thin capped channel layers of semiconductor devices and methods of forming the same
US8617968B1 (en) 2012-06-18 2013-12-31 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs)
EP2912685B1 (en) * 2012-10-26 2020-04-08 RFHIC Corporation Semiconductor devices with improved reliability and operating life and methods of manufacturing the same
US9252270B2 (en) * 2012-12-13 2016-02-02 Globalfoundries Singapore Pte. Ltd. Floating body cell
US9343303B2 (en) 2014-03-20 2016-05-17 Samsung Electronics Co., Ltd. Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices
KR20170036966A (ko) 2015-09-24 2017-04-04 삼성전자주식회사 반도체 소자의 제조하는 방법
US10418273B2 (en) * 2015-10-13 2019-09-17 Nanyang Technological University Method of manufacturing a germanium-on-insulator substrate
US11049797B2 (en) * 2016-04-15 2021-06-29 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure comprising a semiconductor device layer formed on a tem, porary substrate having a graded SiGe etch stop layer therebetween
US20170350752A1 (en) * 2016-06-01 2017-12-07 Ventsislav Metodiev Lavchiev Light emitting structures and systems on the basis of group iv material(s) for the ultraviolet and visible spectral ranges
FR3125631A1 (fr) * 2021-07-23 2023-01-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un substrat semi-conducteur sur isolant de type soi ou sigeoi par besoi et structure pour fabriquer un tel substrat

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4704785A (en) * 1986-08-01 1987-11-10 Texas Instruments Incorporated Process for making a buried conductor by fusing two wafers
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JPH07187892A (ja) * 1991-06-28 1995-07-25 Internatl Business Mach Corp <Ibm> シリコン及びその形成方法
US5395769A (en) * 1992-06-26 1995-03-07 International Business Machines Corporation Method for controlling silicon etch depth
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US5539214A (en) * 1995-02-06 1996-07-23 Regents Of The University Of California Quantum bridges fabricated by selective etching of superlattice structures

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004512683A (ja) * 2000-10-19 2004-04-22 インターナショナル・ビジネス・マシーンズ・コーポレーション エッチ・バック法を用いた低欠陥ＳｉＧｅの層移動
US7786468B2 (en) 2000-10-19 2010-08-31 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US7427773B2 (en) 2000-10-19 2008-09-23 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US7138650B2 (en) 2001-08-06 2006-11-21 Sumitomo Mitsubishi Silicon Corporation Semiconductor substrate, field-effect transistor, and their manufacturing method of the same
US7084051B2 (en) 2002-06-07 2006-08-01 Sharp Kabushiki Kaisha Manufacturing method for semiconductor substrate and manufacturing method for semiconductor device
JP2005532686A (ja) * 2002-07-09 2005-10-27 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 歪み半導体材料から成る層の転移方法
JP2010219546A (ja) * 2002-07-09 2010-09-30 Soi Tec Silicon On Insulator Technologies 歪み半導体材料から成る層の転移方法
JP4904478B2 (ja) * 2002-07-09 2012-03-28 ソワテク バッファ層を備えるウエハからの薄層の転移
JP4602475B2 (ja) * 2002-07-09 2010-12-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 歪み半導体材料から成る層の転移方法
JP2005532687A (ja) * 2002-07-09 2005-10-27 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ バッファ層を備えるウエハからの薄層の転移
JP4602474B2 (ja) * 2002-07-09 2010-12-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 歪み半導体材料から成る層の転移方法
JP2005532688A (ja) * 2002-07-09 2005-10-27 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ バッファ層を備えるウエハからの薄層の転移
JP2010199617A (ja) * 2002-07-09 2010-09-09 Soi Tec Silicon On Insulator Technologies 歪み半導体材料から成る層の転移方法
US8921205B2 (en) 2002-08-14 2014-12-30 Asm America, Inc. Deposition of amorphous silicon-containing films
JP2005539392A (ja) * 2002-09-18 2005-12-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ バッファ層を有しないウエハからの緩和された有用層の形成
JP2006512766A (ja) * 2002-12-31 2006-04-13 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 厚い歪みシリコン層を形成する方法、および厚い歪みシリコン層を組み込んだ半導体構造
JP2007524219A (ja) * 2003-01-14 2007-08-23 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 半導体装置、および薄層歪緩和バッファ成長方法
US7804110B2 (en) 2003-12-23 2010-09-28 Infineon Technologies Ag Field effect transistor with a heterostructure
US7491612B2 (en) 2003-12-23 2009-02-17 Infineon Technologies Ag Field effect transistor with a heterostructure and associated production method
US8106424B2 (en) 2003-12-23 2012-01-31 Infineon Technologies Ag Field effect transistor with a heterostructure
JP4686480B2 (ja) * 2004-01-16 2011-05-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。
JP2007518264A (ja) * 2004-01-16 2007-07-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 高度な緩和及び低い積層欠陥密度を有する薄いＳｉＧｅオン・インシュレータ（ＳＧＯＩ）ウェハを形成する方法。
JP2005340810A (ja) * 2004-05-25 2005-12-08 Samsung Electronics Co Ltd マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US7977221B2 (en) 2007-10-05 2011-07-12 Sumco Corporation Method for producing strained Si-SOI substrate and strained Si-SOI substrate produced by the same

Also Published As

Publication number Publication date
US5906951A (en) 1999-05-25
KR100295733B1 (ko) 2001-08-07
JP2908787B2 (ja) 1999-06-21
KR19980081556A (ko) 1998-11-25
TW388969B (en) 2000-05-01
US6059895A (en) 2000-05-09

Similar Documents

Publication Publication Date Title
JP2908787B2 (ja) 絶縁体上にひずみ層を形成する方法
KR100392166B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US6911379B2 (en) Method of forming strained silicon on insulator substrate
CA2501580C (en) Method of forming strained silicon on insulator (ssoi) and structures formed thereby
JP4678877B2 (ja) Ｓｉ：Ｃ−ＯＩおよびＳＧＯＩ上のシリコン・デバイスならびに製造方法
US6893936B1 (en) Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
JP5044808B2 (ja) 集積半導体構造の形成方法（二重ｓｉｍｏｘハイブリッド配向技術（ｈｏｔ）基板）
US7029964B2 (en) Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7892901B2 (en) Strained silicon-on-insulator transistors with mesa isolation
JP2003520452A (ja) ひずみシリコン酸化金属半導体電界効果トランジスタ
US20050236687A1 (en) Strained silicon CMOS on hybrid crystal orientations
JP2002043576A (ja) 半導体装置
JPH09219524A (ja) 半導体装置及びその製造方法
JPH10242478A (ja) Ｓｉ／ＳｉＧｅ接合型電界効果トランジスタ
US7301180B2 (en) Structure and method for a high-speed semiconductor device having a Ge channel layer
JP2002057329A (ja) 縦型電界効果トランジスタ及びその製造方法
JPH1092947A (ja) 半導体装置及びその製造方法
JPH10209453A (ja) 半導体装置およびその製造方法
EP1415337B1 (en) Dual layer cmos devices
JP4037803B2 (ja) Ｓｇｏｉ基板の製造方法
US20050070070A1 (en) Method of forming strained silicon on insulator
JP2003078140A (ja) 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
JPS61285747A (ja) 半導体装置の製造方法
WO2002103801A1 (en) Structures and methods for a high-speed semiconductor device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110402

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110402

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120402

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees