JPH10308503A - 絶縁体上にひずみ層を形成する方法 - Google Patents
絶縁体上にひずみ層を形成する方法Info
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Abstract
(57)【要約】
【課題】 絶縁基板上にひずみSiおよびSiGe層を
形成する。 【解決手段】 SOI基板およびSOI基板を形成する
方法は、第1の基板12上にSiおよび/またはSiG
eのひずみ層16,17を形成する工程と、ひずみ層1
6,17上にSiおよび/またはSiO2 の層18を形
成する工程と、上面に絶縁体層を有する第2の基板19
をひずみ層17の上面に接合する工程と、第1の基板1
2を除去する工程とを含む。本発明は、絶縁基板上にひ
ずみSi層およびSiGe層を形成する問題を克服す
る。
形成する。 【解決手段】 SOI基板およびSOI基板を形成する
方法は、第1の基板12上にSiおよび/またはSiG
eのひずみ層16,17を形成する工程と、ひずみ層1
6,17上にSiおよび/またはSiO2 の層18を形
成する工程と、上面に絶縁体層を有する第2の基板19
をひずみ層17の上面に接合する工程と、第1の基板1
2を除去する工程とを含む。本発明は、絶縁基板上にひ
ずみSi層およびSiGe層を形成する問題を克服す
る。
Description
【0001】
【発明の属する技術分野】本発明は、絶縁体上のSi/
SiGe層(SOI)に関し、特に、相補形金属酸化膜
半導体(CMOS)トランジスタ,変調ドープト電界効
果トランジスタ(MODFET),およびヘテロ接合バ
イポーラ・トランジスタ(HBT)のようなデバイス製
造のために有効な絶縁体上のひずみSi/SiGe層に
関する。
SiGe層(SOI)に関し、特に、相補形金属酸化膜
半導体(CMOS)トランジスタ,変調ドープト電界効
果トランジスタ(MODFET),およびヘテロ接合バ
イポーラ・トランジスタ(HBT)のようなデバイス製
造のために有効な絶縁体上のひずみSi/SiGe層に
関する。
【0002】
【従来の技術】ひずみSiチャネルにおける電子移動度
は、バルクSi層における電子移動度よりも著しく大き
い。室温で測定された値では、同じ電子密度のSiでは
400cm2 /Vsであるのに対して、約3,000c
m2 /Vsである。同様に、高いGe含有量(60%〜
80%)を有するひずみSiGe層におけるホール移動
度は、Siにおけるホール移動度の5倍以上大きい(1
50cm2 /Vsに対して800cm2 /Vs)。従っ
て、高速度応用におけるこのような層の導入または使用
は、従来のSiデバイスよりもより大きい動作速度を生
み出すことが期待される。
は、バルクSi層における電子移動度よりも著しく大き
い。室温で測定された値では、同じ電子密度のSiでは
400cm2 /Vsであるのに対して、約3,000c
m2 /Vsである。同様に、高いGe含有量(60%〜
80%)を有するひずみSiGe層におけるホール移動
度は、Siにおけるホール移動度の5倍以上大きい(1
50cm2 /Vsに対して800cm2 /Vs)。従っ
て、高速度応用におけるこのような層の導入または使用
は、従来のSiデバイスよりもより大きい動作速度を生
み出すことが期待される。
【0003】しかしながら、高速度応用の一つの問題
は、導電性にすることができる下層基板の問題である。
GaAsマイクロ波デバイスは、半絶縁性GaAs基板
を容易に利用できるという事実によって利益を得てい
る。Si技術において、絶縁性基板を形成する一般的な
方法は、シリコン・オン・インシュレータ(SOI)、
シリコン・オン・サファイア(SOS)を形成するSe
perated by Implant Oxygen
(SIMOX)、または、bond and etch
back Silicon−On−Insulato
r(BESOI)を用いている。
は、導電性にすることができる下層基板の問題である。
GaAsマイクロ波デバイスは、半絶縁性GaAs基板
を容易に利用できるという事実によって利益を得てい
る。Si技術において、絶縁性基板を形成する一般的な
方法は、シリコン・オン・インシュレータ(SOI)、
シリコン・オン・サファイア(SOS)を形成するSe
perated by Implant Oxygen
(SIMOX)、または、bond and etch
back Silicon−On−Insulato
r(BESOI)を用いている。
【0004】ひずみSi層を成長させるために、これら
の基板のいずれかから開始するならば、まず緩和SiG
eバッファを成長させなければならない。このようなバ
ッファを低い転移密度で形成するためには、SiGeの
Ge含有量は、約1μmの厚さの距離にわたってグレー
ドされなければならない。F.LeGouesらの19
995年6月7日出願の米国特許第08/474,20
9号明細書は、SiGeのGe含有量が厚さの関数とし
て変化するグレーディッド層上の、低欠陥密度の単結晶
材料よりなる不均衡なすなわち緩和された上層を開示し
ている。グレーディッド層の厚さは、絶縁体上の薄いエ
ピタクシャル層の要件と無関係になり、これがSOIの
主な利点である。
の基板のいずれかから開始するならば、まず緩和SiG
eバッファを成長させなければならない。このようなバ
ッファを低い転移密度で形成するためには、SiGeの
Ge含有量は、約1μmの厚さの距離にわたってグレー
ドされなければならない。F.LeGouesらの19
995年6月7日出願の米国特許第08/474,20
9号明細書は、SiGeのGe含有量が厚さの関数とし
て変化するグレーディッド層上の、低欠陥密度の単結晶
材料よりなる不均衡なすなわち緩和された上層を開示し
ている。グレーディッド層の厚さは、絶縁体上の薄いエ
ピタクシャル層の要件と無関係になり、これがSOIの
主な利点である。
【0005】K.E.IsmailおよびF.Ster
nに1996年7月9日に発行された米国特許第5,5
34,713号明細書では、複数のエピタキシャル半導
体層が半導体基板上に成長されている。複数の層の一つ
は、引張ひずみ下のシリコンまたはシリコン・ゲルマニ
ウムであり、一つの層は、圧縮ひずみ下のシリコン・ゲ
ルマニウムであり、これにより、nチャネル電界効果ト
ランジスタを引張ひずみ下のチャネルで、pチャネル電
界効果トランジスタを圧縮ひずみ下のチャネルで形成す
ることができる。
nに1996年7月9日に発行された米国特許第5,5
34,713号明細書では、複数のエピタキシャル半導
体層が半導体基板上に成長されている。複数の層の一つ
は、引張ひずみ下のシリコンまたはシリコン・ゲルマニ
ウムであり、一つの層は、圧縮ひずみ下のシリコン・ゲ
ルマニウムであり、これにより、nチャネル電界効果ト
ランジスタを引張ひずみ下のチャネルで、pチャネル電
界効果トランジスタを圧縮ひずみ下のチャネルで形成す
ることができる。
【0006】
【発明が解決しようとする課題】従って、絶縁基板上
に、引張ひずみ下のSiチャネル,緩和SiGe層,お
よび圧縮ひずみ下のSiGeチャネルを形成することが
できる方法が必要とされる。
に、引張ひずみ下のSiチャネル,緩和SiGe層,お
よび圧縮ひずみ下のSiGeチャネルを形成することが
できる方法が必要とされる。
【0007】
【課題を解決するための手段】本発明によれば、SOI
基板、および絶縁体上にひずみ層を形成する方法は、第
1の半導体基板を選択する工程と、前記第1の半導体基
板上にSi1-y Geyの第1のエピタキシャル段階層を
形成する工程と、前記第1の段階層上にSiGeの第2
の緩和層を形成する工程と、SiGeの第3のp++ドー
プト層を形成する工程と、前記第3の層上にSiおよび
SiGeの層よりなる群から選択された第4のエピタキ
シャルひずみ層を形成する工程と、Si1-X GeX の第
5の緩和層を形成する工程と、Siの第6の層を形成す
る工程と、SiまたはSiO2 の上層を有する第2の基
板を選択する工程と、前記第6の層の上面と前記第2の
基板とを接合する工程と、前記第1の基板と前記第1お
よび第2の層とを除去する工程とを含んでいる。
基板、および絶縁体上にひずみ層を形成する方法は、第
1の半導体基板を選択する工程と、前記第1の半導体基
板上にSi1-y Geyの第1のエピタキシャル段階層を
形成する工程と、前記第1の段階層上にSiGeの第2
の緩和層を形成する工程と、SiGeの第3のp++ドー
プト層を形成する工程と、前記第3の層上にSiおよび
SiGeの層よりなる群から選択された第4のエピタキ
シャルひずみ層を形成する工程と、Si1-X GeX の第
5の緩和層を形成する工程と、Siの第6の層を形成す
る工程と、SiまたはSiO2 の上層を有する第2の基
板を選択する工程と、前記第6の層の上面と前記第2の
基板とを接合する工程と、前記第1の基板と前記第1お
よび第2の層とを除去する工程とを含んでいる。
【0008】さらに、前記第3の層を、FETデバイス
を形成する前に除去することができる。
を形成する前に除去することができる。
【0009】さらに、一つ以上の追加のエピタキシャル
ひずみ層を形成することができる。一つ以上の層は、高
いホール移動度を有することができ、一つ以上の層は、
高い電子移動度を有することができる。
ひずみ層を形成することができる。一つ以上の層は、高
いホール移動度を有することができ、一つ以上の層は、
高い電子移動度を有することができる。
【0010】本発明は、さらに、第4のエピタキシャル
ひずみ層を形成する前に、イオン注入によってウェルま
たはイオン注入領域を形成することを提供する。
ひずみ層を形成する前に、イオン注入によってウェルま
たはイオン注入領域を形成することを提供する。
【0011】
【発明の実施の形態】図1には、本発明の部分的な実施
例10が示され、この実施例10は、基板12と、複数
の層13〜19とを有している。基板12は、Si,S
iGeなどのような、エピタキシャル層を形成するのに
適した単結晶材料とすることができる。Si1-Y GeY
の第1のエピタキシャル・グレーディッド層13が、基
板12の上面に形成される。SiGe層の形成は、B.
S.Meyersonに1994年3月29日に発行さ
れたの米国特許第5298452号明細書に開示の技術
によって形成することができる。この米国特許の内容
は、本明細書の内容に含まれる。層13では、Geの濃
度yは、0から0.2〜0.5の範囲の値にまで変える
ことができる。Geの格子常数は、Siの格子常数より
も大きい約0.04である。SiGe合金の格子常数
は、Ge濃度に対して線形である。従って、y=0.5
の場合、格子常数は、Siの格子常数の約1.02倍で
ある。層13は、例えば、1000nmの厚さとするこ
とができる。Si1-X GeX の第2の緩和エピタキシャ
ル層14が、層13上に形成される。層13は、200
〜1000nmの範囲の厚さを有することができる。層
14内のGe含有量xは、層13の上面の格子常数に一
致するように選ばれる。従って、層14は本質的にひず
みがない。xは、0.2〜0.5の範囲とすることがで
きる。緩和層14の上には、同じGe含有量xか、また
はドーパントによって生じた逆ひずみを補償するために
わずかに高い含有量の第3のp++ドープト層15が成長
され、連続処理におけるエッチング停止層として働く。
層15は、5×1019〜5×1020原子cm -3の範囲で
ドープすることができる。ドーピング濃度が高いほど選
択性が良くなる。層15は、200〜1000nmの範
囲の厚さを有することができる。
例10が示され、この実施例10は、基板12と、複数
の層13〜19とを有している。基板12は、Si,S
iGeなどのような、エピタキシャル層を形成するのに
適した単結晶材料とすることができる。Si1-Y GeY
の第1のエピタキシャル・グレーディッド層13が、基
板12の上面に形成される。SiGe層の形成は、B.
S.Meyersonに1994年3月29日に発行さ
れたの米国特許第5298452号明細書に開示の技術
によって形成することができる。この米国特許の内容
は、本明細書の内容に含まれる。層13では、Geの濃
度yは、0から0.2〜0.5の範囲の値にまで変える
ことができる。Geの格子常数は、Siの格子常数より
も大きい約0.04である。SiGe合金の格子常数
は、Ge濃度に対して線形である。従って、y=0.5
の場合、格子常数は、Siの格子常数の約1.02倍で
ある。層13は、例えば、1000nmの厚さとするこ
とができる。Si1-X GeX の第2の緩和エピタキシャ
ル層14が、層13上に形成される。層13は、200
〜1000nmの範囲の厚さを有することができる。層
14内のGe含有量xは、層13の上面の格子常数に一
致するように選ばれる。従って、層14は本質的にひず
みがない。xは、0.2〜0.5の範囲とすることがで
きる。緩和層14の上には、同じGe含有量xか、また
はドーパントによって生じた逆ひずみを補償するために
わずかに高い含有量の第3のp++ドープト層15が成長
され、連続処理におけるエッチング停止層として働く。
層15は、5×1019〜5×1020原子cm -3の範囲で
ドープすることができる。ドーピング濃度が高いほど選
択性が良くなる。層15は、200〜1000nmの範
囲の厚さを有することができる。
【0012】第4のエピタキシャルひずみ層16が、層
15の上面に形成される。層16は、SiおよびSiG
eよりなる群から選択することができる。層16に加え
て、層17のようなSiGeおよびSiの追加のひずみ
層を形成することができる。層16および層17は、4
〜10nmの厚さを有することができる。層16はSi
とすることができ、層17はSi1-Z GeZ とすること
ができ、zは、0.5〜0.8の範囲にある。層16
は、ひずみによる高い電子移動度を有することができ、
層17は、ひずみにより高いホール移動度を有すること
ができる。
15の上面に形成される。層16は、SiおよびSiG
eよりなる群から選択することができる。層16に加え
て、層17のようなSiGeおよびSiの追加のひずみ
層を形成することができる。層16および層17は、4
〜10nmの厚さを有することができる。層16はSi
とすることができ、層17はSi1-Z GeZ とすること
ができ、zは、0.5〜0.8の範囲にある。層16
は、ひずみによる高い電子移動度を有することができ、
層17は、ひずみにより高いホール移動度を有すること
ができる。
【0013】Si1-X GeX の第5のエピタキシャル緩
和層18が、層17上に形成される。層18は、0.2
〜0.5の範囲のGe濃度xと、50〜100nmの範
囲の厚さとを有することができる。Siの第6の層19
が、層18の上に成長される。層19は、部分的に酸化
してSiO2 層(図示せず)を形成する上面20を有し
ている。ひずみSiおよびSiGe層の形成について、
米国特許第5,534,713号明細書を参照できる。
その内容は、本明細書の内容に含まれる。層19は、5
〜20nmの範囲の厚さを有するSiキャップ層とする
ことができる。
和層18が、層17上に形成される。層18は、0.2
〜0.5の範囲のGe濃度xと、50〜100nmの範
囲の厚さとを有することができる。Siの第6の層19
が、層18の上に成長される。層19は、部分的に酸化
してSiO2 層(図示せず)を形成する上面20を有し
ている。ひずみSiおよびSiGe層の形成について、
米国特許第5,534,713号明細書を参照できる。
その内容は、本明細書の内容に含まれる。層19は、5
〜20nmの範囲の厚さを有するSiキャップ層とする
ことができる。
【0014】図2に示すように、SiO2 の上層28を
有する第2の基板26が選択される。また、層28は、
Siとすることができる。第2の基板26は、Siとす
ることができる。第2の基板26は、上層28を層19
の上面に向けて配置し、接合される。
有する第2の基板26が選択される。また、層28は、
Siとすることができる。第2の基板26は、Siとす
ることができる。第2の基板26は、上層28を層19
の上面に向けて配置し、接合される。
【0015】次に、第2の基板26は、図2に示すよう
なホワイト・ワックスのような保護マスク34で被覆す
ることができる。次に、バイア面11と、基板12と、
層13および層14とが、例えば、熱KOH溶液でエッ
チング除去され、図3に示すような重度ドープト層15
上でエッチングは停止する。
なホワイト・ワックスのような保護マスク34で被覆す
ることができる。次に、バイア面11と、基板12と、
層13および層14とが、例えば、熱KOH溶液でエッ
チング除去され、図3に示すような重度ドープト層15
上でエッチングは停止する。
【0016】次に、保護マスク34が除去される。層1
5は、縦形接合電界効果トランジスタ(JFET)また
はヘテロ接合バイポーラトランジスタ(HBT)のよう
なデバイス応用のために保持することができ、あるい
は、酸化によって、例えば650℃〜750℃の範囲の
ウェットO2 による酸化によって除去することができ、
図4に示すように、SiGe層15のSiGe酸化物で
あるSi1-X GeX O2の層37を形成する。次に、層
37は、HFによって選択的エッチングされ、層16の
上面39を露出することができる。
5は、縦形接合電界効果トランジスタ(JFET)また
はヘテロ接合バイポーラトランジスタ(HBT)のよう
なデバイス応用のために保持することができ、あるい
は、酸化によって、例えば650℃〜750℃の範囲の
ウェットO2 による酸化によって除去することができ、
図4に示すように、SiGe層15のSiGe酸化物で
あるSi1-X GeX O2の層37を形成する。次に、層
37は、HFによって選択的エッチングされ、層16の
上面39を露出することができる。
【0017】層16は、高い電子移動度を有する引張ひ
ずみ下のSiチャネルを有し、層17は、高いホール移
動度を有する圧縮ひずみ下のSiGeチャネルを有する
ことができ、層16および層17は、共に、50〜10
0nmの範囲の厚さとすることができ、絶縁層28によ
って基板26から分離されている。層37を持たない図
4に示す構造は、電界効果トランジスタの可能な最高速
性能を生み出す。
ずみ下のSiチャネルを有し、層17は、高いホール移
動度を有する圧縮ひずみ下のSiGeチャネルを有する
ことができ、層16および層17は、共に、50〜10
0nmの範囲の厚さとすることができ、絶縁層28によ
って基板26から分離されている。層37を持たない図
4に示す構造は、電界効果トランジスタの可能な最高速
性能を生み出す。
【0018】図5においては、図1に示す部分的な実施
例を、図2に示すように第2の基板を選択し層19に接
合する工程の前に、さらに処理することができる。図5
の矢印40で示すように、nドーパントは、層19およ
び18にイオン注入され、nウェル42を形成すること
ができる。nドーパントが、P+ またはAs+ とするこ
とができる。さらに、図5に矢印46で示すように、B
+ のようなpドーパントが、層19および層18にイオ
ン注入され、pウェル48を形成することができる。層
19および層18にイオン注入を行う利点は、注入され
るイオンが、典型的な製造処理におけるように、キャリ
ア移送チャネルすなわち層16および17を通過する必
要がないことである。従って、キャリア移動度によるチ
ャネルの高品質は、連続して形成されると維持される。
例を、図2に示すように第2の基板を選択し層19に接
合する工程の前に、さらに処理することができる。図5
の矢印40で示すように、nドーパントは、層19およ
び18にイオン注入され、nウェル42を形成すること
ができる。nドーパントが、P+ またはAs+ とするこ
とができる。さらに、図5に矢印46で示すように、B
+ のようなpドーパントが、層19および層18にイオ
ン注入され、pウェル48を形成することができる。層
19および層18にイオン注入を行う利点は、注入され
るイオンが、典型的な製造処理におけるように、キャリ
ア移送チャネルすなわち層16および17を通過する必
要がないことである。従って、キャリア移動度によるチ
ャネルの高品質は、連続して形成されると維持される。
【0019】ひずみSiおよびSiGe層を有するSO
I基板と、その形成方法について説明してきたが、当業
者によれば、本発明の広い範囲から逸脱することなく、
変形および変更が可能であることは明らかであり、これ
は、本発明の特許請求の範囲のみに限定されるものでは
ない。
I基板と、その形成方法について説明してきたが、当業
者によれば、本発明の広い範囲から逸脱することなく、
変形および変更が可能であることは明らかであり、これ
は、本発明の特許請求の範囲のみに限定されるものでは
ない。
【0020】まとめとして、本発明の構成に関して以下
の事項を開示する。 (1)絶縁体上にひずみ層を形成する方法において、第
1の半導体基板を選択する工程と、前記第1の半導体基
板上に、Si1-Y GeY の第1のエピタキシャル・グレ
ーディッド層を形成する工程と、SiGeの第2の緩和
層を形成する工程と、SiGeの第3のp++ドープト層
を形成する工程と、SiおよびSiGeよりなる群から
選択された第4のエピタキシャルひずみ層を形成する工
程と、Si1-X GeX の第5の緩和層を形成する工程
と、Siの第6の層を形成する工程と、SiおよびSi
O2 よりなる群から選択された上層を有する第2の基板
を選択する工程と、前記第6の層の上面と前記第2の基
板とを接合する工程と、前記第1の基板と前記第1およ
び第2の層とを除去する工程と、を含むことを特徴とす
る絶縁体上にひずみ層を形成する方法。 (2)前記第3の層の少なくとも一部を除去する工程
を、さらに含むことを特徴とする、上記(1)に記載の
絶縁体上にひずみ層を形成する方法。 (3)前記第3の層の少なくとも一部を除去する工程
が、前記第3の層をウェットO2 で650℃〜750℃
の範囲の温度で酸化することを含むことを特徴とする、
上記(1)に記載の絶縁体上にひずみ層を形成する方
法。 (4)前記第1の基板と前記第1および第2の層とを除
去する工程が、緩衝フッ化水素酸によってエッチングす
る工程を含むことを特徴とする、上記(1)に記載の絶
縁体上にひずみ層を形成する方法。 (5)前記選択する工程の前に、前記第6の層上にSi
O2 層を形成する工程をさらに含むことを特徴とする、
上記(1)に記載の絶縁体上にひずみ層を形成する方
法。 (6)前記第6の層を形成する工程の後に、前記第5お
よび第6の層内にイオン注入によってドープされた領域
を形成する工程をさらに含むことを特徴とする、上記
(1)に記載の絶縁体上にひずみ層を形成する方法。 (7)電子デバイスを形成する構造において、基板と、
絶縁体層と、Si層と、Si1-X GeX の緩和層と、S
iおよびSiGeよりなる群から選択された第1のひず
み層と、を有することを特徴とする電子デバイスを形成
する構造。 (8)前記第1のひずみ層の上に、SiおよびSiGe
よりなる群から選択された第2のひずみ層をさらに有す
ることを特徴とする、上記(7)に記載の電子デバイス
を形成する構造。 (9)前記第1のひずみ層がSiGeであり、前記第2
のひずみ層がSiであることを特徴とする、上記(8)
に記載の電子デバイスを形成する構造。 (10)前記第1のひずみ層がSiであり、前記第2の
ひずみ層がSiGeであることを特徴とする、上記
(8)に記載の電子デバイスを形成する構造。
の事項を開示する。 (1)絶縁体上にひずみ層を形成する方法において、第
1の半導体基板を選択する工程と、前記第1の半導体基
板上に、Si1-Y GeY の第1のエピタキシャル・グレ
ーディッド層を形成する工程と、SiGeの第2の緩和
層を形成する工程と、SiGeの第3のp++ドープト層
を形成する工程と、SiおよびSiGeよりなる群から
選択された第4のエピタキシャルひずみ層を形成する工
程と、Si1-X GeX の第5の緩和層を形成する工程
と、Siの第6の層を形成する工程と、SiおよびSi
O2 よりなる群から選択された上層を有する第2の基板
を選択する工程と、前記第6の層の上面と前記第2の基
板とを接合する工程と、前記第1の基板と前記第1およ
び第2の層とを除去する工程と、を含むことを特徴とす
る絶縁体上にひずみ層を形成する方法。 (2)前記第3の層の少なくとも一部を除去する工程
を、さらに含むことを特徴とする、上記(1)に記載の
絶縁体上にひずみ層を形成する方法。 (3)前記第3の層の少なくとも一部を除去する工程
が、前記第3の層をウェットO2 で650℃〜750℃
の範囲の温度で酸化することを含むことを特徴とする、
上記(1)に記載の絶縁体上にひずみ層を形成する方
法。 (4)前記第1の基板と前記第1および第2の層とを除
去する工程が、緩衝フッ化水素酸によってエッチングす
る工程を含むことを特徴とする、上記(1)に記載の絶
縁体上にひずみ層を形成する方法。 (5)前記選択する工程の前に、前記第6の層上にSi
O2 層を形成する工程をさらに含むことを特徴とする、
上記(1)に記載の絶縁体上にひずみ層を形成する方
法。 (6)前記第6の層を形成する工程の後に、前記第5お
よび第6の層内にイオン注入によってドープされた領域
を形成する工程をさらに含むことを特徴とする、上記
(1)に記載の絶縁体上にひずみ層を形成する方法。 (7)電子デバイスを形成する構造において、基板と、
絶縁体層と、Si層と、Si1-X GeX の緩和層と、S
iおよびSiGeよりなる群から選択された第1のひず
み層と、を有することを特徴とする電子デバイスを形成
する構造。 (8)前記第1のひずみ層の上に、SiおよびSiGe
よりなる群から選択された第2のひずみ層をさらに有す
ることを特徴とする、上記(7)に記載の電子デバイス
を形成する構造。 (9)前記第1のひずみ層がSiGeであり、前記第2
のひずみ層がSiであることを特徴とする、上記(8)
に記載の電子デバイスを形成する構造。 (10)前記第1のひずみ層がSiであり、前記第2の
ひずみ層がSiGeであることを特徴とする、上記
(8)に記載の電子デバイスを形成する構造。
【図1】第1の一連の処理工程で作製された本発明の部
分的な実施例の断面図である。
分的な実施例の断面図である。
【図2】図1に対して追加の処理工程で作製された本発
明の部分的な実施例の断面図である。
明の部分的な実施例の断面図である。
【図3】本発明の第1の実施例の断面図である。
【図4】本発明の第2の実施例の断面図である。
【図5】本発明の部分的な実施例の断面図であり、イオ
ン注入によってpまたはnのウェルまたは領域を形成す
る処理工程を示す。
ン注入によってpまたはnのウェルまたは領域を形成す
る処理工程を示す。
11 バイア面 12 基板 13 層 14 緩和層 17 層 18 エピタキシャル層 26 第2の基板 28 上層 34 マスク 42 nウェル 48 pウェル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クハリッド・エッズエルディン・イズメイ ル アメリカ合衆国 10603 ニューヨーク州 ホワイト プレインズ ウッドランド ヒルズ ロード 105
Claims (10)
- 【請求項1】絶縁体上にひずみ層を形成する方法におい
て、 第1の半導体基板を選択する工程と、 前記第1の半導体基板上に、Si1-Y GeY の第1のエ
ピタキシャル・グレーディッド層を形成する工程と、 SiGeの第2の緩和層を形成する工程と、 SiGeの第3のp++ドープト層を形成する工程と、 SiおよびSiGeよりなる群から選択された第4のエ
ピタキシャルひずみ層を形成する工程と、 Si1-X GeX の第5の緩和層を形成する工程と、 Siの第6の層を形成する工程と、 SiおよびSiO2 よりなる群から選択された上層を有
する第2の基板を選択する工程と、 前記第6の層の上面と前記第2の基板とを接合する工程
と、 前記第1の基板と前記第1および第2の層とを除去する
工程と、 を含むことを特徴とする絶縁体上にひずみ層を形成する
方法。 - 【請求項2】前記第3の層の少なくとも一部を除去する
工程を、さらに含むことを特徴とする、請求項1に記載
の絶縁体上にひずみ層を形成する方法。 - 【請求項3】前記第3の層の少なくとも一部を除去する
工程が、前記第3の層をウェットO 2 で650℃〜75
0℃の範囲の温度で酸化することを含むことを特徴とす
る、請求項1に記載の絶縁体上にひずみ層を形成する方
法。 - 【請求項4】前記第1の基板と前記第1および第2の層
とを除去する工程が、緩衝フッ化水素酸によってエッチ
ングする工程を含むことを特徴とする、請求項1に記載
の絶縁体上にひずみ層を形成する方法。 - 【請求項5】前記選択する工程の前に、前記第6の層上
にSiO2 層を形成する工程をさらに含むことを特徴と
する、請求項1に記載の絶縁体上にひずみ層を形成する
方法。 - 【請求項6】前記第6の層を形成する工程の後に、前記
第5および第6の層内にイオン注入によってドープされ
た領域を形成する工程をさらに含むことを特徴とする、
請求項1に記載の絶縁体上にひずみ層を形成する方法。 - 【請求項7】電子デバイスを形成する構造において、 基板と、 絶縁体層と、 Si層と、 Si1-X GeX の緩和層と、 SiおよびSiGeよりなる群から選択された第1のひ
ずみ層と、 を有することを特徴とする電子デバイスを形成する構
造。 - 【請求項8】前記第1のひずみ層の上に、SiおよびS
iGeよりなる群から選択された第2のひずみ層をさら
に有することを特徴とする、請求項7に記載の電子デバ
イスを形成する構造。 - 【請求項9】前記第1のひずみ層がSiGeであり、前
記第2のひずみ層がSiであることを特徴とする、請求
項8に記載の電子デバイスを形成する構造。 - 【請求項10】前記第1のひずみ層がSiであり、前記
第2のひずみ層がSiGeであることを特徴とする、請
求項8に記載の電子デバイスを形成する構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/846605 | 1997-04-30 | ||
US08/846,605 US5906951A (en) | 1997-04-30 | 1997-04-30 | Strained Si/SiGe layers on insulator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10308503A true JPH10308503A (ja) | 1998-11-17 |
JP2908787B2 JP2908787B2 (ja) | 1999-06-21 |
Family
ID=25298400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10116473A Expired - Fee Related JP2908787B2 (ja) | 1997-04-30 | 1998-04-27 | 絶縁体上にひずみ層を形成する方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5906951A (ja) |
JP (1) | JP2908787B2 (ja) |
KR (1) | KR100295733B1 (ja) |
TW (1) | TW388969B (ja) |
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