JP2003520452A - ひずみシリコン酸化金属半導体電界効果トランジスタ - Google Patents

ひずみシリコン酸化金属半導体電界効果トランジスタ

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strained
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バルサラ，マヤンク，ティー
フィッツジェラルド，ユージーン，エイ
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Abstract

(57)【要約】 本願発明は、シリコンゲルマニウムへテロ構造から製造された拡散酸化金属半導体電界効果トランジスタ（DMOS FET）及び、その製造方法に関する。ヘテロ構造は、緩和低転位密度シリコンゲルマニウムテンプレート上のひずみシリコン層を含む。例示的な実施態様では、DMOS FETは、バルクシリコン基板の上面にシリコンゲルマニウム/シリコンへテロ構造を含む。このヘテロ構造は、シリコンゲルマニウム傾斜層、均一組成のシリコンゲルマニウムキャップ層、ひずみシリコンチャンネル層を含む。他の実施態様によれば、本発明は、DMOSトランジスタ用へテロ構造を提供し、またその製造方法を提供する。このヘテロ構造は、単結晶シリコン基板、この基板上の緩和均一組成シリコンゲルマニウム層、この均一組成シリコンゲルマニウム層上の第１ひずみシリコンチャンネル層、このひずみシリコンチャンネル層上のシリコンゲルマニウムキャップ層、このキャップ層上の第２ひずみシリコン層を含む。

Description

【発明の詳細な説明】
【０００１】
【優先権情報】
本出願は、2000年7月20日に提出された暫定的な出願第60/177,099号から優先
権を主張する。
【０００２】
【発明の属する技術分野】
本発明はひずみシリコン拡散酸化金属半導体（DMOS）電界効果トランジスタ（
FET）に関する。
【０００３】
【従来の技術】
無線通信事業における送受信システムは、本質的に地球上津々浦々に至る通信
ネットワークとなるバックボーンを形成している。利用者の数、データ転送速度
、商業的可能性の点で無線通信事業の継続的な成長を持続するために、送受信シ
ステム内に配置されている基本的な超小型電子機器部品がより低価格でより高い
性能を発揮しなければならない。
【０００４】 ガリウム砒素及びその他のIII−Ｖ族化合物半導体は、出力及び速度の点では
必要とされる性能をもたらすが、無線通信事業の継続的な発展を持続するための
生産量-コスト曲線をもたらさない。この理由により、他の半導体技術に比較し
て注目に値する経済性を提供するシリコン超小型電子機器は、以前III−Ｖ族化
合物半導体技術により占有されていた市場を回復してきている。別個のシリコン
技術は、通信技術のバックボーンの異なる分野で実施されている。高電圧での動
作が必要とされるアナログ用途に対して、すなわちこの装置は高い絶縁破壊電圧
を有さなければならない、一般にシリコン拡散酸化金属半導体（DMOS）トランジ
スタが使用される。
【０００５】 DMOSトランジスタ100の概略的なブロック図を図１に示す。ひずみシリコン酸
化金属半導体電界効果トランジスタ（MOSFET）又はバイポーラ接合トランジスタ
（BJT）と比較した場合の、この装置の主要な特徴は、ソース104及び拡張ドレイ
ン106に近接する拡散チャンネル領域102（正確にはこれらの２つの領域はチャン
ネル領域と呼ばれる）にある。この組み合わせは、DMOSトランジスタが、高周波
数で動作することを可能にし、高出力動作のためのソース及びドレイン間の大き
な電圧降下に耐えることを可能にする。またDMOSトランジスタは、装置に対する
すべての端子が表面に設けられてはいない構成を有するということに注意しなけ
ればならない。
【０００６】 異なる構成のものを区別するために、一般に図１に示されている装置は横型DM
OS（LDMOS）トランジスタと呼ばれる。ウェハの前面と背面にその端子を有する
装置は、縦型DMOS（VDMOS）トランジスタと呼ばれる。本発明の説明及び実施形
態は、LDMOS構成において最もよく記述される。LDMOSというカテゴリーにおいて
さえも、チャンネル領域の異なる不純物濃度を含むLDMOSのさらなる変形が存在
する。図２Ａ〜２Ｃを参照して、LDMOSトランジスタチャンネル内の異なる不純
物分布を概略的に示す。図２Ａ及び２Ｂは非対称の不純物分布を示し、図２Ｃは
対称の不純物分布を示す。
【０００７】 シリコンDMOSを含むシリコンベースの装置が、多くの超小型電子機器市場にお
いてIII−Ｖ族化合物半導体装置に取って代わっているが、シリコンの固有の速
度の限界が、依然として非常に高速度での用途におけるいくつかのIII−Ｖ族化
合物半導体装置を置き換えることを阻んでいる。シリコンのこの限界に対応する
ために、新規の装置のヘテロ構造は、シリコンゲルマニウム合金と共に使用する
ことによって、シリコンのその手引きが拡張され、将来の通信システム用の経済
的な手法、かつ基本的な組み合わせでより高い性能を提供しつづけることが可能
となる。
【０００８】 図３は、現在の材料技術及び予想される材料技術のスナップショットとともに
無線通信周波数を概略的に示す。シリコンゲルマニウムベースの電子機器は、将
来の無線通信電子機器において重要な役割を果たすことが予想される。
【０００９】
【発明が解決しようとする課題】
本発明は、シリコンゲルマニウムヘテロ構造から製造されたDMOS電界効果トラ
ンジスタ及び、その製造方法を提供する。ヘテロ構造は、緩和低転位密度シリコ
ンゲルマニウムテンプレート上にひずみシリコン層を含む。例示的な実施態様で
は、DMOS FETはバルクシリコン基板の上面にシリコンゲルマニウム/シリコンヘ
テロ構造を含む。ヘテロ構造は、シリコンゲルマニウム傾斜層、均一組成シリコ
ンゲルマニウムキャップ層、ひずみシリコンチャンネル層を含む。
【００１０】
【課題を解決するための手段】
一実施態様によれば、本発明は、DMOSトランジスタ用のヘテロ構造及びその製
造方法を提供する。このヘテロ構造は、単結晶シリコン基板、この基板上の緩和
シリコンゲルマニウム均一組成層、この均一組成層上のひずみシリコンチャンネ
ル層を含む。ヘテロ構造は、集積回路内で実施可能である。
【００１１】 他の実施態様によれば、本発明は、（DMOS）トランジスタ用のヘテロ構造及び
その製造方法を提供する。このヘテロ構造は、単結晶シリコン基板、この基板上
の緩和シリコンゲルマニウム均一組成層、この均一組成層上の第１ひずみシリコ
ンチャンネル層、このひずみシリコンチャンネル層上のシリコンゲルマニウムカ
ップ層、このキャップ層上の第２ひずみシリコン層を含む。
【００１２】
【発明の実施の形態】
本発明は、緩和低転位密度シリコンゲルマニウムテンプレート上のひずみシリ
コン層を含むシリコンゲルマニウムへテロ構造から製造されたDMOS電界効果トラ
ンジスタに関する。図４は、本発明によるDMOS FET 40の例示的な実施態様の概
略的なブロック図である。FETはバルクシリコン基板42の上面にシリコンゲルマ
ニウム/シリコンへテロ構造41を含む。ヘテロ構造は、シリコンゲルマニウム傾
斜層43、均一組成のシリコンゲルマニウムキャップ層44、ひずみシリコン（ε-S
i）チャンネル層45を含む。またこの装置は、拡散チャンネル46、ソース47、ド
レイン48、ゲート積層体49を含む。
【００１３】 これらの層は、低圧化学蒸着法（LPCVD）のような技術によりエピタキシャル
成長される。シリコンゲルマニウム傾斜層43は、シリコンの格子定数を巧みに処
理して成長させる技術を利用する。例えばE. A. FitzgeraldらのJ. Vac. Sci. T
ech. B 10, 1807(1992)を参照のこと。この文献は参照文献として取り込まれる
。シリコンゲルマニウムキャップ層44は、傾斜層内の欠陥から取り除かれ、した
がって確かな装置層操作を可能にする仮想基板をもたらす。シリコンゲルマニウ
ムキャップの上面のひずみシリコン層45は、シリコンの平衡格子定数がシリコン
ゲルマニウムの格子定数よりも小さいことにより、張力を受ける。シリコン層の
厚みが臨界厚みの制約条件によって制限されることが理解される。
【００１４】 引張ひずみが、６ではなく２つのバレーのみが占有されるようにシリコン伝導
帯の縮退を取り除く。この伝導帯の分割は、ひずみシリコン層内の非常に高速の
面内移動度（電子密度が1011-1012cm-2において〜2900cm2/V・sec、電子密度が＞
1012cm-2において約1000cm2/V・sec）を結果としてもたらす。DMOS装置のチャン
ネル領域に対して高移動度のひずみシリコンを利用することによって、装置の速
度を一定のゲート長において20-80％だけ改善することができる。ガリウム砒素
高移動度技術と異なり、ひずみシリコンDMOS装置は、通常のシリコンDMOS製法及
び手段により製造することが可能である。この適合性は、低コストで相当な性能
向上を可能とする。
【００１５】 半導体へテロ構造は、種々の半導体装置及び材料システム（半導体レーザー用
アルミニウムガリウム砒素/ガリウム砒素及びインジウムガリウム砒素/ガリウム
砒素ヘテロ結合電界効果トランジスタ）において利用されている。しかしながら
すべての構造をほぼ格子整合させ、すなわち欠陥をなくす手法を利用したヘテロ
構造に基づく半導体装置及び材料システムの大部分は、制限されたひずみのため
にエピタキシャル層内に導入されている。1980年代後半から1990年代初頭にかけ
てのひずみをうまく処理する技術が、格子定数が整合していないヘテロ構造の製
品を可能にした。格子不整合エピタキシャルの分野で特に重要なことは、シリコ
ン基板上の緩和シリコンゲルマニウムへテロシステムであり、これは高速トラン
ジスタから集積オプトエレクトロニクスまでの新規な装置動作に対する多数の可
能性を有する。
【００１６】 シリコンゲルマニウムが緩和していれば、すなわちひずみがないとすれば、シ
リコンがひずみ、それによりバンドの整合が図５に示すように伝導帯内に閉じ込
められる。図５は、緩和シリコンゲルマニウム上のひずみシリコンに対するバン
ドのずれを概略的に説明するものである。実際には、バンドギャップの不整合は
、ひずみシリコン層内に電子を閉じ込めることを可能とする。ひずみシリコンは
電子の閉じ込め及び電子ガスとチャンネルの発生を可能とするばかりでなく、フ
ェルミ面を修正する。
【００１７】 ひずみは、四重縮退（A）面内バレーに関し、二重縮退（A）面外バレーのエネ
ルギーを低くする。図６は、ひずみシリコンの伝導帯を概略的に説明する。この
エネルギー分割は、1）横方向電子質量のみが、面内バレーにおいて長手方向成
分を欠いているため、面内電子移動の間に観測される、2）バルクシリコン内で
通常体験されるバレー間散乱が、占有されるバレーの数が減少するため、著しく
低下するという２つの効果を有する。
【００１８】 1991年まで、実験的に観測された電子の移動度は、予想された値よりも大幅に
低いものであった。低い移動度は、シリコン上の緩和シリコンゲルマニウムに起
因するものであると考えられる。これらの初期の試行は、シリコン（組成傾斜し
ていない）上の均一組成シリコンゲルマニウム緩和層を使用し、したがって荷電
子チャンネル内のスレッディング転位密度は＞108cm-2となる。この転位密度は
、荷電子の著しい散乱を生じさせ、したがって高い電子移動度の達成を阻む。欠
陥をうまく処理することにおける向上が、ひずみシリコン/緩和シリコンゲルマ
ニウムへテロシステムに適用されると、固有の高移動度及び装置動作中の高移動
度が達成可能となる。
【００１９】 ひずみシリコンMOSFETに関して、電子及び正孔の移動度のシリコンゲルマニウ
ム層内のゲルマニウム濃度の影響が、それぞれ図７Ａ及び７Ｂに示されている。
図７Ａ及び７Ｂは、それぞれ電子及び正孔の、移動度エンハンスメント対電界の
関係を、ｘ＝10〜30％であるSi1-ｘGeｘ上のひずみシリコンに対して示すグラフ
である。
【００２０】 ゲルマニウムが20％であるとき、高電界において、電子のエンハンスメントは
おおよそ1.75であるが、正孔のエンハンスメントは極わずかである。ゲルマニウ
ム濃度が30％に増加すると、電子のエンハンスメントはわずかに上昇して1.8に
なり、正孔のエンハンスメントは約1.4に上昇する。電子のエンハンスメントは
ゲルマニウム濃度が20％でるときに飽和するが、このとき伝導帯の分離は、電子
のほとんどすべてが高移動度帯を占有するのに十分な大きさである。正孔のエン
ハンスメントの飽和はまだ十分に測定されていないが、飽和はゲルマニウムの濃
度が40％において起こるものと予想される。
【００２１】 DMOSトランジスタはアナログ回路設計におけるシリコン回路に対して利点を提
供する。アナログ回路設計は、デジタル回路とは異なる装置及び他の回路要素に
要求される。例えばアナログ用途で使用される装置は高い出力インピーダンスを
有するが、デジタル用途では正反対であることが実際のところである。理想的な
アナログトランジスタは、高い固有の利得、高い相互コンダクタンス、高いカッ
トオフ周波数を有する。
【００２２】 DMOSトランジスタは、デプレッションモード装置と直列のエンハンスメントモ
ード装置として作ることができる。図８は、本発明の例示的な実施態様によるエ
ンハンスメント/デプレッションモードモデルDMOSトランジスタ80の概略的な回
路図を示す。アナログ用途に対する回路が典型的には、飽和状態において動作さ
れるので、エンハンスメントモードチャンネルが飽和状態にある動作モード、デ
プレッションモードチャンネルが飽和状態にある動作モード、デプレッションモ
ードとエンハンスメントモードの両方のチャンネルが飽和状態にある動作モード
の３つが可能なものとして予想される。最高の性能を得るには、デプレッション
モードが飽和しなければならない。したがって２つの適した動作状態は、デプレ
ッションモードチャンネルが飽和されたもの、及びデプレッションモードとエン
ハンスメントモードのチャンネルが同時に飽和されたものである。
【００２３】 デプレッションモードチャンネルが飽和している（荷電子速度が飽和していな
いと仮定して）場合には、相互コンダクタンスは次の式によってモデル化される
。 ｇm=｛βeβd(Vg-Vx-Vtd)(Vg-Vte)｝/｛(Vg-Vx)(βe+βd)-(βeVte+βdVtd)｝ ここでVgは印加されるゲート電圧であり、Vx(βe、Vg、Vte、βd、Vtd)は２つの
装置間の中間電圧であり、これはそれ自体内の関数であり、それ自体の関数であ
り、Vtdはデプレッションモード装置の閾値電圧であり、Vteはエンハンスメント
モード装置の閾値電圧である。
【００２４】 βeはエンハンスメントモード装置における利得であり、以下の式によって与
えられる。 βe=μeCW/Le ここでμeはエンハンスメントモードチャンネルの荷電子の移動度であり、Cは単
位領域あたりのゲートキャパシタンスであり、Leはエンハンスメントモードチャ
ンネルの長さである。
【００２５】 βdはデプレッションモード装置における利得であり、以下の式によって与え
られる。 βd=μdCW/Ld ここでμdはエンハンスメントモードチャンネルの荷電子の移動度であり、Cは単
位領域あたりのゲートキャパシタンスであり、Ldはエンハンスメントモードチャ
ンネルの長さである。
【００２６】 デプレッションモード及びエンハンスメントモード装置の両方が飽和する状態
に対し、相互コンダクタンスは以下の式によって与えられる。 ｇm=βe(Vg-Vte) 変数は上記の通りである。
【００２７】 DMOSトランジスタの重要な特徴は、チャンネルの長さ、各チャンネルにおける
荷電子の移動度（２つの移動度の比のほうがよい）、閾値電圧である。基本的に
はこれらのパラメータは温度及び装置の動作特性を画定する。このモデルを使用
し、ｎチャンネルDMOS装置構造を仮定すると、本発明の効果が明らかにされる。
Vtd=-0.90 V、Vte=0.75V、Ld=0.70×10-4cm、Le=0.08×10-4cm、μe=380cm2/V・s
ec、μd=600cm2/V・sec、C/W=１F/cm（簡単のために、単位値が仮定され）、ひず
みシリコン内の電子に対する移動度エンハンスメント係数を1.8とすると、動作
の可能な２つの状態に対して相互コンダクタンスは図９及び10に示す通りである
。
【００２８】 図９は、ひずみシリコン（ε-Si）及びバルクシリコンを有するLDMOSに対する
相互コンダクタンスを示すグラフであり、エンハンスメントモード及びデプレッ
ションモード双方の状態における飽和状態に関するものである。図９は、エンハ
ンスメント及びデプレッションモード装置の双方が飽和した状態を示し、ひずみ
シリコンの使用を通して相互コンダクタンスに正味80％の利得があることを示す
。
【００２９】 図10は、デプレッションモード装置のみが飽和している装置動作状態を示す。
図10は、ひずみシリコン及びバルクシリコンを有するLDMOSに対する相互コンダ
クタンスを示すグラフであり、デプレッションモード状態のみにおいて飽和して
いる状態を示すものである。再度ひずみシリコンの使用に関連するエンハンスメ
ントが存在する。装置の動作に対する最適な状態は（荷電子速度を飽和させるこ
となく）、相互コンダクタンスが最大となる２つの状態の境界付近で発生する。
しかしながらひずみシリコンは、一般的な場合において、20-80％の間のいずれ
の場合においても、LDMOSトランジスタの相互コンダクタンスを増大する。増大
した相互コンダクタンスは、より高い動作周波数及び大容量負荷を駆動させるこ
とができるより大きな可能性に相当し、それによって本発明はアナログ装置用途
に本質的な利益をもたらす。
【００３０】 本発明の及び装置性能の重大な局面は、図11に示す初期のエピタキシャルへテ
ロ構造である。図11は、本発明によるひずみシリコンDMOSトランジスタ110の例
示的な実施態様を概略的に示すブロック図である。このようなトランジスタを製
造するための工程ステップは以下の通りである。ａ）バルク基板112をクリーニ
ング/用意する、ｂ）シリコンバッファ/開始層をエピタキシャル成長する、ｃ）
シリコンゲルマニウム傾斜バッファ層114をエピタキシャル成長する、ｄ）均一
濃度キャップ層116をエピタキシャル成長する、ｅ）欠陥が導入され、ひずみが
緩和される厚み（閾値厚みとして知られている）以下に、ひずみシリコン層118
をエピタキシャル成長する。
【００３１】 また図11の構造は、均一組成層のエピタキシャル成長を中断する間、平坦化プ
ロセスを挿入することによって達成することができる。組成の傾斜が表面材料の
品質の制御を可能とするが、傾斜層の転位の不整合のためにひずみ領域はエピタ
キシャル層の表面において粗くされる。この粗さが厳密なものであれば、転位に
対するピン止め点として作用し、転位のパイルアップをもたらす。中間平坦化ス
テップは、表面粗さを取り除き、したがって最終エピタキシャルフィルムの転位
密度を低減する。平坦化によってもたらされる滑らかな表面はまた、装置のリソ
グラフィにおいて助長され、細線造作製造を可能とする。
【００３２】 ヘテロ構造の次のプロセスは、本発明の代替的な実施態様を導く。図12A及び1
2Bは、本発明によるLDMOSトランジスタ構造の代替的な例示的実施態様を概略的
に示すブロック図である。図12Aは、バルクシリコン基板121表面に直接設けられ
ているシリコンゲルマニウムキャップ層122を、キャップ層上に設けられている
ひずみシリコンエピタキシャル層123とともに含む構造120を示す。例示的な実施
態様では、キャップ層は、例えば含有量30％未満の約3-10μmの厚みの均一キャ
ップ層であり、ひずみシリコン層は厚み約25-300μmである。図12Bは、シリコン
ゲルマニウムキャップ122及びバルクシリコン基板121の間に埋め込まれている絶
縁層125を含む同様の構造124を示す。これらの基板は、緩和シリコンゲルマニウ
ム層を新たなシリコン（又はシリコンを覆う二酸化ケイ素）基板にボンディング
し、さらに元の基板及び傾斜層を取り除くことによって製造される。
【００３３】 図13は、本発明による埋め込みチャンネルLDMOSトランジスタ装置構造130の例
示的な実施態様の概略的なブロック図を示す。図13は、キャップ領域を介して表
面から空間的に分離されている導電チャンネルを有する初期のヘテロ構造を示す
。この例示的な実施態様では、電荷運搬体の移動は、酸化物界面から離れ、これ
は運搬体の拡散を誘発し、したがって装置速度をさらに改善する。構造130は、
シリコン基板131、シリコンゲルマニウム層132（ゲルマニウム含有量が30％未満
まで傾斜し、1-4pm以下の厚み）、ひずみシリコン層134（約25-200Åの厚み）、
シリコンゲルマニウムキャップ層135（約25-200Åの厚み）、第２ひずみシリコ
ン層136（約25-200Åの厚み）を含む。
【００３４】 第２シリコン層136は、装置のゲート酸化物を形成するのに使用される。シリ
コンゲルマニウム合金が、熱酸化のような従来の技術により酸化されると、相当
数の二面間の表面準位、典型的には1013cm-2を超える準位が形成される。この問
題を克服するために、犠牲シリコン酸化物層がヘテロ構造に導入される。この層
の酸化は、おおよそ5-15Åのシリコンが酸化の後に残ることが確実であるように
犠牲的に制御される。酸化界面がシリコン内にあり、シリコンゲルマニウム内に
はないので、界面準位密度は低く、すなわち1010-1011cm2に維持され、装置の性
能は危機にさらされない。
【００３５】 本発明が、いくつかの好適な実施態様に関して示され、開示されたが、本発明
の精神及び範囲から逸脱することなく、その形態及び細部に対して種々の変更を
加え、排除し、追加することができる。
【図面の簡単な説明】
【図１】 DMOSトランジスタの概略的なブロック図である。
【図２】 図２Ａ〜２Ｃは、LDMOSトランジスタチャンネル内の異なる不純物分布を概略
的に示す。
【図３】 現在の材料技術及び将来の材料技術のスナップショットとともに無線通信周波
数を概略的に示す。
【図４】 本発明によるDMOS FETの例示的な実施態様の概略的なブロック図を示す。
【図５】 緩和シリコンゲルマニウム上のひずみシリコンに対するバンドのずれを概略的
に説明する図である。
【図６】 ひずみシリコンの伝導帯を概略的に説明する図である。
【図７】 図７Ａ及び７Ｂは、それぞれｘ＝10〜30％であるSi1-ｘGeｘ上のひずみシリコ
ンに関する電子及び正孔の電界に対する移動度の増加を示すグラフである。
【図８】 本発明の例示的な実施態様によるエンハンスメント/デプレッションモードモ
デルのDMOSトランジスタ80の等価回路を概略的に示す。
【図９】 エンハンスメントモード様式及びデプレッションモード様式双方の飽和条件に
おける、ひずみシリコン（ε-Si）及びバルクシリコンを有するLDMOSトランジス
タに対する相互コンダクタンスを示すグラフである。
【図１０】 デプレッションモード様式においてのみ飽和条件を有するひずみシリコン及び
バルクシリコンを有するLDMOSトランジスタに対する相互コンダクタンスを示す
グラフである。
【図１１】 本発明によるひずみシリコンDMOSトランジスタの例示的な実施態様の概略的な
ブロック図である。
【図１２】 図１２Ａ及び１２Ｂは、本発明によるLDMOSトランジスタ構造の代替的な例示
的実施態様を概略的に示す図である。
【図１３】 本発明による埋め込みチャンネルLDMOSトランジスタ装置構造130の例示的な実
施態の概略的なブロック図である。
【手続補正書】
【提出日】平成１４年８月９日（２００２．８．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 GA02 GB01 GC01 GD01 GJ03 GL02 GL03 GQ01 5F140 AA01 AA05 AB02 AC02 AC21 AC28 AC31 AC36 BA05 BB06 BB18 BC12 CE05

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 拡散酸化金属半導体（DMOS）トランジスタ用へテロ構造であ
    って、 単結晶シリコン基板と、 前記基板上の緩和シリコンゲルマニウム均一組成層と、 前記均一組成層上のひずみシリコンチャンネル層とからなるヘテロ構造。
  2. 【請求項２】 組成傾斜シリコンゲルマニウムエピタキシャル層が、前記シ
    リコン基板と前記均一組成層の間に配置されている請求項１記載のヘテロ構造。
  3. 【請求項３】 前記ひずみシリコンチャンネル層が、前記へテロ構造の表面
    から空間的に隔置されている請求項１記載のヘテロ構造。
  4. 【請求項４】 半導体層が、前記ひずみシリコンチャンネル層が前記へテロ
    構造の表面の下方に埋め込まれるように前記ひずみシリコンチャンネル層上に設
    けられている請求項３記載のヘテロ構造。
  5. 【請求項５】 絶縁体が、前記ひずみシリコンチャンネル層と前記基板の間
    に埋め込まれている請求項１記載のヘテロ構造。
  6. 【請求項６】 前記緩和シリコンゲルマニウム層が、前記ひずみシリコンチ
    ャンネルの適用前に平坦化されている請求項１記載のヘテロ構造。
  7. 【請求項７】 拡散酸化金属半導体（DMOS）トランジスタ用へテロ構造を含
    む集積回路であって、 前記へテロ構造が、単結晶シリコン基板と、 前記基板上の緩和シリコンゲルマニウム均一組成層と、 前記均一組成層上のひずみシリコンチャンネル層とからなる集積回路。
  8. 【請求項８】 組成傾斜シリコンゲルマニウムエピタキシャル層が、前記シ
    リコン基板と前記均一組成層の間に配置されている請求項７記載の集積回路。
  9. 【請求項９】 前記ひずみシリコンチャンネル層が、前記へテロ構造の表面
    から空間的に隔置されている請求項７記載の集積回路。
  10. 【請求項１０】 半導体層が、前記ひずみシリコンチャンネル層が前記へテ
    ロ構造の表面の下方に埋め込まれるように前記ひずみシリコンチャンネル層上に
    設けられている請求項９記載の集積回路。
  11. 【請求項１１】 絶縁体が、前記ひずみシリコンチャンネル層と前記基板の
    間に埋め込まれている請求項７記載の集積回路。
  12. 【請求項１２】 前記緩和シリコンゲルマニウム層が、前記ひずみシリコン
    チャンネルの適用前に平坦化されている請求項７記載の集積回路。
  13. 【請求項１３】 拡散酸化金属半導体（DMOS）トランジスタ用へテロ構造で
    あって、 単結晶シリコン基板と、 前記基板上の緩和シリコンゲルマニウム均一組成層と、 前記均一組成層上の第１ひずみシリコンチャンネル層と、 前記第１ひずみシリコンチャンネル層上のシリコンゲルマニウムキャップ層と
    、 前記キャップ層上の第２ひずみシリコン層とからなるヘテロ構造。
  14. 【請求項１４】 組成傾斜シリコンゲルマニウムエピタキシャル層が、前記
    シリコン基板と前記均一組成層の間に配置されている請求項１３記載のヘテロ構
    造。
  15. 【請求項１５】 絶縁体層が、前記ひずみシリコンチャンネル層と前記基板
    の間に埋め込まれている請求項１３記載のヘテロ構造。
  16. 【請求項１６】 前記緩和シリコンゲルマニウム層が、前記ひずみシリコン
    チャンネル層の適用前に平坦化されている請求項１３記載のヘテロ構造。
  17. 【請求項１７】 拡散酸化金属半導体（DMOS）トランジスタ用へテロ構造を
    含む集積回路であって、 前記へテロ構造が、単結晶シリコン基板と、 前記基板上の緩和シリコンゲルマニウム均一組成層と、 前記均一組成層上の第１ひずみシリコンチャンネル層と、 前記第１ひずみシリコンチャンネル層上のシリコンゲルマニウムキャップ層と
    、 前記キャップ層上の第２ひずみシリコン層とからなる集積回路。
  18. 【請求項１８】 組成傾斜シリコンゲルマニウムエピタキシャル層が、前記
    シリコン基板と前記均一組成層の間に配置されている請求項１７記載の集積回路
    。
  19. 【請求項１９】 絶縁体層が、前記ひずみシリコンチャンネル層と前記基板
    の間に埋め込まれている請求項１７記載の集積回路。
  20. 【請求項２０】 前記緩和シリコンゲルマニウム層が、前記ひずみシリコン
    チャンネル層の適用前に平坦化されている請求項１７記載の集積回路。
  21. 【請求項２１】 拡散酸化金属半導体（DMOS）トランジスタ用へテロ構造の
    製造方法であって、 単結晶シリコン基板を設け、 前記基板上に緩和シリコンゲルマニウム均一組成層を適用し、 前記均一組成層上にひずみシリコンチャンネル層を適用することからなる製造
    方法。
  22. 【請求項２２】 拡散酸化金属半導体（DMOS）トランジスタ用へテロ構造の
    製造方法であって、 単結晶シリコン基板を設け、 前記基板上に組成傾斜シリコンゲルマニウムエピタキシャル層を適用し、 前記傾斜層上に均一組成シリコンゲルマニウムキャップ層を適用し、 前記キャップ層上にひずみシリコンチャンネル層を適用することからなる製造
    方法。
  23. 【請求項２３】 拡散酸化金属半導体（DMOS）トランジスタ用へテロ構造の
    製造方法であって、 単結晶シリコン基板を設け、 前記基板上に緩和シリコンゲルマニウム均一組成層を適用し、 前記均一組成層上に第１ひずみシリコンチャンネル層を適用し、 前記ひずみシリコンチャンネル層上にシリコンゲルマニウムキャップ層を適用
    し、 前記キャップ層上に第２ひずみシリコン層を適用することからなる製造方法。
  24. 【請求項２４】 拡散酸化金属半導体（DMOS）トランジスタ用へテロ構造の
    製造方法であって、 単結晶シリコン基板を設け、 前記基板上に組成傾斜シリコンゲルマニウムエピタキシャル層を適用し、 前記組成傾斜層上に均一組成シリコンチャンネル層を適用し、 前記均一組成シリコンゲルマニウム層上に第１ひずみシリコンチャンネル層を
    適用し、 前記ひずみシリコンチャンネル層上にシリコンゲルマニウムキャップ層を適用
    し、 前記キャップ層上に第２ひずみシリコン層を適用することからなる製造方法。
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