KR19980081556A - 절연체상의 변형층 형성 방법 및 전자 디바이스 형성 구조 - Google Patents

절연체상의 변형층 형성 방법 및 전자 디바이스 형성 구조 Download PDF

Info

Publication number
KR19980081556A
KR19980081556A KR1019980014098A KR19980014098A KR19980081556A KR 19980081556 A KR19980081556 A KR 19980081556A KR 1019980014098 A KR1019980014098 A KR 1019980014098A KR 19980014098 A KR19980014098 A KR 19980014098A KR 19980081556 A KR19980081556 A KR 19980081556A
Authority
KR
South Korea
Prior art keywords
layer
forming
sige
substrate
strained
Prior art date
Application number
KR1019980014098A
Other languages
English (en)
Other versions
KR100295733B1 (ko
Inventor
츄잭운
이스마일칼리드에즈엘딘
Original Assignee
포만제프리엘
인터내셔널비지네스머신즈코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만제프리엘, 인터내셔널비지네스머신즈코포레이션 filed Critical 포만제프리엘
Publication of KR19980081556A publication Critical patent/KR19980081556A/ko
Application granted granted Critical
Publication of KR100295733B1 publication Critical patent/KR100295733B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 SOI 구조 및 이를 형성하는 방법에 관한 것으로서, 이 방법은 제 1 기판상에 Si 및/또는 SiGe 변형층(strained layer)을 형성하는 단계와, 변형층 위에 Si 및/또는 SiO2층을 형성하는 단계와, 상면에 절연층(insulating layer)을 가진 제 2 기판을 변형층 위의 최상면에 접착시키는 단계와, 제 1 기판을 제거하는 단계를 포함한다. 본 발명은 절연 기판상에 변형 Si 및 SiGe 층을 형성하는데 따른 문제점을 극복할 수 있다.

Description

절연체상의 변형층 형성 방법 및 전자 디바이스 형성 구조
본 발명은 절연체 상의 Si/SiGe 층에 관한 것으로서, 보다 상세하게는 상보형 금속 산화물 반도체(Complementary Metal Oxide Semiconductor : CMOS) 트랜지스터, 첨가물 변조 전계 효과 트랜지스터(Modulation-doped Field Effect Transistor : MODFET), 헤테로정션 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : HBT)와 같은 디바이스(device) 제조에 유용한 구조로서 절연체 상의 변형(strained) Si/SiGe 층에 관한 것이다.
변형 Si 채널에서의 전자 이동도(electron mobility)는 벌크(bulk) Si 층에 비해 상당히 크다. 전자 농도를 동일하게 하여 실온에서 측정한 값은, Si에서의 측정값이 400cm2/Vs인 것에 반해 상기한 Si 채널에서의 측정값은 약 3,000cm2/Vs이다. 이와 마찬가지로, 실내온도에서 측정한 정공 이동도(hole mobility)는, Ge 분율이 높은(60∼80%) 변형 SiGe 층에서의 정공 이동도(800cm2/Vs)가 Si 층에서의 정공 이동도(150cm2/Vs) 보다 5배나 크다. 따라서, 그러한 층을 고속 응용 분야에 이용하면, 현재 기술 수준의 Si 디바이스에서 얻을 수 있는 동작 속도보다 높은 동작 속도를 얻을 수 있을 것이다.
그러나, 고속 응용 분야에서는 한가지 문제점, 즉, 하부 기판이 전도(conducting) 상태로 될 수도 있다는 문제점이 발생한다. GaAs 마이크로파 디바이스는 반절연(semi-insulating) GaAs 기판을 용이하게 얻을 수 있다는 점에서 유리하다. Si 기술에서 절연 기판을 얻기 위한 일반적인 방법으로서는, SIMOX(Separated by Implanted Oxygen) 기법에 의해 실리콘-온-절연체 구조(Si on insulator : SOI), 실리콘-온-사파이어 구조(Si on Sapphire : SOI) 또는 접착 및 에치 백 실리콘-온-절연체 구조(bond ＆ etch back Silicon-On-Insulator : BESOI)를 형성하는 방법이 있다.
이들 기판을 변형 Si층을 성장시키기 위한 출발 기판으로 사용하고자 하면, 완화(relaxed) SiGe 완충부(buffer)를 먼저 성장시켜야 할 것이다. 전위(dislocation) 결함이 적은 완충부를 얻기 위해서는 SiGe 내의 Ge 분율을 약 1㎛ 두께의 거리에 걸쳐 완만한 경사상으로 변화시켜야 한다. 1995년 6월 7일자로 출원된 에프. 르고즈(F. LeGoues) 등의 미국 특허 출원 제 08/474,209 호에서는 경사층(graded layer) 위에 결함이 적은 단결정 재료의 완화 최상층(relaxed top layer)을 가진 구조가 개시되는데, 이 구조에서는 SiGe 내의 Ge 분율을 두께의 함수로서 변화시킨다. 경사층의 두께 덕분에 절연체상의 에피택셜 층(epitaxial layer)의 두께를 얇게 해야만 한다는 요건이 필요없게 되는데, 이것이 SOI의 주요 잇점이다.
1996년 7월 9일자로 특허된 케이. 이. 이스마일(K. E. Ismail)과 에프. 스턴(F. Stern)의 미국 특허 제 5,534,713 호에서는 다수의 에피택셜(epitaxial) 층을 반도체 기판위에 형성한다. 이러한 다수의 반도체 층들 중의 어떤 한 층은 인장 변형(tensile strain)하의 실리콘 또는 실리콘 게르마늄(silicon germanium)이고, 어떤 한 층은 압축 변형(compressive strain)하의 실리콘 게르마늄으로 됨으로써, 인장 상태의 채널을 가진 n 채널 FET가 형성되고 압축된 상태의 채널을 가진 p 채널 FET가 형성될 수 있다.
따라서, 절연 기판 상에 인장 변형(tensile strain)하의 Si 채널, 완화(relaxed) SiGe 층 및 압축 변형(compressive strain)하의 SiGe 채널을 형성할 수 있는 기법이 요구된다.
도 1은 제 1 일련의 공정 단계에 의해 제조한 본 발명의 부분적인 실시예에 대한 단면도,
도 2는 도 1에 부가적인 공정 단계들을 추가하여 제조한 본 발명의 부분적인 실시예에 대한 단면도,
도 3은 본 발명의 제 1 실시예에 대한 단면도,
도 4는 본 발명의 제 2 실시예에 대한 단면도,
도 5는 p 또는 n 웰 또는 영역을 이온 주입에 의해 형성하는 공정 단계를 도시한 본 발명의 부분적인 실시예에 대한 단면도.
본 발명에 따르면, SOI 기판과 절연체(insulator) 위에 변형층(strained layer)을 형성하기 위한 방법이 개시되는데, 이 방법은 제 1 반도체 기판을 선정하는 단계, 상기 제 1 반도체 기판위에 Si1-yGey의 제 1 에피택셜 경사층(epitaxial graded layer)을 형성하는 단계, 상기 제 1 경사층 위에 SiGe의 제 2 완화층(relaxed layer)을 형성하는 단계, SiGe의 제 3 p++ 도핑 층(doped layer)을 형성하는 단계, 상기 제 3 층 위에 Si 및 SiGe로 이루어진 그룹으로부터 제 4 에피택셜 변형층을 형성하는 단계, Si1-xGex의 제 4 완화층을 형성하는 단계, Si의 제 6 층을 형성하는 단계, Si 또는 SiO2의 상부층을 갖는 제 2 기판을 선정하는 단계, 제 6층과 제 2 기판의 상면을 접착시키는 단계, 제 1 기판과 제 1 및 제 2 층을 제거하는 단계를 포함한다.
또한, 제 3 층을 FET(Field Effect Transistor) 형성에 앞서 제거할 수도 있다.
또한, 하나 이상의 부가적인 에피택셜 변형층을 형성할 수도 있다. 하나 이상의 층이 높은 정공 이동도(hole mobility)를 갖게 할 수도 있고, 하나 이상의 층이 높은 전자 이동도(electron mobility)를 갖게 할 수도 있다.
본 발명은 제 4 에피택셜 변형층의 형성에 앞서 이온 주입(ion implantation)에 의해 주입물 웰(well) 또는 영역 형성을 제공한다.
본 발명의 상기 및 기타 다른 특징, 목적과 장점은 도면을 참조한 다음의 상세한 설명으로부터 명백하게 될 것이다.
도 1은 본 발명에 따른 부분 실시예(10)를 도시한 것으로서, 이 실시예는 기판(12) 및 다수의 층들(13∼19)을 포함한다. 기판(12)은 에피택셜층(epitaxial layer)을 형성하기에 적합한 Si, SiGe등과 같은 단결정 재료(single crystal material)일 수 있다. Si1-yGey의 제 1 에피택셜 경사층(epitaxial graded layer)(13)은 기판(12)의 상면에 형성된다. 이러한 SiGe층(13)은 1994년 3월 29일자로 특허된 비. 에스. 메이어슨(B. S. Meyerson)의 미국 특허 제 5,298,452 호에 따라 형성될 수 있으며, 이 특허는 본 명세서에서 참조로서 인용된다. 층(13)에 있어서, Ge 농도(y)는 0에서 0.2 내지 0.5까지의 값일 수 있다. Ge의 격자 상수(lattice constant)는 Si의 격자 상수보다 약 0.04 크다. Ge 농도에 대해서 SiGe 합금의 격자 상수는 선형적이다. 따라서, y=0.5인 경우, 격자 상수는 Si의 격자 상수의 약 1.02배이다. 층(13)의 두께는 예컨대 1000nm일 수 있다. 층(13)위에는 Si1-xGex의 제 2 완화 에피택셜층(relaxed epitaxial layer)(14)이 형성된다. 층(14)은 200 내지 1000nm의 두께를 가질 수 있다. 층(14)내의 Ge 분율(x)은 층(13) 상면의 격자 상수와 일치하도록 선택함으로써 층(14)에 본질적으로 응력(stress)이 없도록 한다. x는 0.2 내지 0.5의 범위일 수 있다. 완화층(14)의 위에는, 동일한 Ge 분율을 갖거나 불순물에 의해 도입되는 변형을 보상하기 위해 약간 높은 Ge 분율(x)을 갖는 제 3 p++ 도핑 층(15)을 성장시키는데, 이 층(15)은 다음 공정에서 에칭 정지(etch stop)층으로서의 기능을 수행한다. 층(15)은 5×1019내지 5×1020atoms·cm-3의 농도로 도핑될 수 있으며, 도핑 농도를 높일수록 선택도는 증가한다. 또한, 층(15)의 두께는 200에서 1000nm일 수 있다.
층(15)의 상면에는 제 4 에피택셜 변형층(strained epitaxial layer)(16)을 형성한다. 이 층(16)은 Si와 SiGe로 이루어진 그룹으로부터 선정될 수 있다. 층(16) 외에도 층(17)과 같은 SiGe와 Si의 부가적인 변형층을 형성할 수도 있다. 이러한 층(16, 17)은 4 내지 10nm의 두께를 가질 수 있다. 층(16)은 Si일 수 있고, 층(17)은 Si1-zGez일 수 있다(여기서, Z는 0.5 내지 0.8범위에 있음). 층(16)은 응력에 의해 높은 전자 이동도를 가질 수 있으며, 층(17)은 응력에 의해 높은 정공 이동도를 가질 수 있다.
층(17) 위에는 Si1-xGex의 제 5 에피택셜 완화층(18)을 형성한다. 층(18)은 0.2 내지 0.5 범위의 Ge농도(x)를 가질 수 있으며, 50 내지 100nm 범위의 두께를 가질 수 있다. 층(18) 위에는 Si의 제 6 층(19)를 형성한다. 한편, 층(19)은, 부분적으로 산화되어 SiO2층(도시 안됨)을 형성할 수 있는 상면(20)을 갖는다. 변형 Si 및 SiGe 층의 형성에 대한 보다 자세한 내용은 상술한 미국 특허 제 5,534,713 호를 참조하기 바라며, 이 특허는 본 명세서에서 참조로서 인용된다. 층(19)은 5 내지 20nm의 두께를 갖는 Si 캡(cap) 층일 수 있다.
도 2에는 SiO2의 상부층을 가진 제 2 기판(26)을 도시한다. 층(28)은 Si일 수도 있으며, 또한 제 2 기판(26)도 Si일 수 있다. 제 2 기판(26)의 상부층(28)은 층(19)의 상면(20)에 마주하게 배치되어 상호 접착된다.
다음, 제 2 기판(26)을 도 2에 도시한 바와 같이 백색 왁스(white wax)와 같은 보호 마스크(protective mask)(34)로 덮는다. 그후, 표면(11)을 통해 기판(12) 및 층(13, 14)을 예를 들면 고온의 KOH 용액을 사용하는 에칭에 의해 제거하는데, 이 같은 에칭은 도 3에 도시한 바와 같은 강하게 도핑된(heavily doped) 층(15)에서 정지된다.
그런 다음, 보호 마스크(34)를 제거한다. 층(15)은 수직 접합 전계 효과 트랜지스터(vertical Junction Field Effect Transistor : JFET)나, 헤테로정션 바이폴라 트랜지스터(Hetero Junction Bipolar Transistor : HBT)와 같은 디바이스 응용 분야에서는 그대로 유지시킬 수 있다. 또는, SiGe(15) 층으로부터 도 4에 도시된 SiGe 산화물, 즉 Si1-xGexO2의 층(37)을 형성하기 위해 650。C 내지 750。C의 온도로 산화에 의해, 예를 들면 습한(wet) O2에서의 산화에 의해 층(15)을 제거할 수도 있다. 그후, 층(37)을 HF 용액에 의해 선택적으로 제거하여 층(16)의 상면(39)을 노출시킨다.
층(16)은 높은 전자 이동도를 가진 인장 변형(tensile strain)하의 Si 채널을 구성하며, 층(17)은 높은 정공 이동도를 가진 압축 변형(compressive strain)하의 SiGe 채널을 구성할 수 있다. 층(16, 17)은 50 내지 100 nm 두께를 가질 수 있으며, 절연층(28)에 의해 기판(26)으로부터 분리될 수 있다. 도 4의 구조에서 층(37)을 제거하면 FET의 고속 동작이 가능하게 된다.
도 5는 도 2에서와 같이 제 2 기판을 선정해서 층(19)에 접착하는 단계에 앞서 제 1도의 부분적인 실시예를 추가적으로 처리하는 것을 도시한다. 도 5의 화살표(40)로 나타낸 바와 같이, n 웰(42)을 형성하기 위해 n 불순물을 층(19)과 층(18)내로 주입할 수 있다. N 불순물은 P+ 혹은 As+일 수 있다. 또한, 도 5의 화살표(46)로 나타낸 바와 같이, p 웰(48)을 형성하기 위해 p 불순물, 예컨대 B+를 층(19)과 층(18)내로 주입할 수 있다. 이와 같이, 층(19)과 층(18)내로 이온 주입을 행하면, 침투 이온이 전형적인 제조 공정에서처럼 캐리어 전송 채널(carrier transport channel) 혹은 층(16, 17)들을 통하게 할 필요가 없다는 장점이 있다. 따라서, 차후 형성되는 채널의 캐리어 이동도(carrier mobility)가 고품질로 유지된다.
이상과 같이, 변형 Si 및 SiGe 층을 가진 SOI 기판과 그의 형성 방법을 설명하였지만, 당업자라면 특허 청구 범위에 의해서만 한정되는 본 발명의 범주로부터 다양한 변형 및 변경이 가능함을 알 수 있을 것이다.
본 발명에 의하면, 절연 기판 상에 변형 Si 및 SiGe 층을 형성하는데 따른 문제점이 극복될 수 있다.

Claims (10)

  1. 절연체(insulator)상에 변형층(strained layer)을 형성하는 방법에 있어서,
    ① 제 1 반도체 기판을 선정하는 단계,
    ② 상기 제 1 반도체 기판위에 Si1-yGey의 제 1 에피택셜 경사층(epitaxial graded layer)을 형성하는 단계,
    ③ SiGe의 제 2 완화층(relaxed layer)을 형성하는 단계,
    ④ SiGe의 제 3 p++ 도핑층(doped layer)을 형성하는 단계,
    ⑤ Si 및 SiGe 로 이루어진 그룹으로부터 선정된 제 4 에피택셜 변형층을 형성하는 단계,
    ⑥ 제 5 완화 Si1-xGex층을 형성하는 단계,
    ⑦ Si의 제 6 층을 형성하는 단계,
    ⑧ Si 및 SiO2로 이루어진 그룹으로부터 선정된 상부층을 갖는 제 2 기판을 선정하는 단계,
    ⑨ 상기 제 6 층의 상면과 상기 제 2 기판을 접착시키는 단계,
    ⑩ 상기 제 1 기판과 상기 제 1 및 제 2 층을 제거하는 단계
    를 포함하는 절연층상의 변형층 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 3 층의 적어도 일 부분을 제거하는 단계를 더 포함하는 절연층상의 변형층 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 3 층의 적어도 일 부분을 제거하는 단계는, 650。C 내지 750 。C의 온도로 습한(wet) O2에서 상기 제 3 층을 산화시키는 것을 포함하는 절연층상의 변형층 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 기판과 상기 제 1 및 제 2 층의 제거 단계는, 완충된 불화수소산(buffered hydrofluoric acid)으로 에칭하는 단계를 포함하는 절연층상의 변형층 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 기판의 선정 단계에 앞서 상기 제 6 층위에 SiO2층을 형성하는 단계를 더 포함하는 절연층상의 변형층 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 6 층의 형성 단계 다음에, 이온 주입(ion implantation)에 의해 상기 제 5 및 제 6 층에 도핑된 영역을 형성하는 단계를 더 포함하는 절연층상의 변형층 형성 방법.
  7. 전자 디바이스를 형성하기 위한 구조에 있어서,
    기판,
    절연층,
    Si 층,
    Si1-xGex의 완화층,
    Si 및 SiGe로 이루어진 그룹으로부터 선정되는 제 1 변형층
    을 포함하는 전자 디바이스 형성 구조.
  8. 제 7 항에 있어서,
    상기 제 1 변형층 위에 Si 및 SiGe로 이루어진 그룹으로부터 선정된 제 2 변형층을 더 포함하는 전자 디바이스 형성 구조.
  9. 제 8 항에 있어서,
    상기 제 1 변형층은 SiGe이며, 상기 제 2 변형층은 Si인 전자 디바이스 형성 구조.
  10. 제 8 항에 있어서,
    상기 제 1 변형층은 Si이며, 상기 제 2 변형층은 SiGe인 전자 디바이스 형성 구조.
KR1019980014098A 1997-04-30 1998-04-20 절연체상의변형층형성방법및전자디바이스형성구조 KR100295733B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/846,605 1997-04-30
US8/846,605 1997-04-30
US08/846,605 US5906951A (en) 1997-04-30 1997-04-30 Strained Si/SiGe layers on insulator

Publications (2)

Publication Number Publication Date
KR19980081556A true KR19980081556A (ko) 1998-11-25
KR100295733B1 KR100295733B1 (ko) 2001-08-07

Family

ID=25298400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014098A KR100295733B1 (ko) 1997-04-30 1998-04-20 절연체상의변형층형성방법및전자디바이스형성구조

Country Status (4)

Country Link
US (2) US5906951A (ko)
JP (1) JP2908787B2 (ko)
KR (1) KR100295733B1 (ko)
TW (1) TW388969B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020079498A (ko) * 2001-04-06 2002-10-19 캐논 가부시끼가이샤 반도체부재의 제조방법 및 반도체장치의 제조방법
KR20030058571A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 제조방법
US7138650B2 (en) 2001-08-06 2006-11-21 Sumitomo Mitsubishi Silicon Corporation Semiconductor substrate, field-effect transistor, and their manufacturing method of the same
KR100873299B1 (ko) * 2007-08-20 2008-12-11 주식회사 실트론 Ｓｓｏｉ 기판의 제조방법

Families Citing this family (224)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6155909A (en) 1997-05-12 2000-12-05 Silicon Genesis Corporation Controlled cleavage system using pressurized fluid
US20070122997A1 (en) 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
DE69827824T3 (de) * 1997-06-24 2009-09-03 Massachusetts Institute Of Technology, Cambridge Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung
US6689211B1 (en) 1999-04-09 2004-02-10 Massachusetts Institute Of Technology Etch stop layer system
US6521041B2 (en) * 1998-04-10 2003-02-18 Massachusetts Institute Of Technology Etch stop layer system
US7227176B2 (en) * 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
JP4258034B2 (ja) * 1998-05-27 2009-04-30 ソニー株式会社 半導体装置及び半導体装置の製造方法
US6607948B1 (en) 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
EP1020900B1 (en) * 1999-01-14 2009-08-05 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
FR2791810B1 (fr) * 1999-03-31 2001-06-22 France Telecom Procede de fabrication d'une heterostructure planaire
WO2001011930A2 (en) * 1999-08-10 2001-02-15 Silicon Genesis Corporation A cleaving process to fabricate multilayered substrates using low implantation doses
US6326667B1 (en) * 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
EP1249036A1 (en) * 2000-01-20 2002-10-16 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US20020030227A1 (en) * 2000-01-20 2002-03-14 Bulsara Mayank T. Strained-silicon diffused metal oxide semiconductor field effect transistors
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
KR100392166B1 (ko) 2000-03-17 2003-07-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법 및 반도체 장치
US6969875B2 (en) * 2000-05-26 2005-11-29 Amberwave Systems Corporation Buried channel strained silicon FET using a supply layer created through ion implantation
US6437375B1 (en) 2000-06-05 2002-08-20 Micron Technology, Inc. PD-SOI substrate with suppressed floating body effect and method for its fabrication
US6743680B1 (en) * 2000-06-22 2004-06-01 Advanced Micro Devices, Inc. Process for manufacturing transistors having silicon/germanium channel regions
AU2001268577A1 (en) * 2000-06-22 2002-01-02 Massachusetts Institute Of Technology Etch stop layer system
US20020066899A1 (en) 2000-08-04 2002-06-06 Fitzergald Eugene A. Silicon wafer with embedded optoelectronic material for monolithic OEIC
US6583015B2 (en) * 2000-08-07 2003-06-24 Amberwave Systems Corporation Gate technology for strained surface channel and strained buried channel MOSFET devices
US6573126B2 (en) 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
KR100385857B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 SiGe MODFET 소자 제조방법
US6774010B2 (en) 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US6495402B1 (en) 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
US6380590B1 (en) 2001-02-22 2002-04-30 Advanced Micro Devices, Inc. SOI chip having multiple threshold voltage MOSFETs by using multiple channel materials and method of fabricating same
US6410371B1 (en) 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6646322B2 (en) * 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002071488A1 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US6724008B2 (en) * 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6900103B2 (en) 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP2004531054A (ja) * 2001-03-02 2004-10-07 アンバーウェーブ システムズ コーポレイション 高速ｃｍｏｓ電子機器及び高速アナログ回路のための緩和シリコンゲルマニウムプラットフォーム
US6677192B1 (en) 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002071491A1 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) * 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
WO2002082514A1 (en) * 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
US20020158245A1 (en) * 2001-04-26 2002-10-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing binary metal oxide layers
US6905542B2 (en) * 2001-05-24 2005-06-14 Arkadii V. Samoilov Waveguides such as SiGeC waveguides and method of fabricating the same
US6770134B2 (en) * 2001-05-24 2004-08-03 Applied Materials, Inc. Method for fabricating waveguides
WO2002103760A2 (en) * 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
US7301180B2 (en) * 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
WO2002103801A1 (en) * 2001-06-18 2002-12-27 Massachusetts Institute Of Technology Structures and methods for a high-speed semiconductor device
EP1399974A1 (en) * 2001-06-21 2004-03-24 Massachusetts Institute Of Technology Mosfets with strained semiconductor layers
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
US20030012965A1 (en) * 2001-07-10 2003-01-16 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate comprising an oxygen-doped compound semiconductor layer
US6693298B2 (en) * 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US7019332B2 (en) * 2001-07-20 2006-03-28 Freescale Semiconductor, Inc. Fabrication of a wavelength locker within a semiconductor structure
WO2003015142A2 (en) * 2001-08-06 2003-02-20 Massachusetts Institute Of Technology Formation of planar strained layers
KR100776965B1 (ko) 2001-08-06 2007-11-21 가부시키가이샤 섬코 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
US6838728B2 (en) * 2001-08-09 2005-01-04 Amberwave Systems Corporation Buried-channel devices and substrates for fabrication of semiconductor-based devices
US7138649B2 (en) * 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
AU2002349881A1 (en) * 2001-09-21 2003-04-01 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
AU2002341803A1 (en) 2001-09-24 2003-04-07 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
KR100442105B1 (ko) * 2001-12-03 2004-07-27 삼성전자주식회사 소이형 기판 형성 방법
JP3970011B2 (ja) * 2001-12-11 2007-09-05 シャープ株式会社 半導体装置及びその製造方法
US6642536B1 (en) * 2001-12-17 2003-11-04 Advanced Micro Devices, Inc. Hybrid silicon on insulator/bulk strained silicon technology
JP2003205336A (ja) * 2002-01-08 2003-07-22 Tori Techno:Kk 高力ステンレスボルト及びその製造法
US7226504B2 (en) * 2002-01-31 2007-06-05 Sharp Laboratories Of America, Inc. Method to form thick relaxed SiGe layer with trench structure
US6492216B1 (en) 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
US7202139B2 (en) 2002-02-07 2007-04-10 Taiwan Semiconductor Manufacturing Company , Ltd. MOSFET device with a strained channel
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置
JP2003264290A (ja) * 2002-03-08 2003-09-19 Fujitsu Ltd 半導体装置及びその製造方法
US7060632B2 (en) * 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US7132348B2 (en) * 2002-03-25 2006-11-07 Micron Technology, Inc. Low k interconnect dielectric using surface transformation
JP2003347229A (ja) * 2002-05-31 2003-12-05 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7615829B2 (en) * 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7335545B2 (en) 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
JP2004014856A (ja) 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7307273B2 (en) 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
WO2003105204A2 (en) * 2002-06-07 2003-12-18 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
AU2003247513A1 (en) 2002-06-10 2003-12-22 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7005668B2 (en) * 2002-06-25 2006-02-28 Massachusetts Institute Of Technology Method for improving hole mobility enhancement in strained silicon p-type MOSFETS
US6953736B2 (en) * 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
FR2842350B1 (fr) * 2002-07-09 2005-05-13 Procede de transfert d'une couche de materiau semiconducteur contraint
FR2842349B1 (fr) * 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
KR20040014716A (ko) * 2002-08-10 2004-02-18 한국전자통신연구원 활성 영역 하부에 산화층을 가지는 반도체 소자를제조하는 방법
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
EP1530800B1 (en) 2002-08-23 2016-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US6878610B1 (en) * 2002-08-27 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Relaxed silicon germanium substrate with low defect density
US7594967B2 (en) 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
JP3506694B1 (ja) * 2002-09-02 2004-03-15 沖電気工業株式会社 Ｍｏｓｆｅｔデバイス及びその製造方法
JP5032743B2 (ja) * 2002-09-18 2012-09-26 ソワテク バッファ層を有しないウエハからの緩和された有用層の形成
US20040079285A1 (en) * 2002-10-24 2004-04-29 Motorola, Inc. Automation of oxide material growth in molecular beam epitaxy systems
US6902991B2 (en) * 2002-10-24 2005-06-07 Advanced Micro Devices, Inc. Semiconductor device having a thick strained silicon layer and method of its formation
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US6885065B2 (en) * 2002-11-20 2005-04-26 Freescale Semiconductor, Inc. Ferromagnetic semiconductor structure and method for forming the same
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
US6963090B2 (en) * 2003-01-09 2005-11-08 Freescale Semiconductor, Inc. Enhancement mode metal-oxide-semiconductor field effect transistor
EP1439570A1 (en) * 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
EP1588406B1 (en) * 2003-01-27 2019-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures with structural homogeneity
US6995427B2 (en) 2003-01-29 2006-02-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
EP1443550A1 (en) * 2003-01-29 2004-08-04 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a strained crystalline layer on an insulator, a semiconductor structure therefor, and a fabricated semiconductor structure
US7348260B2 (en) * 2003-02-28 2008-03-25 S.O.I.Tec Silicon On Insulator Technologies Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US6815738B2 (en) * 2003-02-28 2004-11-09 International Business Machines Corporation Multiple gate MOSFET structure with strained Si Fin body
FR2851847B1 (fr) * 2003-02-28 2005-10-14 Soitec Silicon On Insulator Relaxation d'une couche mince apres transfert
FR2851848B1 (fr) * 2003-02-28 2005-07-08 Soitec Silicon On Insulator Relaxation a haute temperature d'une couche mince apres transfert
US20040192067A1 (en) * 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US6955952B2 (en) * 2003-03-07 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Strain balanced structure with a tensile strained silicon channel and a compressive strained silicon-germanium channel for CMOS performance enhancement
DE10310740A1 (de) * 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US20040209437A1 (en) * 2003-04-16 2004-10-21 Taiwan Semiconductor Manufacturing Co. Method of forming a shallow trench isolation region in strained silicon layer and in an underlying on silicon - germanium layer
US6982229B2 (en) * 2003-04-18 2006-01-03 Lsi Logic Corporation Ion recoil implantation and enhanced carrier mobility in CMOS device
US20040206951A1 (en) * 2003-04-18 2004-10-21 Mirabedini Mohammad R. Ion implantation in channel region of CMOS device for enhanced carrier mobility
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20040224469A1 (en) * 2003-05-08 2004-11-11 The Board Of Trustees Of The University Of Illinois Method for forming a strained semiconductor substrate
US7662701B2 (en) * 2003-05-21 2010-02-16 Micron Technology, Inc. Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers
US7183611B2 (en) * 2003-06-03 2007-02-27 Micron Technology, Inc. SRAM constructions, and electronic systems comprising SRAM constructions
US6846720B2 (en) * 2003-06-18 2005-01-25 Agency For Science, Technology And Research Method to reduce junction leakage current in strained silicon on silicon-germanium devices
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US6929984B2 (en) * 2003-07-21 2005-08-16 Micron Technology Inc. Gettering using voids formed by surface transformation
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
KR100605504B1 (ko) * 2003-07-30 2006-07-28 삼성전자주식회사 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법
FR2858460B1 (fr) * 2003-07-30 2005-10-14 Soitec Silicon On Insulator Structure semiconducteur-sur-isolant contrainte ayant une tenue des contraintes aux hautes temperatures
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US6974755B2 (en) * 2003-08-15 2005-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure with nitrogen-containing liner and methods of manufacture
US7071052B2 (en) 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US7029980B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor Inc. Method of manufacturing SOI template layer
US20050070070A1 (en) * 2003-09-29 2005-03-31 International Business Machines Method of forming strained silicon on insulator
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7019326B2 (en) * 2003-11-14 2006-03-28 Intel Corporation Transistor with strain-inducing structure in channel
DE10360874B4 (de) 2003-12-23 2009-06-04 Infineon Technologies Ag Feldeffekttransistor mit Heteroschichtstruktur sowie zugehöriges Herstellungsverfahren
ATE552611T1 (de) * 2004-01-16 2012-04-15 Ibm Verfahren zur erzeugung von dünnen sgoi-wafern mit hoher relaxations- und niedriger stapelfehlerdefektdichte
US7744619B2 (en) * 2004-02-24 2010-06-29 Boston Scientific Scimed, Inc. Rotatable catheter assembly
US20050186722A1 (en) * 2004-02-25 2005-08-25 Kuan-Lun Cheng Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions
JP4796329B2 (ja) * 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US20050266632A1 (en) * 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
US7041576B2 (en) * 2004-05-28 2006-05-09 Freescale Semiconductor, Inc. Separately strained N-channel and P-channel transistors
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7202145B2 (en) * 2004-06-03 2007-04-10 Taiwan Semiconductor Manufacturing Company Strained Si formed by anneal
US7244958B2 (en) * 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
US6893936B1 (en) * 2004-06-29 2005-05-17 International Business Machines Corporation Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7241647B2 (en) * 2004-08-17 2007-07-10 Freescale Semiconductor, Inc. Graded semiconductor layer
US20060038293A1 (en) * 2004-08-23 2006-02-23 Rueger Neal R Inter-metal dielectric fill
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
KR100593747B1 (ko) * 2004-10-11 2006-06-28 삼성전자주식회사 실리콘게르마늄층을 구비하는 반도체 구조물 및 그 제조방법
US20090130826A1 (en) * 2004-10-11 2009-05-21 Samsung Electronics Co., Ltd. Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US7229901B2 (en) * 2004-12-16 2007-06-12 Wisconsin Alumni Research Foundation Fabrication of strained heterojunction structures
US7217978B2 (en) * 2005-01-19 2007-05-15 International Business Machines Corporation SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
JP2006270000A (ja) * 2005-03-25 2006-10-05 Sumco Corp 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
CN100593110C (zh) * 2005-05-24 2010-03-03 中国科学院物理研究所 具有高灵敏度的光电型探测器
CN100573060C (zh) * 2005-05-24 2009-12-23 中国科学院物理研究所 一种快响应宽频段光探测器
US20080050883A1 (en) * 2006-08-25 2008-02-28 Atmel Corporation Hetrojunction bipolar transistor (hbt) with periodic multilayer base
JP2007036134A (ja) * 2005-07-29 2007-02-08 Toshiba Corp 半導体ウェーハ及び半導体装置の製造方法
US8530934B2 (en) 2005-11-07 2013-09-10 Atmel Corporation Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto
US20070102834A1 (en) * 2005-11-07 2007-05-10 Enicks Darwin G Strain-compensated metastable compound base heterojunction bipolar transistor
US7544584B2 (en) 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
FR2898214B1 (fr) * 2006-03-01 2008-05-16 Commissariat Energie Atomique MICROSTRUCTURE POUR LA FORMATION D'UN SUBSTRAT EN SILICIUM ET GERMANIUM SUR ISOLANT ET DE TYPE Si1-xGex
US8580034B2 (en) * 2006-03-31 2013-11-12 Tokyo Electron Limited Low-temperature dielectric formation for devices with strained germanium-containing channels
US20070262295A1 (en) * 2006-05-11 2007-11-15 Atmel Corporation A method for manipulation of oxygen within semiconductor materials
US7777290B2 (en) * 2006-06-13 2010-08-17 Wisconsin Alumni Research Foundation PIN diodes for photodetection and high-speed, high-resolution image sensing
US7648853B2 (en) * 2006-07-11 2010-01-19 Asm America, Inc. Dual channel heterostructure
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US7960218B2 (en) * 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
US7811900B2 (en) * 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
US7550758B2 (en) * 2006-10-31 2009-06-23 Atmel Corporation Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator
US8558278B2 (en) * 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US7531854B2 (en) * 2007-05-04 2009-05-12 Dsm Solutions, Inc. Semiconductor device having strain-inducing substrate and fabrication methods thereof
US7547641B2 (en) * 2007-06-05 2009-06-16 International Business Machines Corporation Super hybrid SOI CMOS devices
US7795605B2 (en) * 2007-06-29 2010-09-14 International Business Machines Corporation Phase change material based temperature sensor
US7977221B2 (en) * 2007-10-05 2011-07-12 Sumco Corporation Method for producing strained Si-SOI substrate and strained Si-SOI substrate produced by the same
US20090127541A1 (en) * 2007-11-19 2009-05-21 Intel Corporation Reducing defects in semiconductor quantum well heterostructures
US7998835B2 (en) * 2008-01-15 2011-08-16 Globalfoundries Singapore Pte. Ltd. Strain-direct-on-insulator (SDOI) substrate and method of forming
US7943961B2 (en) * 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US7524740B1 (en) 2008-04-24 2009-04-28 International Business Machines Corporation Localized strain relaxation for strained Si directly on insulator
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
US7808051B2 (en) * 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8222657B2 (en) * 2009-02-23 2012-07-17 The Penn State Research Foundation Light emitting apparatus
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
US8329557B2 (en) 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
TWI416727B (zh) * 2009-12-04 2013-11-21 Inotera Memories Inc Ｐ型金屬氧化層半導體場效電晶體及其製造方法
CN101866834B (zh) * 2009-12-11 2011-09-14 清华大学 高Ge组分SiGe材料的方法
US8193523B2 (en) * 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US8883598B2 (en) * 2012-03-05 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Thin capped channel layers of semiconductor devices and methods of forming the same
US8617968B1 (en) 2012-06-18 2013-12-31 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs)
US20150279945A1 (en) * 2012-10-26 2015-10-01 Daniel Francis Semiconductor devices with improved reliability and operating life and methods of manufactuirng the same
US9252270B2 (en) * 2012-12-13 2016-02-02 Globalfoundries Singapore Pte. Ltd. Floating body cell
US9343303B2 (en) 2014-03-20 2016-05-17 Samsung Electronics Co., Ltd. Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices
KR20170036966A (ko) 2015-09-24 2017-04-04 삼성전자주식회사 반도체 소자의 제조하는 방법
US10418273B2 (en) * 2015-10-13 2019-09-17 Nanyang Technological University Method of manufacturing a germanium-on-insulator substrate
US11049797B2 (en) * 2016-04-15 2021-06-29 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure comprising a semiconductor device layer formed on a tem, porary substrate having a graded SiGe etch stop layer therebetween
US20170350752A1 (en) * 2016-06-01 2017-12-07 Ventsislav Metodiev Lavchiev Light emitting structures and systems on the basis of group iv material(s) for the ultraviolet and visible spectral ranges
FR3125631A1 (fr) * 2021-07-23 2023-01-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un substrat semi-conducteur sur isolant de type soi ou sigeoi par besoi et structure pour fabriquer un tel substrat

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4704785A (en) * 1986-08-01 1987-11-10 Texas Instruments Incorporated Process for making a buried conductor by fusing two wafers
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JPH07187892A (ja) * 1991-06-28 1995-07-25 Internatl Business Mach Corp <Ibm> シリコン及びその形成方法
US5395769A (en) * 1992-06-26 1995-03-07 International Business Machines Corporation Method for controlling silicon etch depth
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US5539214A (en) * 1995-02-06 1996-07-23 Regents Of The University Of California Quantum bridges fabricated by selective etching of superlattice structures

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020079498A (ko) * 2001-04-06 2002-10-19 캐논 가부시끼가이샤 반도체부재의 제조방법 및 반도체장치의 제조방법
US7138650B2 (en) 2001-08-06 2006-11-21 Sumitomo Mitsubishi Silicon Corporation Semiconductor substrate, field-effect transistor, and their manufacturing method of the same
KR20030058571A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100873299B1 (ko) * 2007-08-20 2008-12-11 주식회사 실트론 Ｓｓｏｉ 기판의 제조방법
US7906408B2 (en) 2007-08-20 2011-03-15 Siltron Inc. Method of manufacturing strained silicon on-insulator substrate

Also Published As

Publication number Publication date
KR100295733B1 (ko) 2001-08-07
US6059895A (en) 2000-05-09
JPH10308503A (ja) 1998-11-17
JP2908787B2 (ja) 1999-06-21
US5906951A (en) 1999-05-25
TW388969B (en) 2000-05-01

Similar Documents

Publication Publication Date Title
KR100295733B1 (ko) 절연체상의변형층형성방법및전자디바이스형성구조
CA2501580C (en) Method of forming strained silicon on insulator (ssoi) and structures formed thereby
KR100392166B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP4678877B2 (ja) Ｓｉ：Ｃ−ＯＩおよびＳＧＯＩ上のシリコン・デバイスならびに製造方法
KR100690421B1 (ko) 변형된 Ｓｉ 기반 층, 이의 제조 방법, 다수의 디바이스 및 전자 시스템
US6911379B2 (en) Method of forming strained silicon on insulator substrate
US6893936B1 (en) Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
US8436336B2 (en) Structure and method for a high-speed semiconductor device having a Ge channel layer
JP2694120B2 (ja) 疑似基板構造体
EP0860884B1 (en) Vertical junction field effect transistors
US7029964B2 (en) Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7892901B2 (en) Strained silicon-on-insulator transistors with mesa isolation
US20070269963A1 (en) STRAINED HOT (HYBRID ORIENTATION TECHNOLOGY) MOSFETs
US7018882B2 (en) Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon
JP2003520452A (ja) ひずみシリコン酸化金属半導体電界効果トランジスタ
KR20050106432A (ko) 마이크로 전자기술을 위한 이중 변형 상태 ＳｉＧｅ 층
US20050070070A1 (en) Method of forming strained silicon on insulator
WO2002103801A1 (en) Structures and methods for a high-speed semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110401

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee