JP2694120B2 - 疑似基板構造体 - Google Patents

疑似基板構造体

Info

Publication number
JP2694120B2
JP2694120B2 JP6246426A JP24642694A JP2694120B2 JP 2694120 B2 JP2694120 B2 JP 2694120B2 JP 6246426 A JP6246426 A JP 6246426A JP 24642694 A JP24642694 A JP 24642694A JP 2694120 B2 JP2694120 B2 JP 2694120B2
Authority
JP
Japan
Prior art keywords
layer
silicon
thickness
semiconductor
sige
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6246426A
Other languages
English (en)
Other versions
JPH07169926A (ja
Inventor
ブルース・エー・エク
サブラマニアン・スリカンテスワラ・アイヤー
フィリップ・ミカエル・ピットナー
アドリアン・アール・パウエル
マヌ・ジャンナダ・テジワニ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH07169926A publication Critical patent/JPH07169926A/ja
Application granted granted Critical
Publication of JP2694120B2 publication Critical patent/JP2694120B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板の構造に関
するものである。さらに詳しく述べると、ヘテロ構造に
基づく引張りひずみのあるシリコン（以下、引張りひず
みシリコンという）の製造のための、引張りひずみシリ
コン層が成長する疑似構造（ｐｓｅｕｄｏ ｓｔｒｕｃ
ｔｕｒｅ）に関する発明である。
【０００２】
【従来の技術】近年、電界効果トランジスタの適用にお
いて、高移動度構造を得るために、引張りシリコン疑似
構造を用いる技術は高いレベルとなっている。従来、こ
れを具現する方法は、緩衝ＳｉＧｅバッファ上における
引張りひずみシリコン層を成長させるためのものだっ
た。この構造においては、ＳｉＧｅ層へのドーピング
は、引張りひずみシリコン・チャネルに変調ドーピング
をきたす。何年にもわたるバッファ層に関する絶え間な
い改善の結果、チャネル電子の移動度は、４．２゜ｋに
おいて１５０，０００ｃｍ2／Ｖｓ以上に増加した。し
かし、これらの厚いバッファ層の成長に対していくつか
の不利な点がある。第一に、一般的に１ミクロンないし
数ミクロンの厚さなので、それらをシリコン技術に統合
するのは容易なことではない。第二に、これらの厚いバ
ッファにおける欠陥密度は依然として高く、約１０4／
ｃｍ2ないし１０7／ｃｍ2で、これは、実際の超大規模
集積回路にとって非常に高い値である。第三に、引張り
ひずみシリコン、引張りひずみのないシリコンやＳｉＧ
ｅでできているデバイス回路は統合するのが難しいの
で、その構造は、ＳｉＧｅの選択成長を妨げる。引張り
ひずみシリコン・チャネルは高い移動度のホール・チャネ
ルとして使用できないし、相補形ＭＯＳの適用例は、効
率的に利用できない。また、高い残留欠陥密度は、最も
高い移動度を得ることを妨げる。従って、高品質の緩衝
された欠陥のない疑似基板は、電界効果トランジスタ以
外に、単一層タイプの格子や共鳴トンネル・ダイオード
における折畳み（ｆｏｌｄｉｎｇ）ゾーンのような他の
構造に対しても利益をもたらす。
【０００３】シリコン基板上に緩衝ＳｉＧｅ物質を形成
するために、従来は、一様な傾斜つきの、または階段状
になっているＳｉＧｅ層を準安定臨界厚み(それを越え
ると、応力を軽減する転位が生じるような厚み)を越え
る厚さまで、成長させ、ＳｉＧｅ層において関連する一
連の（ｔｈｒｅａｄｉｎｇ）転位を伴う適合しない（ｍ
ｉｓｆｉｔ）転位を形成させていた。従来技術における
さまざまなバッファ構造は、その構造における適合しな
い転位部分の伸長のため、そして、それによって一連の
転位密度を下げるために使用されている。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ヘテ
ロ構造の製造のために引張りひずみシリコン層を作成す
ることである。
【０００５】本発明の他の目的は、シリコン層上におけ
るとても緩衝されていて欠陥のないシリコンと異なる格
子定数を持つ半導体の層を有する疑似基板を供給するこ
とである。
【０００６】本発明の他の目的は、そのような疑似基板
の作成方法を提供することである。
【０００７】本発明の他の目的は、シリコン・ゲルマニ
ウム層中で転位を生じさせることなく圧倒的に緩衝され
たシリコン・ゲルマニウム層を作成することである。
【０００８】さらに本発明の目的は、シリコン・ゲルマ
ニウム中で転位を生じさせることなくシリコン層上にシ
リコン・ゲルマニウム層を作成する方法を提供すること
である。
【０００９】
【課題を解決するための手段】本発明によると、疑似基
板構造体は、半導体ベース層、そのベース層上の非晶質
物の層、非晶質物の層上のシリコン層、そして、そのシ
リコン層上にエピタキシャル成長したシリコン層とは異
なる格子定数を持つ半導体を含む。そして、その構造体
は、シリコンとは異なる格子定数を持つ表面を有する層
状構造を形成するために一緒にアニールされる。該構造
体は、シリコンとは異なる格子定数を持つ絶縁体上にあ
るシリコン層を含む半導体のベースを含んでいてよい。
該絶縁体は二酸化ケイ素であってよい。該成長した半導
体はシリコンとゲルマニウムを含んでいてよい。ヘテロ
構造の組み立てのため、シリコンの引張りひずみ層は、
その成長した半導体の層上に形成される。
【００１０】本発明の方法は、半導体ベース層、該半導
体ベース層上の非晶質物の層、および該非晶質物の層上
のシリコン層を供給することにより半導体構造を製造
し、該シリコン層上にシリコン層とは異なる格子定数を
持つ半導体をエピタキシャル成長させ、シリコンより大
きい格子定数を持つ表面を有し、層状構造を形成するた
めにすべての層を一緒にアニールすることを含む。その
非晶質物とは二酸化ケイ素である。その成長した半導体
はシリコンとゲルマニウムを含んでいる。引張りひずみ
半導体層は、上記半導体層の表面上に成長してもよい。
その引張りひずみ半導体層は、シリコンでもよい。
【００１１】絶縁体上のシリコンは、充分に緩衝された
ＳｉＧｅバッファ層の成長のために基板として使用され
る。応力軽減機構が働き、ＳｉＧｅ層中で一連の転位が
発生することなくＳｉＧｅ層は緩衝する。これは、ＳＯ
Ｉ基板上にＳｉＧｅを付着することによって達成され
る。まず初めに、シリコン層中に引張りひずみを作り出
すことによって、ＳｉＧｅ層中の引張りひずみは、薄い
シリコン層の引張りひずみと等しくなる。その薄いシリ
コン層中に形成される応力は、アニール中に塑性変形に
より緩衝される。転位が生じ、薄いシリコン層と絶縁層
との界面においてすべりが生じるので、一連の転位は、
それより上のＳｉＧｅ物質中には生じない。その結果、
ヘテロ構造のための引張りひずみシリコン層は、ＳｉＧ
ｅ物質上に形成される。
【００１２】本発明によれば、シリコン基板上において
立方体の(言いかえれば緩衝された)ＳｉＧｅ層が供給さ
れるので、緩衝が生じるためにＳｉＧｅ層中で転位を生
じさせる必要がない。もし、自由空間において薄い(５
０ｎｍの)シリコン薄膜が同じ厚さのＳｉＧｅ物質上に
置かれれば、２つの層における同じ大きさの、そして逆
方向の引張り(Ｓｉにおける引張りとＳｉＧｅにおける
圧縮)が生じるので、次式に示すように、ＳｉとＳｉＧ
ｅの２層における引張りは等しくなる。そして、次式に
示すように、引張り強度は層の厚みに比例するので、Ｓ
ｉＧｅ層の厚みが増すと、ＳｉＧｅ層からＳｉ層へより
大きな歪みが伝達される。
【００１３】Ｂｅ1 2・ｈ1=Ｂｅ2 2・ｈ2
【００１４】ここで、Ｂ＝２Ｇ（１＋ｎ）／（１−
ｎ）,Ｇ=剪断弾性係数,ｎ=ポアソン比,ｅ=格子定数のミ
スマッチ（ＳｉＧｅ層の格子定数からシリコン基板の格
子定数を引いた値をＳｉＧｅ層の格子定数で割った
値）,ｈ=層の厚みである。ＳｉＧｅ層がシリコン層より
かなり厚い２重膜を作ることにより、前式に示すよう
に、引張り強度は層の厚みに比例するので、ＳｉＧｅ層
からＳｉ層へ引張りひずみが生じるので、ＳｉＧｅ物質
中で転位を生じさせることなく緩衝されたＳｉＧｅが供
給される。
【００１５】実際問題として、シリコン薄膜の作成は非
常に難しい。実際的には支持強度がないので、その作成
された２層は応力の存在のためねじ曲がってしまう。こ
れらの問題を解決するために、図１を参照する。シリコ
ン基板１０の上に、二酸化ケイ素のような絶縁層１２を
形成する。しかし、この層は、他の酸化物、窒化物、炭
化物から形成され得る。サファイアでも可能である。層
１２の厚さのとりうる値は、かなり広い幅にわたる。薄
いシリコン層はその上に形成される。シリコン層と絶縁
層との界面においてすべりを生じさせ、また、その構造
体に支持強度を与える物質によって、シリコン層１４は
支えられる。このようにして、シリコンの疑似薄膜構造
体ができる。
【００１６】緩衝された欠陥のないＳｉ1-xＧｅx層１６
（０＜ｘ＜１）はシリコン層１４の上に形成される。
【００１７】基板１０、絶縁層１２、およびシリコン層
１４を含むＳＯＩ（シリコン・オン・インシュレータ）
（基本的には、サファイア層の上にシリコン層を持つシ
リコン・オン・サファイアのウェーハ）ウェーハが、初
期材料として使用される。ＳＩＭＯＸやＢＥＳＯＩなど
のいくつかの技術のうちの１つによって、このウェーハ
は作成される。シリコン層１４はとても薄く、約５０ｎ
ｍの厚さとすることができるし、アプリケーションに応
じて、その厚みは、２ｎｍから５００ｎｍの間とするこ
とができる。そのような薄膜の製造方法は次の通りであ
る。即ち、極めて薄いＳＯＩ構造の製造、またはＳＯＩ
ウェーハの層１４の酸化の後でその酸化でできるトップ
のＳｉＯ2をエッチングする方法である。しかしなが
ら、このＳｉ層に求められる厚さは、使用されるＧｅの
割合に左右される。層１６のＧｅが１５％ならばＳｉ層
は５０ｎｍでよい。しかし、層１６のＧｅが３０％な
ら、シリコン層１４の厚さは約２０ｎｍになる。
【００１８】ＳＯＩウェーハのこの薄いシリコン層１４
の上において、ＳｉＧｅは、このような液相成長または
超高真空化学気相付着または、固体をソースとする分子
線エピタキシのような他の低温プロセスによりエピタキ
シャル成長する。これは、少なくとも２つの方法により
成すことができる。第一の技術を用いると、低温（５０
０℃）で成長し、準安定の臨界厚み未満の厚さにまで達
する。そのサンプルは、約７００℃を越える温度でアニ
ールされる。シリコン層１４と絶縁層１２との界面にお
けるすべりにより、ＳｉＧｅ層１６の緩衝が生じる。い
ずれにしても、そのようなすべりが生じるためには、ア
ニールは十分高い温度で成されなければならない。もっ
と緩衝させるためには、ＳｉＧｅを付着し、次いで再び
アニールしてもよい。
【００１９】第二の技術を用いると、ＳｉＧｅ層１６を
約７００℃を越える成長温度に置いて、任意の厚さ（通
常は約３００ｎｍまたは、シリコン層１４の１０倍の厚
さ）にまで成長させることができ，これによってかなり
緩衝されたバッファ層を提供することができる。
【００２０】図２を参照すると、これは、図１の構造体
に対して高温アニール処理を施した結果である。高温ア
ニール処理が施されると、層１６から層１４へゲルマニ
ウムが拡散し、２つの層がマージして、実質的に均一な
組成を持つが、図１の層１６よりゲルマニウム含有率は
少ないＳｉＧｅ層１８が出来上がる。例えば、Ｓｉ層１
４が１０ｎｍの厚みで、Ｇｅを３０％含むＳｉ層１６が
２０nmの厚みならば、高温アニール処理(１１５０℃〜
１２００℃、またはより低温で且つそれに応じてより長
時間で）すると、その結果できる引張りが緩衝されたＳ
ｉＧｅ層１８は、２０％のゲルマニウムを含み約３０ｎ
ｍの厚みとなる。
【００２１】図１の層１６、または図２の層１８は、分
子線エピタキシのようなより低温のエピタキシにより、
引張りひずみシリコン層２０の成長のための疑似絶縁構
造として機能する。層２０は、上述のヘテロ構造のデバ
イスが実際に形成される層である。
【００２２】本発明により、高品質の緩衝された欠陥の
ないＳｉＧｅ層がＳＯＩ材料上に形成される。引張りひ
ずみシリコン層は、ＳｉＧｅ層上に成長させることがで
きる。緩衝されたＳｉＧｅ構造体は、高温アニール処理
に耐え得る。緩衝されたＳｉＧｅ構造体は、超大規模集
積回路に適合することができる。
【００２３】以上、本発明を好ましい実施例に基づいて
説明したが、本発明の範囲および主旨から離れることな
く形式や細部において変化が生じ得るということは、当
業者によって理解され得ることである。特に、他の半導
体は、ＳｉやＳｉＧｅの代用となり得るし、他の物質は
ＳｉＯ2の代用となり得る。
【００２４】
【発明の効果】本発明により、高品質の緩衝された欠陥
のないＳｉＧｅ層がＳＯＩ材料上に形成される。
【図面の簡単な説明】
【図１】本発明の構造を示す概略図。
【図２】高温でのアニール処理後の図１の構造体を示す
概略図。
【符号の説明】
１０:シリコン基板,１２:絶縁層(ＳｉＯ2),１４:シリコ
ン層,１６:Ｓｉ1-xＧｅx層,１８:ＳｉＧｅ,２０:引張り
ひずみシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サブラマニアン・スリカンテスワラ・ア イヤー アメリカ合衆国10598−1964ニューヨー ク州ヨークタウン・ハイツ セダー・ロ ード 3172 (72)発明者 フィリップ・ミカエル・ピットナー アメリカ合衆国12590−9801ニューヨー ク州ワッピンガーズ・フォールズ ノー ス・リバー・ロード アール・ディー１ (72)発明者 アドリアン・アール・パウエル アメリカ合衆国コネチカット州ニュー・ ミルフォード ウイロウ・スプリング 186 (72)発明者 マヌ・ジャンナダ・テジワニ アメリカ合衆国10598ニューヨーク州ヨ ークタウン・ハイツ エサン・コート 1327

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体デバイスが形成される層を有する構
    造体であって、 基板と、 上記基板上の絶縁層と、 上記絶縁層上で第１の厚みを有する第１の半導体層と、 上記第１の半導体層上にエピタキシャル成長した第２の
    厚みを有する第２の半導体層であって、上記第１の半導
    体層が引っ張られ、上記第２の半導体層が緩衝するよう
    に上記第１の厚みおよび上記第２の厚みは選択されるこ
    とを特徴とする第２の半導体層と、 上記第２の半導体層上に成長した、第３の厚みを有する
    第３の半導体層であって、該第３の半導体層は、上記半
    導体デバイスが形成される層であり、かつ、引張りひず
    み層であることを特徴とする第３の半導体層と、を含む
    構造体。
  2. 【請求項２】半導体デバイスが形成される層を有する構
    造体であって、 シリコン基板と、 上記シリコン基板上の絶縁層と、 上記絶縁層上で第１の厚みを有する第１のシリコン層
    と、 上記第１のシリコン層上にエピタキシャル成長した第２
    の厚みを有するシリコン・ゲルマニウム層であって、上
    記第１のシリコン層が引っ張られ、上記シリコン・ゲル
    マニウム層が緩衝するように上記第１の厚みおよび上記
    第２の厚みは選択されることを特徴とするシリコン・ゲ
    ルマニウム層と、 上記シリコン・ゲルマニウム層上に成長した、第２のシ
    リコン層であって、該第２のシリコン層は、上記半導体
    デバイスが形成される層であり、かつ、引張りひずみ層
    であることを特徴とする第２のシリコン層と、 を含む構造体。
  3. 【請求項３】上記第１のシリコン層の厚みは、２０ｎｍ
    以上５０ｎｍ以下の範囲の厚みであることを特徴とする
    請求項２に記載の構造体。
  4. 【請求項４】上記シリコン・ゲルマニウム層は、上記第
    １のシリコン層よりも厚いことを特徴とする請求項２に
    記載の構造体。
  5. 【請求項５】上記シリコン・ゲルマニウム層は、転位す
    ることなく緩衝されることを特徴とする請求項２に記載
    の構造体。
  6. 【請求項６】上記絶縁層は、酸化物、窒化物、炭化物か
    らなるグループから選択されることを特徴とする請求項
    ２に記載の構造体。
JP6246426A 1993-10-29 1994-10-12 疑似基板構造体 Expired - Fee Related JP2694120B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US145986 1993-10-29
US08/145,986 US5461243A (en) 1993-10-29 1993-10-29 Substrate for tensilely strained semiconductor

Publications (2)

Publication Number Publication Date
JPH07169926A JPH07169926A (ja) 1995-07-04
JP2694120B2 true JP2694120B2 (ja) 1997-12-24

Family

ID=22515433

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6246426A Expired - Fee Related JP2694120B2 (ja) 1993-10-29 1994-10-12 疑似基板構造体

Country Status (3)

Country Link
US (2) US5461243A (ja)
EP (1) EP0651439A2 (ja)
JP (1) JP2694120B2 (ja)

Families Citing this family (224)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664115B2 (en) * 1992-10-23 2003-12-16 Symetrix Corporation Metal insulator structure with polarization-compatible buffer layer
WO1996015550A1 (en) * 1994-11-10 1996-05-23 Lawrence Semiconductor Research Laboratory, Inc. Silicon-germanium-carbon compositions and processes thereof
JP2778553B2 (ja) * 1995-09-29 1998-07-23 日本電気株式会社 半導体装置およびその製造方法
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
DE59707274D1 (de) * 1996-09-27 2002-06-20 Infineon Technologies Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US5976941A (en) * 1997-06-06 1999-11-02 The Whitaker Corporation Ultrahigh vacuum deposition of silicon (Si-Ge) on HMIC substrates
EP1016129B2 (en) 1997-06-24 2009-06-10 Massachusetts Institute Of Technology Controlling threading dislocation densities using graded layers and planarization
FR2765394B1 (fr) * 1997-06-25 1999-09-24 France Telecom Procede d'obtention d'un transistor a grille en silicium-germanium
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6130471A (en) * 1997-08-29 2000-10-10 The Whitaker Corporation Ballasting of high power silicon-germanium heterojunction biploar transistors
US6040225A (en) * 1997-08-29 2000-03-21 The Whitaker Corporation Method of fabricating polysilicon based resistors in Si-Ge heterojunction devices
US6641867B1 (en) * 1998-03-31 2003-11-04 Texas Instruments Incorporated Methods for chemical vapor deposition of tungsten on silicon or dielectric
WO1999053553A2 (en) * 1998-04-09 1999-10-21 Koninklijke Philips Electronics N.V. Semiconductor device having a rectifying junction and method of manufacturing same
US7227176B2 (en) 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
JP3403076B2 (ja) 1998-06-30 2003-05-06 株式会社東芝 半導体装置及びその製造方法
DE19848298B4 (de) * 1998-10-12 2008-08-07 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Hochtemperaturstabile Halbleitersubstratscheibe großen Durchmessers und Verfahren zu ihrer Herstellung
US6329063B2 (en) 1998-12-11 2001-12-11 Nova Crystals, Inc. Method for producing high quality heteroepitaxial growth using stress engineering and innovative substrates
US6369438B1 (en) 1998-12-24 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6607948B1 (en) 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
JP4585464B2 (ja) * 1998-12-24 2010-11-24 株式会社東芝 半導体装置の製造方法
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
US20040023874A1 (en) * 2002-03-15 2004-02-05 Burgess Catherine E. Therapeutic polypeptides, nucleic acids encoding same, and methods of use
US6465809B1 (en) 1999-06-09 2002-10-15 Kabushiki Kaisha Toshiba Bonding type semiconductor substrate, semiconductor light emitting element, and preparation process thereof
CN1322597C (zh) * 1999-08-23 2007-06-20 日本板硝子株式会社 发光闸流晶体管及自扫描型发光装置
US6326667B1 (en) 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
US6690043B1 (en) 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
US7262130B1 (en) 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
WO2001054202A1 (en) * 2000-01-20 2001-07-26 Amberwave Systems Corporation Strained-silicon metal oxide semiconductor field effect transistors
WO2001054175A1 (en) 2000-01-20 2001-07-26 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
DE10025264A1 (de) * 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
US6437375B1 (en) * 2000-06-05 2002-08-20 Micron Technology, Inc. PD-SOI substrate with suppressed floating body effect and method for its fabrication
JP2002043566A (ja) * 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
ATE346410T1 (de) * 2000-08-04 2006-12-15 Amberwave Systems Corp Siliziumwafer mit monolithischen optoelektronischen komponenten
US6583015B2 (en) * 2000-08-07 2003-06-24 Amberwave Systems Corporation Gate technology for strained surface channel and strained buried channel MOSFET devices
WO2002015244A2 (en) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
JP3998408B2 (ja) 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
JP2002164520A (ja) * 2000-11-27 2002-06-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US20020090772A1 (en) * 2000-12-11 2002-07-11 Seiko Epson Corporation Method for manufacturing semiconductor lamination, method for manufacturing lamination, semiconductor device, and electronic equipment
US6383924B1 (en) 2000-12-13 2002-05-07 Micron Technology, Inc. Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials
KR100385857B1 (ko) * 2000-12-27 2003-06-02 한국전자통신연구원 SiGe MODFET 소자 제조방법
US6495402B1 (en) 2001-02-06 2002-12-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture
US6380590B1 (en) 2001-02-22 2002-04-30 Advanced Micro Devices, Inc. SOI chip having multiple threshold voltage MOSFETs by using multiple channel materials and method of fabricating same
US6410371B1 (en) 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6900103B2 (en) 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6940089B2 (en) 2001-04-04 2005-09-06 Massachusetts Institute Of Technology Semiconductor device structure
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
US20020167048A1 (en) * 2001-05-14 2002-11-14 Tweet Douglas J. Enhanced mobility NMOS and PMOS transistors using strained Si/SiGe layers on silicon-on-insulator substrates
US20020168802A1 (en) * 2001-05-14 2002-11-14 Hsu Sheng Teng SiGe/SOI CMOS and method of making the same
US7142577B2 (en) 2001-05-16 2006-11-28 Micron Technology, Inc. Method of forming mirrors by surface transformation of empty spaces in solid state materials and structures thereon
US6855436B2 (en) * 2003-05-30 2005-02-15 International Business Machines Corporation Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal
US6898362B2 (en) * 2002-01-17 2005-05-24 Micron Technology Inc. Three-dimensional photonic crystal waveguide structure and method
US6593625B2 (en) * 2001-06-12 2003-07-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
WO2002103760A2 (en) * 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
US7301180B2 (en) * 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
WO2003001607A1 (en) * 2001-06-21 2003-01-03 Massachusetts Institute Of Technology Mosfets with strained semiconductor layers
JP2003031495A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体装置用基板の製造方法および半導体装置の製造方法
EP1415331A2 (en) 2001-08-06 2004-05-06 Massachusetts Institute Of Technology Formation of planar strained layers
US6974735B2 (en) * 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
US7138649B2 (en) * 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
US6831292B2 (en) 2001-09-21 2004-12-14 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US6933518B2 (en) 2001-09-24 2005-08-23 Amberwave Systems Corporation RF circuits including transistors having strained material layers
KR100442105B1 (ko) * 2001-12-03 2004-07-27 삼성전자주식회사 소이형 기판 형성 방법
JP3759026B2 (ja) * 2001-12-06 2006-03-22 セイコーエプソン株式会社 半導体装置およびその検査方法ならびに電子機器
JP3970011B2 (ja) * 2001-12-11 2007-09-05 シャープ株式会社 半導体装置及びその製造方法
US6600170B1 (en) 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
US6642536B1 (en) 2001-12-17 2003-11-04 Advanced Micro Devices, Inc. Hybrid silicon on insulator/bulk strained silicon technology
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
AU2003202499A1 (en) 2002-01-09 2003-07-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and its production method
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
US6649492B2 (en) 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置
US7060632B2 (en) 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
JP4223002B2 (ja) * 2002-04-26 2009-02-12 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコン・ゲルマニウム・ヘテロ接合型バイポーラ・トランジスタ
WO2003095950A1 (de) 2002-05-08 2003-11-20 Endress + Hauser Flowtec Ag Messwandler vom vibrationstyp
US6689671B1 (en) 2002-05-22 2004-02-10 Advanced Micro Devices, Inc. Low temperature solid-phase epitaxy fabrication process for MOS devices built on strained semiconductor substrate
GB0212616D0 (en) * 2002-05-31 2002-07-10 Univ Warwick Formation of lattice-tuning semiconductor substrates
WO2003105204A2 (en) * 2002-06-07 2003-12-18 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
US7335545B2 (en) 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US7615829B2 (en) 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7307273B2 (en) 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
WO2003105206A1 (en) 2002-06-10 2003-12-18 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6812495B2 (en) * 2002-06-19 2004-11-02 Massachusetts Institute Of Technology Ge photodetectors
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
FR2842349B1 (fr) * 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
KR20040014716A (ko) * 2002-08-10 2004-02-18 한국전자통신연구원 활성 영역 하부에 산화층을 가지는 반도체 소자를제조하는 방법
JP5144002B2 (ja) * 2002-08-23 2013-02-13 台湾積體電路製造股▲ふん▼有限公司 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法
US6878610B1 (en) * 2002-08-27 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Relaxed silicon germanium substrate with low defect density
US20040137698A1 (en) * 2002-08-29 2004-07-15 Gianni Taraschi Fabrication system and method for monocrystaline semiconductor on a substrate
US7594967B2 (en) 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
FR2844634B1 (fr) * 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
US6707106B1 (en) * 2002-10-18 2004-03-16 Advanced Micro Devices, Inc. Semiconductor device with tensile strain silicon introduced by compressive material in a buried oxide layer
US6902991B2 (en) * 2002-10-24 2005-06-07 Advanced Micro Devices, Inc. Semiconductor device having a thick strained silicon layer and method of its formation
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US6787423B1 (en) 2002-12-09 2004-09-07 Advanced Micro Devices, Inc. Strained-silicon semiconductor device
US6812116B2 (en) * 2002-12-13 2004-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a wafer with strained channel layers for increased electron and hole mobility for improving device performance
US6774015B1 (en) 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
US6878611B2 (en) * 2003-01-02 2005-04-12 International Business Machines Corporation Patterned strained silicon for high performance circuits
US6770504B2 (en) * 2003-01-06 2004-08-03 Honeywell International Inc. Methods and structure for improving wafer bow control
EP1437764A1 (en) * 2003-01-10 2004-07-14 S.O.I. Tec Silicon on Insulator Technologies S.A. A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate
EP1588406B1 (en) * 2003-01-27 2019-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures with structural homogeneity
US7348260B2 (en) * 2003-02-28 2008-03-25 S.O.I.Tec Silicon On Insulator Technologies Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US20040192067A1 (en) * 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US7198974B2 (en) * 2003-03-05 2007-04-03 Micron Technology, Inc. Micro-mechanically strained semiconductor film
KR100728173B1 (ko) 2003-03-07 2007-06-13 앰버웨이브 시스템즈 코포레이션 쉘로우 트렌치 분리법
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same
DE10310740A1 (de) * 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US20040209437A1 (en) * 2003-04-16 2004-10-21 Taiwan Semiconductor Manufacturing Co. Method of forming a shallow trench isolation region in strained silicon layer and in an underlying on silicon - germanium layer
US7041575B2 (en) * 2003-04-29 2006-05-09 Micron Technology, Inc. Localized strained semiconductor on insulator
US7220656B2 (en) 2003-04-29 2007-05-22 Micron Technology, Inc. Strained semiconductor by wafer bonding with misorientation
US7115480B2 (en) * 2003-05-07 2006-10-03 Micron Technology, Inc. Micromechanical strained semiconductor by wafer bonding
US6987037B2 (en) * 2003-05-07 2006-01-17 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
US6864149B2 (en) * 2003-05-09 2005-03-08 Taiwan Semiconductor Manufacturing Company SOI chip with mesa isolation and recess resistant regions
US7662701B2 (en) 2003-05-21 2010-02-16 Micron Technology, Inc. Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers
US7501329B2 (en) 2003-05-21 2009-03-10 Micron Technology, Inc. Wafer gettering using relaxed silicon germanium epitaxial proximity layers
US7273788B2 (en) 2003-05-21 2007-09-25 Micron Technology, Inc. Ultra-thin semiconductors bonded on glass substrates
US7008854B2 (en) 2003-05-21 2006-03-07 Micron Technology, Inc. Silicon oxycarbide substrates for bonded silicon on insulator
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
US7049660B2 (en) * 2003-05-30 2006-05-23 International Business Machines Corporation High-quality SGOI by oxidation near the alloy melting temperature
JP2004363199A (ja) * 2003-06-02 2004-12-24 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法
US7261777B2 (en) * 2003-06-06 2007-08-28 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating an epitaxial substrate
EP1484794A1 (en) * 2003-06-06 2004-12-08 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a carrier substrate
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US6929984B2 (en) * 2003-07-21 2005-08-16 Micron Technology Inc. Gettering using voids formed by surface transformation
FR2858460B1 (fr) * 2003-07-30 2005-10-14 Soitec Silicon On Insulator Structure semiconducteur-sur-isolant contrainte ayant une tenue des contraintes aux hautes temperatures
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US7220665B2 (en) 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
JP4322255B2 (ja) * 2003-08-05 2009-08-26 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US6989058B2 (en) * 2003-09-03 2006-01-24 International Business Machines Corporation Use of thin SOI to inhibit relaxation of SiGe layers
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US7029980B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor Inc. Method of manufacturing SOI template layer
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US20050116360A1 (en) * 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7105393B2 (en) * 2004-01-30 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Strained silicon layer fabrication with reduced dislocation defect density
US7064396B2 (en) * 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
US7202145B2 (en) * 2004-06-03 2007-04-10 Taiwan Semiconductor Manufacturing Company Strained Si formed by anneal
US7172933B2 (en) * 2004-06-10 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed polysilicon gate structure for a strained silicon MOSFET device
US7102201B2 (en) * 2004-07-15 2006-09-05 International Business Machines Corporation Strained semiconductor device structures
US7241647B2 (en) * 2004-08-17 2007-07-10 Freescale Semiconductor, Inc. Graded semiconductor layer
US7238567B2 (en) * 2004-08-23 2007-07-03 Texas Instruments Incorporated System and method for integrating low schottky barrier metal source/drain
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
US20090130826A1 (en) * 2004-10-11 2009-05-21 Samsung Electronics Co., Ltd. Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer
KR100593747B1 (ko) * 2004-10-11 2006-06-28 삼성전자주식회사 실리콘게르마늄층을 구비하는 반도체 구조물 및 그 제조방법
DE602004011353T2 (de) * 2004-10-19 2008-05-15 S.O.I. Tec Silicon On Insulator Technologies S.A. Verfahren zur Herstellung einer verspannten Silizium-Schicht auf einem Substrat und Zwischenprodukt
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7229901B2 (en) * 2004-12-16 2007-06-12 Wisconsin Alumni Research Foundation Fabrication of strained heterojunction structures
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
JP2006270000A (ja) * 2005-03-25 2006-10-05 Sumco Corp 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
JP4757519B2 (ja) * 2005-03-25 2011-08-24 株式会社Ｓｕｍｃｏ 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
TW200707724A (en) * 2005-06-30 2007-02-16 Mears R J Llc Semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
KR100676827B1 (ko) 2005-09-02 2007-02-01 박재근 스트레인드 실리콘층을 포함하는 반도체 웨이퍼, 그의제조방법 및 그를 이용한 반도체 소자
US7341883B2 (en) * 2005-09-27 2008-03-11 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Silicon germanium semiconductive alloy and method of fabricating same
US7772635B2 (en) * 2005-10-27 2010-08-10 Micron Technology, Inc. Non-volatile memory device with tensile strained silicon layer
FR2892733B1 (fr) * 2005-10-28 2008-02-01 Soitec Silicon On Insulator Relaxation de couches
JP2007180285A (ja) * 2005-12-28 2007-07-12 Siltronic Ag Ｓｇｏｉ基板の製造方法
JP2007194336A (ja) 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
US7544584B2 (en) 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US7777290B2 (en) * 2006-06-13 2010-08-17 Wisconsin Alumni Research Foundation PIN diodes for photodetection and high-speed, high-resolution image sensing
US7485544B2 (en) 2006-08-02 2009-02-03 Micron Technology, Inc. Strained semiconductor, devices and systems and methods of formation
US8962447B2 (en) * 2006-08-03 2015-02-24 Micron Technology, Inc. Bonded strained semiconductor with a desired surface orientation and conductance direction
US7968960B2 (en) 2006-08-18 2011-06-28 Micron Technology, Inc. Methods of forming strained semiconductor channels
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US7960218B2 (en) * 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US7795605B2 (en) * 2007-06-29 2010-09-14 International Business Machines Corporation Phase change material based temperature sensor
TWI355046B (en) * 2007-07-10 2011-12-21 Nanya Technology Corp Two bit memory structure and method of making the
DE102007034701B4 (de) 2007-07-16 2017-09-14 Institut Für Mikroelektronik Stuttgart Halbleitersubstrat und Verfahren zum Herstellen eines Halbleiterbauelements
DE112008002387B4 (de) 2007-09-07 2022-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur einer Mehrfachübergangs-Solarzelle, Verfahren zur Bildung einer photonischenVorrichtung, Photovoltaische Mehrfachübergangs-Zelle und Photovoltaische Mehrfachübergangs-Zellenvorrichtung,
US7977221B2 (en) * 2007-10-05 2011-07-12 Sumco Corporation Method for producing strained Si-SOI substrate and strained Si-SOI substrate produced by the same
US8044294B2 (en) * 2007-10-18 2011-10-25 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Thermoelectric materials and devices
FR2931293B1 (fr) * 2008-05-15 2010-09-03 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure support d'epitaxie et heterostructure correspondante
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
EP2151861A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Passivation of etched semiconductor structures
EP2151856A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
EP2159836B1 (en) 2008-08-25 2017-05-31 Soitec Stiffening layers for the relaxation of strained layers
KR101216541B1 (ko) 2008-09-19 2012-12-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피텍셜층 과성장에 의한 장치의 형성
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
EP2415083B1 (en) 2009-04-02 2017-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
JP5257401B2 (ja) * 2010-04-28 2013-08-07 株式会社Ｓｕｍｃｏ 歪シリコンｓｏｉ基板の製造方法
US9614026B2 (en) 2013-03-13 2017-04-04 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration High mobility transport layer structures for rhombohedral Si/Ge/SiGe devices
CN103646853B (zh) * 2013-12-24 2016-05-18 中国科学院上海微系统与信息技术研究所 一种绝缘体上含锗薄膜结构的制备方法
US9343303B2 (en) 2014-03-20 2016-05-17 Samsung Electronics Co., Ltd. Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices
US10510871B1 (en) 2018-08-16 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4357183A (en) * 1980-08-13 1982-11-02 Massachusetts Institute Of Technology Heteroepitaxy of germanium silicon on silicon utilizing alloying control
US4861393A (en) * 1983-10-28 1989-08-29 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor heterostructures having Gex Si1-x layers on Si utilizing molecular beam epitaxy
US4529455A (en) * 1983-10-28 1985-07-16 At&T Bell Laboratories Method for epitaxially growing Gex Si1-x layers on Si utilizing molecular beam epitaxy
US4806996A (en) * 1986-04-10 1989-02-21 American Telephone And Telegraph Company, At&T Bell Laboratories Dislocation-free epitaxial layer on a lattice-mismatched porous or otherwise submicron patterned single crystal substrate
JPS63285923A (ja) * 1987-05-19 1988-11-22 Komatsu Denshi Kinzoku Kk シリコン−ゲルマニウム合金の製造方法
US4994867A (en) * 1988-07-22 1991-02-19 Xerox Corporation Intermediate buffer films with low plastic deformation threshold for lattice mismatched heteroepitaxy
US4891329A (en) * 1988-11-29 1990-01-02 University Of North Carolina Method of forming a nonsilicon semiconductor on insulator structure
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5218213A (en) * 1991-02-22 1993-06-08 Harris Corporation SOI wafer with sige
DE4113143C2 (de) * 1991-04-23 1994-08-04 Forschungszentrum Juelich Gmbh Verfahren zur Herstellung eines Schichtsystems und Schichtsystem

Also Published As

Publication number Publication date
US5759898A (en) 1998-06-02
JPH07169926A (ja) 1995-07-04
EP0651439A2 (en) 1995-05-03
US5461243A (en) 1995-10-24

Similar Documents

Publication Publication Date Title
JP2694120B2 (ja) 疑似基板構造体
US6515335B1 (en) Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
KR100295733B1 (ko) 절연체상의변형층형성방법및전자디바이스형성구조
US7226504B2 (en) Method to form thick relaxed SiGe layer with trench structure
JP4716733B2 (ja) 歪みシリコン・オン・インシュレータ（ｓｓｏｉ）を形成する方法
US6787793B2 (en) Strained Si device with first SiGe layer with higher Ge concentration being relaxed to have substantially same lattice constant as second SiGe layer with lower Ge concentration
US5891769A (en) Method for forming a semiconductor device having a heteroepitaxial layer
JP5013859B2 (ja) 半導体装置、および薄層歪緩和バッファ成長方法
US7550370B2 (en) Method of forming thin SGOI wafers with high relaxation and low stacking fault defect density
JP3870188B2 (ja) ストレインド・シリコンの領域をウェーハ内に形成する方法
US20030153161A1 (en) Strained si based layer made by uhv-cvd, and devices therein
US20020168864A1 (en) Method for semiconductor device fabrication
US20040007715A1 (en) Heterojunction field effect transistors using silicon-germanium and silicon-carbon alloys
JP5065676B2 (ja) 基板上に歪層を製造する方法及び層構造
US5951757A (en) Method for making silicon germanium alloy and electric device structures
JP2005516395A (ja) ひずみ緩和されたＳｉＧｅオン・インシュレータ及びその製造方法
US20070017438A1 (en) Method of forming dislocation-free strained thin films
US7022593B2 (en) SiGe rectification process
US20090035921A1 (en) Formation of lattice-tuning semiconductor substrates
EP0449589A1 (en) Method of producing a SOI structure
JPS6211219A (ja) 立体的に周期的な半導体層構造の製造方法
JPH11233440A (ja) 半導体装置
JP2002329664A (ja) ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハと電界効果型トランジスタ
JPH04373121A (ja) 結晶基材の製造方法
US20070010070A1 (en) Fabrication of strained semiconductor-on-insulator (ssoi) structures by using strained insulating layers

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070905

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080905

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080905

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090905

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100905

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100905

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110905

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120905

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130905

Year of fee payment: 16

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

LAPS Cancellation because of no payment of annual fees