JP2002329664A - ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハと電界効果型トランジスタ - Google Patents
ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハと電界効果型トランジスタInfo
- Publication number
- JP2002329664A JP2002329664A JP2001130103A JP2001130103A JP2002329664A JP 2002329664 A JP2002329664 A JP 2002329664A JP 2001130103 A JP2001130103 A JP 2001130103A JP 2001130103 A JP2001130103 A JP 2001130103A JP 2002329664 A JP2002329664 A JP 2002329664A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- silicon substrate
- strained
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/547—Monocrystalline silicon PV cells
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Photovoltaic Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 ＳｉＧｅ層の形成方法及びこれを用いた歪み
Ｓｉ層の形成方法と電界効果型トランジスタの製造方
法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウ
ェーハと電界効果型トランジスタにおいて、ＳｉＧｅ層
のエッチピット密度を低減すること。 【解決手段】 シリコン基板１上にＳｉＧｅ層２、３を
エピタキシャル成長する方法であって、シリコン基板
は、シリコン単結晶インゴット内での格子間シリコン型
点欠陥が支配的に存在する領域を〔Ｉ〕とし、空孔型点
欠陥が支配的に存在する領域を〔Ｖ〕とし、格子間シリ
コン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在
しないパーフェクト領域を〔Ｐ〕とするときに、パーフ
ェクト領域〔Ｐ〕からなるインゴットから切り出された
点欠陥の凝集体が存在しないシリコンウェーハである。
Ｓｉ層の形成方法と電界効果型トランジスタの製造方
法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウ
ェーハと電界効果型トランジスタにおいて、ＳｉＧｅ層
のエッチピット密度を低減すること。 【解決手段】 シリコン基板１上にＳｉＧｅ層２、３を
エピタキシャル成長する方法であって、シリコン基板
は、シリコン単結晶インゴット内での格子間シリコン型
点欠陥が支配的に存在する領域を〔Ｉ〕とし、空孔型点
欠陥が支配的に存在する領域を〔Ｖ〕とし、格子間シリ
コン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在
しないパーフェクト領域を〔Ｐ〕とするときに、パーフ
ェクト領域〔Ｐ〕からなるインゴットから切り出された
点欠陥の凝集体が存在しないシリコンウェーハである。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＦＥＴに用い
られる歪みＳｉ層を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法、並びに半導体ウェーハ
及びこれを用いた歪みＳｉウェーハと電界効果型トラン
ジスタに関する。
られる歪みＳｉ層を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法、並びに半導体ウェーハ
及びこれを用いた歪みＳｉウェーハと電界効果型トラン
ジスタに関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）ウェーハ上にＳ
ｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキ
シャル成長した歪みＳｉ層をチャネル領域に用いた高速
のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されて
いる。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定
数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生
じ、そのためＳｉ層のバンド構造が変化して縮退が解け
てキャリア移動度が高まる。したがって、この歪みＳｉ
層をチャネル領域として用いることにより通常の１．５
〜８倍程度の高速化が可能になるものである。また、プ
ロセスとしてＣＺ法による通常のシリコン基板を基板と
して使用でき、従来のＣＭＯＳ工程、従来配線幅（ゲー
ト長）で高速ＣＭＯＳを実現可能にするものである。
ｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキ
シャル成長した歪みＳｉ層をチャネル領域に用いた高速
のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されて
いる。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定
数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生
じ、そのためＳｉ層のバンド構造が変化して縮退が解け
てキャリア移動度が高まる。したがって、この歪みＳｉ
層をチャネル領域として用いることにより通常の１．５
〜８倍程度の高速化が可能になるものである。また、プ
ロセスとしてＣＺ法による通常のシリコン基板を基板と
して使用でき、従来のＣＭＯＳ工程、従来配線幅（ゲー
ト長）で高速ＣＭＯＳを実現可能にするものである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、シリコン基板上に良質なＳｉＧｅ層をエピタキシ
ャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定
数の違いから、転位等により結晶性に問題があった。こ
のために、従来、以下のような種々の提案が行われてい
た。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、シリコン基板上に良質なＳｉＧｅ層をエピタキシ
ャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定
数の違いから、転位等により結晶性に問題があった。こ
のために、従来、以下のような種々の提案が行われてい
た。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、いずれもＣＺ法により引き
上げ成長されたインゴットから切り出された通常のシリ
コン基板を用いて、その上にＳｉＧｅ層を成膜している
ため、基板に存在するＣＯＰ(Crystal Originated Part
icle)の影響がＳｉＧｅ層に残って結晶性を悪化させ、
ＳｉＧｅ層のエッチピット密度（ＥＰＤ）が増加してし
まう不都合があった。
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、いずれもＣＺ法により引き
上げ成長されたインゴットから切り出された通常のシリ
コン基板を用いて、その上にＳｉＧｅ層を成膜している
ため、基板に存在するＣＯＰ(Crystal Originated Part
icle)の影響がＳｉＧｅ層に残って結晶性を悪化させ、
ＳｉＧｅ層のエッチピット密度（ＥＰＤ）が増加してし
まう不都合があった。
【０００６】本発明は、前述の課題に鑑みてなされたも
ので、ＳｉＧｅ層のエッチピット密度を低減することが
できるＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ
層の形成方法と電界効果型トランジスタの製造方法、並
びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハ
と電界効果型トランジスタを提供することを目的とす
る。
ので、ＳｉＧｅ層のエッチピット密度を低減することが
できるＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ
層の形成方法と電界効果型トランジスタの製造方法、並
びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハ
と電界効果型トランジスタを提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
のＳｉＧｅ層の形成方法は、シリコン基板上にＳｉＧｅ
層をエピタキシャル成長する方法であって、前記シリコ
ン基板は、シリコン単結晶インゴット内での格子間シリ
コン型点欠陥が支配的に存在する領域を〔Ｉ〕とし、空
孔型点欠陥が支配的に存在する領域を〔Ｖ〕とし、格子
間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体
が存在しないパーフェクト領域を〔Ｐ〕とするときに、
前記パーフェクト領域〔Ｐ〕からなるインゴットから切
り出された点欠陥の凝集体が存在しないシリコンウェー
ハであることを特徴とする。
決するために以下の構成を採用した。すなわち、本発明
のＳｉＧｅ層の形成方法は、シリコン基板上にＳｉＧｅ
層をエピタキシャル成長する方法であって、前記シリコ
ン基板は、シリコン単結晶インゴット内での格子間シリ
コン型点欠陥が支配的に存在する領域を〔Ｉ〕とし、空
孔型点欠陥が支配的に存在する領域を〔Ｖ〕とし、格子
間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体
が存在しないパーフェクト領域を〔Ｐ〕とするときに、
前記パーフェクト領域〔Ｐ〕からなるインゴットから切
り出された点欠陥の凝集体が存在しないシリコンウェー
ハであることを特徴とする。
【０００８】また、本発明の半導体ウェーハは、シリコ
ン基板上と、該シリコン基板上にエピタキシャル成長さ
れたＳｉＧｅ層とを備える半導体ウェーハであって、前
記シリコン基板は、シリコン単結晶インゴット内での格
子間シリコン型点欠陥が支配的に存在する領域を〔Ｉ〕
とし、空孔型点欠陥が支配的に存在する領域を〔Ｖ〕と
し、格子間シリコン型点欠陥の凝集体及び空孔型点欠陥
の凝集体が存在しないパーフェクト領域を〔Ｐ〕とする
ときに、前記パーフェクト領域〔Ｐ〕からなるインゴッ
トから切り出された点欠陥の凝集体が存在しないシリコ
ンウェーハであることを特徴とする。
ン基板上と、該シリコン基板上にエピタキシャル成長さ
れたＳｉＧｅ層とを備える半導体ウェーハであって、前
記シリコン基板は、シリコン単結晶インゴット内での格
子間シリコン型点欠陥が支配的に存在する領域を〔Ｉ〕
とし、空孔型点欠陥が支配的に存在する領域を〔Ｖ〕と
し、格子間シリコン型点欠陥の凝集体及び空孔型点欠陥
の凝集体が存在しないパーフェクト領域を〔Ｐ〕とする
ときに、前記パーフェクト領域〔Ｐ〕からなるインゴッ
トから切り出された点欠陥の凝集体が存在しないシリコ
ンウェーハであることを特徴とする。
【０００９】これらのＳｉＧｅ層の形成方法及び半導体
ウェーハでは、シリコン基板として、シリコン単結晶イ
ンゴット内での格子間シリコン型点欠陥が支配的に存在
する領域を〔Ｉ〕とし、空孔型点欠陥が支配的に存在す
る領域を〔Ｖ〕とし、格子間シリコン型点欠陥の凝集体
及び空孔型点欠陥の凝集体が存在しないパーフェクト領
域を〔Ｐ〕とするときに、パーフェクト領域〔Ｐ〕から
なるインゴットから切り出された点欠陥の凝集体が存在
しないシリコンウェーハを用いるので、ＣＯＰが結晶中
になく、この上にエピタキシャル成長したＳｉＧｅ層が
ＣＯＰの履歴をおうことがないため、エッチピット密度
（ＥＰＤ）を低減することができる。
ウェーハでは、シリコン基板として、シリコン単結晶イ
ンゴット内での格子間シリコン型点欠陥が支配的に存在
する領域を〔Ｉ〕とし、空孔型点欠陥が支配的に存在す
る領域を〔Ｖ〕とし、格子間シリコン型点欠陥の凝集体
及び空孔型点欠陥の凝集体が存在しないパーフェクト領
域を〔Ｐ〕とするときに、パーフェクト領域〔Ｐ〕から
なるインゴットから切り出された点欠陥の凝集体が存在
しないシリコンウェーハを用いるので、ＣＯＰが結晶中
になく、この上にエピタキシャル成長したＳｉＧｅ層が
ＣＯＰの履歴をおうことがないため、エッチピット密度
（ＥＰＤ）を低減することができる。
【００１０】本発明のＳｉＧｅ層の形成方法は、シリコ
ン基板上にＳｉＧｅ層をエピタキシャル成長する方法で
あって、前記シリコン基板は、熱処理により表面に無欠
陥層が形成されたシリコンウェーハであることを特徴と
する。また、本発明の半導体ウェーハは、シリコン基板
上と、該シリコン基板上にエピタキシャル成長されたＳ
ｉＧｅ層とを備える半導体ウェーハであって、前記シリ
コン基板は、熱処理により表面に無欠陥層が形成された
シリコンウェーハであることを特徴とする。
ン基板上にＳｉＧｅ層をエピタキシャル成長する方法で
あって、前記シリコン基板は、熱処理により表面に無欠
陥層が形成されたシリコンウェーハであることを特徴と
する。また、本発明の半導体ウェーハは、シリコン基板
上と、該シリコン基板上にエピタキシャル成長されたＳ
ｉＧｅ層とを備える半導体ウェーハであって、前記シリ
コン基板は、熱処理により表面に無欠陥層が形成された
シリコンウェーハであることを特徴とする。
【００１１】これらのＳｉＧｅ層の形成方法及び半導体
ウェーハでは、シリコン基板として、熱処理により表面
に無欠陥層が形成されたシリコンウェーハを用いるの
で、ＣＯＰが表面になく、この上にエピタキシャル成長
するＳｉＧｅ層がＣＯＰの履歴をおうことがないため、
エッチピット密度を低減することができる。
ウェーハでは、シリコン基板として、熱処理により表面
に無欠陥層が形成されたシリコンウェーハを用いるの
で、ＣＯＰが表面になく、この上にエピタキシャル成長
するＳｉＧｅ層がＣＯＰの履歴をおうことがないため、
エッチピット密度を低減することができる。
【００１２】本発明のＳｉＧｅ層の形成方法は、シリコ
ン基板上にＳｉＧｅ層をエピタキシャル成長する方法で
あって、前記シリコン基板は、表面に１μｍ以上のシリ
コン単結晶層がエピタキシャル成長された厚膜エピタキ
シャル基板であることを特徴とする。また、本発明の半
導体ウェーハは、シリコン基板上と、該シリコン基板上
にエピタキシャル成長されたＳｉＧｅ層とを備える半導
体ウェーハであって、前記シリコン基板は、表面に１μ
ｍ以上のシリコン単結晶層がエピタキシャル成長された
厚膜エピタキシャル基板であることを特徴とする。
ン基板上にＳｉＧｅ層をエピタキシャル成長する方法で
あって、前記シリコン基板は、表面に１μｍ以上のシリ
コン単結晶層がエピタキシャル成長された厚膜エピタキ
シャル基板であることを特徴とする。また、本発明の半
導体ウェーハは、シリコン基板上と、該シリコン基板上
にエピタキシャル成長されたＳｉＧｅ層とを備える半導
体ウェーハであって、前記シリコン基板は、表面に１μ
ｍ以上のシリコン単結晶層がエピタキシャル成長された
厚膜エピタキシャル基板であることを特徴とする。
【００１３】これらのＳｉＧｅ層の形成方法及び半導体
ウェーハでは、シリコン基板として、表面に１μｍ以上
のシリコン単結晶層がエピタキシャル成長された厚膜エ
ピタキシャル基板を用いるので、ＣＯＰが表面になく、
この上にエピタキシャル成長するＳｉＧｅ層がＣＯＰの
履歴をおうことがないため、エッチピット密度を低減す
ることができる。なお、シリコン単結晶層が１μｍ未満
の薄膜エピタキシャル基板の場合、ＣＯＰの影響が十分
に低減されない。
ウェーハでは、シリコン基板として、表面に１μｍ以上
のシリコン単結晶層がエピタキシャル成長された厚膜エ
ピタキシャル基板を用いるので、ＣＯＰが表面になく、
この上にエピタキシャル成長するＳｉＧｅ層がＣＯＰの
履歴をおうことがないため、エッチピット密度を低減す
ることができる。なお、シリコン単結晶層が１μｍ未満
の薄膜エピタキシャル基板の場合、ＣＯＰの影響が十分
に低減されない。
【００１４】また、本発明のＳｉＧｅ層の形成方法は、
上記本発明のＳｉＧｅ層の形成方法において、前記Ｓｉ
Ｇｅ層は、少なくとも一部にＧｅ組成比を漸次増加させ
た傾斜組成層を有することが好ましい。また、本発明の
半導体ウェーハは、上記本発明の記載の半導体ウェーハ
において、前記ＳｉＧｅ層は、少なくとも一部にＧｅ組
成比を漸次増加させた傾斜組成層を有することが好まし
い。すなわち、これらのＳｉＧｅ層の形成方法及び半導
体ウェーハでは、ＳｉＧｅ層の少なくとも一部にＧｅ組
成比を漸次増加させた傾斜組成層を有することにより、
Ｇｅ組成比を漸次増やすために、層中の転位の密度を抑
制することができる。
上記本発明のＳｉＧｅ層の形成方法において、前記Ｓｉ
Ｇｅ層は、少なくとも一部にＧｅ組成比を漸次増加させ
た傾斜組成層を有することが好ましい。また、本発明の
半導体ウェーハは、上記本発明の記載の半導体ウェーハ
において、前記ＳｉＧｅ層は、少なくとも一部にＧｅ組
成比を漸次増加させた傾斜組成層を有することが好まし
い。すなわち、これらのＳｉＧｅ層の形成方法及び半導
体ウェーハでは、ＳｉＧｅ層の少なくとも一部にＧｅ組
成比を漸次増加させた傾斜組成層を有することにより、
Ｇｅ組成比を漸次増やすために、層中の転位の密度を抑
制することができる。
【００１５】本発明の歪みＳｉ層の形成方法は、シリコ
ン基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方
法であって、前記シリコン基板上のＳｉＧｅ層は、上記
本発明のＳｉＧｅ層の形成方法により成膜されているこ
とを特徴とする。また、本発明の歪みＳｉウェーハは、
シリコン基板上にＳｉＧｅ層を介して歪みＳｉ層が形成
された歪みＳｉウェーハであって、前記ＳｉＧｅ層を有
する前記シリコン基板は、上記本発明の半導体ウェーハ
であることを特徴とする。
ン基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方
法であって、前記シリコン基板上のＳｉＧｅ層は、上記
本発明のＳｉＧｅ層の形成方法により成膜されているこ
とを特徴とする。また、本発明の歪みＳｉウェーハは、
シリコン基板上にＳｉＧｅ層を介して歪みＳｉ層が形成
された歪みＳｉウェーハであって、前記ＳｉＧｅ層を有
する前記シリコン基板は、上記本発明の半導体ウェーハ
であることを特徴とする。
【００１６】上記歪みＳｉ層の形成方法では、シリコン
基板上のＳｉＧｅ層が、上記本発明のＳｉＧｅ層の形成
方法により成膜され、また上記歪みＳｉウェーハでは、
ＳｉＧｅ層を有するシリコン基板が、上記本発明の半導
体ウェーハであるので、例えば歪みＳｉ層をチャネル領
域とするＭＯＳＦＥＴ等を用いた集積回路用の歪みＳｉ
層又は半導体ウェーハとして好適である。
基板上のＳｉＧｅ層が、上記本発明のＳｉＧｅ層の形成
方法により成膜され、また上記歪みＳｉウェーハでは、
ＳｉＧｅ層を有するシリコン基板が、上記本発明の半導
体ウェーハであるので、例えば歪みＳｉ層をチャネル領
域とするＭＯＳＦＥＴ等を用いた集積回路用の歪みＳｉ
層又は半導体ウェーハとして好適である。
【００１７】本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成することを特徴とす
る。また、本発明の電界効果型トランジスタは、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタであって、
上記本発明の歪みＳｉウェーハの前記歪みＳｉ層に前記
チャネル領域が形成されることを特徴とする。
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成することを特徴とす
る。また、本発明の電界効果型トランジスタは、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタであって、
上記本発明の歪みＳｉウェーハの前記歪みＳｉ層に前記
チャネル領域が形成されることを特徴とする。
【００１８】上記電界効果型トランジスタの製造方法で
は、上記本発明の歪みＳｉ層の形成方法により歪みＳｉ
層を形成し、また上記電界効果型トランジスタでは、上
記本発明の歪みＳｉウェーハの歪みＳｉ層にチャネル領
域が形成されるので、良質な歪みＳｉ層により高特性な
電界効果型トランジスタを高歩留まりで得ることができ
る。
は、上記本発明の歪みＳｉ層の形成方法により歪みＳｉ
層を形成し、また上記電界効果型トランジスタでは、上
記本発明の歪みＳｉウェーハの歪みＳｉ層にチャネル領
域が形成されるので、良質な歪みＳｉ層により高特性な
電界効果型トランジスタを高歩留まりで得ることができ
る。
【００１９】
【発明の実施の形態】以下、本発明に係る第１実施形態
を、図１から図４を参照しながら説明する。
を、図１から図４を参照しながら説明する。
【００２０】図１は、本発明の半導体ウェーハＷ０及び
歪みＳｉウェーハＷの断面構造を示すものであり、この
半導体ウェーハＷ０及び歪みＳｉウェーハの構造をその
製造プロセスと合わせて説明すると、まず、図１及び図
２に示すように、ｐ型シリコン基板１上に、Ｇｅ組成比
ｘが０から０．３０まで成膜方向に傾斜をもって漸次増
加する傾斜組成層である第１のＳｉＧｅ層２を減圧ＣＶ
Ｄ法によりエピタキシャル成長する。なお、上記減圧Ｃ
ＶＤ法による成膜は、キャリアガスとしてＨ2を用い、
ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
歪みＳｉウェーハＷの断面構造を示すものであり、この
半導体ウェーハＷ０及び歪みＳｉウェーハの構造をその
製造プロセスと合わせて説明すると、まず、図１及び図
２に示すように、ｐ型シリコン基板１上に、Ｇｅ組成比
ｘが０から０．３０まで成膜方向に傾斜をもって漸次増
加する傾斜組成層である第１のＳｉＧｅ層２を減圧ＣＶ
Ｄ法によりエピタキシャル成長する。なお、上記減圧Ｃ
ＶＤ法による成膜は、キャリアガスとしてＨ2を用い、
ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２１】次に、第１のＳｉＧｅ層２上に該第１のＳ
ｉＧｅ層２の最終的なＧｅ組成比（０．３０）で一定組
成層かつ緩和層である第２のＳｉＧｅ層３をエピタキシ
ャル成長し、半導体ウェーハＷ０を製作する。これらの
第１のＳｉＧｅ層１及び第２のＳｉＧｅ層３は、歪みＳ
ｉ層を成膜するためのＳｉＧｅバッファ層として機能す
る。
ｉＧｅ層２の最終的なＧｅ組成比（０．３０）で一定組
成層かつ緩和層である第２のＳｉＧｅ層３をエピタキシ
ャル成長し、半導体ウェーハＷ０を製作する。これらの
第１のＳｉＧｅ層１及び第２のＳｉＧｅ層３は、歪みＳ
ｉ層を成膜するためのＳｉＧｅバッファ層として機能す
る。
【００２２】このように傾斜組成層の第１のＳｉＧｅ層
２を成膜した後に一定組成層の第２のＳｉＧｅ層３を成
膜するので、ＳｉＧｅ層中の転位の発生や成長を抑制す
ることができ、最終的な第１のＳｉＧｅ層３表面の転位
密度を低減することができる。さらに、この半導体ウェ
ーハＷ０の第２のＳｉＧｅ層３上にＳｉをエピタキシャ
ル成長して歪みＳｉ層４を形成し、歪みＳｉウェーハＷ
を作製する。なお、各層の膜厚は、例えば、第１のＳｉ
Ｇｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７５
μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
２を成膜した後に一定組成層の第２のＳｉＧｅ層３を成
膜するので、ＳｉＧｅ層中の転位の発生や成長を抑制す
ることができ、最終的な第１のＳｉＧｅ層３表面の転位
密度を低減することができる。さらに、この半導体ウェ
ーハＷ０の第２のＳｉＧｅ層３上にＳｉをエピタキシャ
ル成長して歪みＳｉ層４を形成し、歪みＳｉウェーハＷ
を作製する。なお、各層の膜厚は、例えば、第１のＳｉ
Ｇｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７５
μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
【００２３】上記シリコン基板１としては、ＣＺ法によ
り引き上げ成長されたシリコン単結晶インゴット内での
格子間シリコン型点欠陥が支配的に存在する領域を
〔Ｉ〕とし、空孔型点欠陥が支配的に存在する領域を
〔Ｖ〕とし、格子間シリコン型点欠陥の凝集体及び空孔
型点欠陥の凝集体が存在しないパーフェクト領域を
〔Ｐ〕とするときに、パーフェクト領域〔Ｐ〕からなる
インゴットから切り出された点欠陥の凝集体が存在しな
いシリコンウェーハが用いられる。
り引き上げ成長されたシリコン単結晶インゴット内での
格子間シリコン型点欠陥が支配的に存在する領域を
〔Ｉ〕とし、空孔型点欠陥が支配的に存在する領域を
〔Ｖ〕とし、格子間シリコン型点欠陥の凝集体及び空孔
型点欠陥の凝集体が存在しないパーフェクト領域を
〔Ｐ〕とするときに、パーフェクト領域〔Ｐ〕からなる
インゴットから切り出された点欠陥の凝集体が存在しな
いシリコンウェーハが用いられる。
【００２４】なお、空孔型点欠陥は、一つのシリコン原
子がシリコン結晶格子の格子点からから離脱した空孔に
よる欠陥であり、また、格子間シリコン点欠陥は、原子
がシリコン結晶の格子点以外の位置（インタースチシャ
ルサイト）にある場合の欠陥をいう。
子がシリコン結晶格子の格子点からから離脱した空孔に
よる欠陥であり、また、格子間シリコン点欠陥は、原子
がシリコン結晶の格子点以外の位置（インタースチシャ
ルサイト）にある場合の欠陥をいう。
【００２５】すなわち、このパーフェクト領域〔Ｐ〕か
らなるシリコンウェーハは、例えば特開平１−１３９３
号公報に提案されているように、ＣＺ法によりホットゾ
ーン内のシリコン融液からインゴットをボロンコフ(Vor
onkov)理論に基づいた引上速度プロファイルで引き上げ
られ、このインゴットをスライスして作製される。この
インゴットは、引上速度をＶ（ｍｍ／分）とし、ルツボ
中のシリコン融液とインゴットとの界面近傍におけるイ
ンゴット鉛直方向の温度勾配をＧ（℃／ｍｍ）とすると
き、熱酸化処理をした際にリング状に発生するＯＳＦ
（OxidationInduced Stacking Fault;酸素誘起積層欠
陥）がウェーハ中心部で消滅するように、Ｖ／Ｇ（ｍｍ
2／分・℃）の値を決めて作られる。
らなるシリコンウェーハは、例えば特開平１−１３９３
号公報に提案されているように、ＣＺ法によりホットゾ
ーン内のシリコン融液からインゴットをボロンコフ(Vor
onkov)理論に基づいた引上速度プロファイルで引き上げ
られ、このインゴットをスライスして作製される。この
インゴットは、引上速度をＶ（ｍｍ／分）とし、ルツボ
中のシリコン融液とインゴットとの界面近傍におけるイ
ンゴット鉛直方向の温度勾配をＧ（℃／ｍｍ）とすると
き、熱酸化処理をした際にリング状に発生するＯＳＦ
（OxidationInduced Stacking Fault;酸素誘起積層欠
陥）がウェーハ中心部で消滅するように、Ｖ／Ｇ（ｍｍ
2／分・℃）の値を決めて作られる。
【００２６】上記ボロンコフ理論では、図３に示すよう
に、Ｖ／Ｇを横軸にとり、空孔型点欠陥濃度と格子間シ
リコン型欠陥濃度を同一の縦軸にとって、Ｖ／Ｇと点欠
陥濃度との関係を図式的に表現し、空孔領域と格子間シ
リコン領域の境界がＶ／Ｇによって決定されることを説
明している。より詳しくは、Ｖ／Ｇ比が臨界点以上では
空孔型点欠陥濃度が優勢なインゴットが形成される反
面、Ｖ／Ｇ比が臨界点以上では格子間シリコン型点欠陥
濃度が優勢なインゴットが形成される。
に、Ｖ／Ｇを横軸にとり、空孔型点欠陥濃度と格子間シ
リコン型欠陥濃度を同一の縦軸にとって、Ｖ／Ｇと点欠
陥濃度との関係を図式的に表現し、空孔領域と格子間シ
リコン領域の境界がＶ／Ｇによって決定されることを説
明している。より詳しくは、Ｖ／Ｇ比が臨界点以上では
空孔型点欠陥濃度が優勢なインゴットが形成される反
面、Ｖ／Ｇ比が臨界点以上では格子間シリコン型点欠陥
濃度が優勢なインゴットが形成される。
【００２７】図３において、〔Ｉ〕は格子間シリコン型
点欠陥が支配的であって、格子間シリコン点欠陥が存在
する領域（（Ｖ／Ｇ）1以下）を示し、〔Ｖ〕はインゴ
ット内での空孔型点欠陥が支配的であって、空孔型点欠
陥の凝集体が存在する領域（（Ｖ／Ｇ）2以下）を示
し、〔Ｐ〕は空孔型点欠陥の凝集体及び格子間シリコン
型点欠陥の凝集体が存在しないパーフェクト領域（（Ｖ
／Ｇ）1〜（Ｖ／Ｇ）2）を示す。領域〔Ｐ〕に隣接する
領域〔Ｖ〕にはＯＳＦ核を形成する領域〔ＯＳＦ〕
（（Ｖ／Ｇ）2〜（Ｖ／Ｇ）3）が存在する。
点欠陥が支配的であって、格子間シリコン点欠陥が存在
する領域（（Ｖ／Ｇ）1以下）を示し、〔Ｖ〕はインゴ
ット内での空孔型点欠陥が支配的であって、空孔型点欠
陥の凝集体が存在する領域（（Ｖ／Ｇ）2以下）を示
し、〔Ｐ〕は空孔型点欠陥の凝集体及び格子間シリコン
型点欠陥の凝集体が存在しないパーフェクト領域（（Ｖ
／Ｇ）1〜（Ｖ／Ｇ）2）を示す。領域〔Ｐ〕に隣接する
領域〔Ｖ〕にはＯＳＦ核を形成する領域〔ＯＳＦ〕
（（Ｖ／Ｇ）2〜（Ｖ／Ｇ）3）が存在する。
【００２８】したがって、シリコン基板１に供されるイ
ンゴットの引上速度プロファイルは、インゴットがホッ
トゾーン内のシリコン融液から引き上げられるとき、温
度勾配に対する引上速度の比（Ｖ／Ｇ）が格子間シリコ
ン型点欠陥の凝集体の発生を防止する第１臨界比（（Ｖ
／Ｇ）1）以上であって、空孔型点欠陥の凝集体をイン
ゴットの中央にある空孔型点欠陥が支配的に存在する領
域内に制限する第２臨界比（（Ｖ／Ｇ）3）以下に維持
されるように決められる。この引上速度のプロファイル
は、実験的に基準インゴットを軸方向にスライスするこ
とやシミュレーションによって上記ボロンコフ理論に基
づいて決定される。
ンゴットの引上速度プロファイルは、インゴットがホッ
トゾーン内のシリコン融液から引き上げられるとき、温
度勾配に対する引上速度の比（Ｖ／Ｇ）が格子間シリコ
ン型点欠陥の凝集体の発生を防止する第１臨界比（（Ｖ
／Ｇ）1）以上であって、空孔型点欠陥の凝集体をイン
ゴットの中央にある空孔型点欠陥が支配的に存在する領
域内に制限する第２臨界比（（Ｖ／Ｇ）3）以下に維持
されるように決められる。この引上速度のプロファイル
は、実験的に基準インゴットを軸方向にスライスするこ
とやシミュレーションによって上記ボロンコフ理論に基
づいて決定される。
【００２９】このようにパーフェクト領域〔Ｐ〕で作製
されたシリコンウェーハは、ＯＳＦ、ＣＯＰ等を有しな
い無欠陥のウェーハとなるものである。したがって、こ
のシリコン基板１上にエピタキシャル成長した第１のＳ
ｉＧｅ層２、第２のＳｉＧｅ層３及び歪みＳｉ層４は、
ＣＯＰの履歴をおわない低エッチピット密度層となる。
されたシリコンウェーハは、ＯＳＦ、ＣＯＰ等を有しな
い無欠陥のウェーハとなるものである。したがって、こ
のシリコン基板１上にエピタキシャル成長した第１のＳ
ｉＧｅ層２、第２のＳｉＧｅ層３及び歪みＳｉ層４は、
ＣＯＰの履歴をおわない低エッチピット密度層となる。
【００３０】なお、ＣＯＰ等の点欠陥の凝集体が検出方
法によって検出感度、検出下限値が異なる値を示すこと
がある。そのため、本明細書において、「点欠陥の凝集
体が存在しない」の意味は、鏡面加工されたシリコン単
結晶を無攪拌セコエッチングを施した後に光学顕微鏡に
より、観察面積とエッチング取り代との積を検査体積と
して観察した際に、フローパターン（空孔型欠陥）及び
転位クラスタ（格子間シリコン型点欠陥）の各凝集体が
１×１０-3ｃｍ3の検査体積に対して１個欠陥が検出さ
れた場合を検出下限値（１×１０3個／ｃｍ3）とすると
き、点欠陥の凝集体の数が上記検出下限値以下であるこ
とをいう。
法によって検出感度、検出下限値が異なる値を示すこと
がある。そのため、本明細書において、「点欠陥の凝集
体が存在しない」の意味は、鏡面加工されたシリコン単
結晶を無攪拌セコエッチングを施した後に光学顕微鏡に
より、観察面積とエッチング取り代との積を検査体積と
して観察した際に、フローパターン（空孔型欠陥）及び
転位クラスタ（格子間シリコン型点欠陥）の各凝集体が
１×１０-3ｃｍ3の検査体積に対して１個欠陥が検出さ
れた場合を検出下限値（１×１０3個／ｃｍ3）とすると
き、点欠陥の凝集体の数が上記検出下限値以下であるこ
とをいう。
【００３１】本実施形態では、シリコン基板１として、
パーフェクト領域〔Ｐ〕からなるインゴットから切り出
された点欠陥の凝集体が存在しないシリコンウェーハを
用いるので、ＣＯＰが結晶中になく、この上にエピタキ
シャル成長した第１のＳｉＧｅ層２、第２のＳｉＧｅ層
３及び歪みＳｉ層４がＣＯＰの履歴をおうことがないた
め、エッチピット密度を低減することができる。
パーフェクト領域〔Ｐ〕からなるインゴットから切り出
された点欠陥の凝集体が存在しないシリコンウェーハを
用いるので、ＣＯＰが結晶中になく、この上にエピタキ
シャル成長した第１のＳｉＧｅ層２、第２のＳｉＧｅ層
３及び歪みＳｉ層４がＣＯＰの履歴をおうことがないた
め、エッチピット密度を低減することができる。
【００３２】次に、本発明の上記歪みＳｉウェーハＷを
用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、そ
の製造プロセスと合わせて図４を参照して説明する。
用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、そ
の製造プロセスと合わせて図４を参照して説明する。
【００３３】図４は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
歪みＳｉウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2の
ゲート酸化膜５及びゲートポリシリコン膜６を順次堆積
する。そして、チャネル領域となる部分上のゲートポリ
シリコン膜６上にゲート電極（図示略）をパターニング
して形成する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
歪みＳｉウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2の
ゲート酸化膜５及びゲートポリシリコン膜６を順次堆積
する。そして、チャネル領域となる部分上のゲートポリ
シリコン膜６上にゲート電極（図示略）をパターニング
して形成する。
【００３４】次に、ゲート酸化膜５もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層４及
び第２のＳｉＧｅ層３にｎ型のソース領域Ｓ及びドレイ
ン領域Ｄを自己整合的に形成する。この後、ソース領域
Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極
（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネ
ル領域となるｎ型ＭＯＳＦＥＴが製造される。
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層４及
び第２のＳｉＧｅ層３にｎ型のソース領域Ｓ及びドレイ
ン領域Ｄを自己整合的に形成する。この後、ソース領域
Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極
（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネ
ル領域となるｎ型ＭＯＳＦＥＴが製造される。
【００３５】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された歪みＳｉウェーハＷ上の歪みＳｉ
層４にチャネル領域が形成されるので、良質な歪みＳｉ
層４により動作特性に優れたＭＯＳＦＥＴを高歩留まり
で得ることができる。
上記製法で作製された歪みＳｉウェーハＷ上の歪みＳｉ
層４にチャネル領域が形成されるので、良質な歪みＳｉ
層４により動作特性に優れたＭＯＳＦＥＴを高歩留まり
で得ることができる。
【００３６】次に、本発明に係る第２実施形態につい
て、図５を参照して説明する。
て、図５を参照して説明する。
【００３７】第２実施形態と第１実施形態との異なる点
は、第１実施形態におけるシリコン基板１がパーフェク
ト領域〔Ｐ〕からなるインゴットから切り出された点欠
陥の凝集体が存在しないシリコンウェーハであるのに対
し、第２実施形態におけるシリコン基板１１が、図５に
示すように、水素雰囲気中等の熱処理により表面にＤＺ
(Denuded Zone)層（無欠陥層）１２が形成されたシリコ
ンウェーハである点である。
は、第１実施形態におけるシリコン基板１がパーフェク
ト領域〔Ｐ〕からなるインゴットから切り出された点欠
陥の凝集体が存在しないシリコンウェーハであるのに対
し、第２実施形態におけるシリコン基板１１が、図５に
示すように、水素雰囲気中等の熱処理により表面にＤＺ
(Denuded Zone)層（無欠陥層）１２が形成されたシリコ
ンウェーハである点である。
【００３８】すなわち、本実施形態の歪みＳｉウェーハ
は、シリコン基板１１が水素雰囲気中等の熱処理により
表面にＤＺ層１２が形成されたシリコンウェーハである
ので、この場合も、ＣＯＰが表面になく、この上にエピ
タキシャル成長する第１のＳｉＧｅ層、第２のＳｉＧｅ
層及び歪みＳｉ層がＣＯＰの履歴をおうことがないた
め、低ＥＰＤの歪みＳｉウェーハを得ることができる。
は、シリコン基板１１が水素雰囲気中等の熱処理により
表面にＤＺ層１２が形成されたシリコンウェーハである
ので、この場合も、ＣＯＰが表面になく、この上にエピ
タキシャル成長する第１のＳｉＧｅ層、第２のＳｉＧｅ
層及び歪みＳｉ層がＣＯＰの履歴をおうことがないた
め、低ＥＰＤの歪みＳｉウェーハを得ることができる。
【００３９】次に、本発明に係る第３実施形態につい
て、図６を参照して説明する。
て、図６を参照して説明する。
【００４０】第３実施形態と第１実施形態との異なる点
は、第１実施形態におけるシリコン基板１がパーフェク
ト領域〔Ｐ〕からなるインゴットから切り出された点欠
陥の凝集体が存在しないシリコンウェーハであるのに対
し、第３実施形態におけるシリコン基板２１が、図６に
示すように、バルク基板２２表面に１μｍ以上のシリコ
ン単結晶層２３がエピタキシャル成長された厚膜エピタ
キシャル基板である点である。
は、第１実施形態におけるシリコン基板１がパーフェク
ト領域〔Ｐ〕からなるインゴットから切り出された点欠
陥の凝集体が存在しないシリコンウェーハであるのに対
し、第３実施形態におけるシリコン基板２１が、図６に
示すように、バルク基板２２表面に１μｍ以上のシリコ
ン単結晶層２３がエピタキシャル成長された厚膜エピタ
キシャル基板である点である。
【００４１】すなわち、本実施形態の歪みＳｉウェーハ
は、シリコン基板２１が、バルク基板２２表面に１μｍ
以上のシリコン単結晶層２３がエピタキシャル成長され
た厚膜エピタキシャル基板であるので、ＣＯＰが表面に
なく、この上にエピタキシャル成長する第１のＳｉＧｅ
層、第２のＳｉＧｅ層及び歪みＳｉ層がＣＯＰの履歴を
おうことがないため、エッチピット密度を低減すること
ができる。なお、上述したように、シリコン単結晶層２
３が１μｍ未満の薄膜エピタキシャル基板の場合、ＣＯ
Ｐの影響が十分に低減されないので、少なくとも１μｍ
のシリコン単結晶層２３を形成しておく必要がある。
は、シリコン基板２１が、バルク基板２２表面に１μｍ
以上のシリコン単結晶層２３がエピタキシャル成長され
た厚膜エピタキシャル基板であるので、ＣＯＰが表面に
なく、この上にエピタキシャル成長する第１のＳｉＧｅ
層、第２のＳｉＧｅ層及び歪みＳｉ層がＣＯＰの履歴を
おうことがないため、エッチピット密度を低減すること
ができる。なお、上述したように、シリコン単結晶層２
３が１μｍ未満の薄膜エピタキシャル基板の場合、ＣＯ
Ｐの影響が十分に低減されないので、少なくとも１μｍ
のシリコン単結晶層２３を形成しておく必要がある。
【００４２】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、上記各実施形態の歪みＳｉウェーハＷの歪みＳｉ
層上に、さらにＳｉＧｅ層を成膜しても構わない。ま
た、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜した
が、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜
し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル
成長しても構わない。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、上記各実施形態の歪みＳｉウェーハＷの歪みＳｉ
層上に、さらにＳｉＧｅ層を成膜しても構わない。ま
た、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜した
が、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜
し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル
成長しても構わない。
【００４３】また、上記各実施形態では、ＭＯＳＦＥＴ
用の基板としてＳｉＧｅ層を有する半導体ウェーハを作
製したが、他の用途に適用する基板としても構わない。
例えば、本発明のＳｉＧｅ層の形成方法及び半導体ウェ
ーハを太陽電池用の基板に適用してもよい。すなわち、
上述した各実施形態のいずれかのシリコン基板上に最表
面で１００％ＧｅとなるようにＧｅ組成比を漸次増加さ
せた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上に
ＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池
用基板を作製してもよい。この場合、低ＥＰＤで高特性
の太陽電池用基板が得られる。
用の基板としてＳｉＧｅ層を有する半導体ウェーハを作
製したが、他の用途に適用する基板としても構わない。
例えば、本発明のＳｉＧｅ層の形成方法及び半導体ウェ
ーハを太陽電池用の基板に適用してもよい。すなわち、
上述した各実施形態のいずれかのシリコン基板上に最表
面で１００％ＧｅとなるようにＧｅ組成比を漸次増加さ
せた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上に
ＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池
用基板を作製してもよい。この場合、低ＥＰＤで高特性
の太陽電池用基板が得られる。
【００４４】
【実施例】次に、本発明に係る半導体ウェーハを実際に
作製した際のエッチピット密度の測定結果を説明する。
作製した際のエッチピット密度の測定結果を説明する。
【００４５】作製した半導体ウェーハは、上記第１実施
形態の半導体ウェーハＷ０に対応するものであって、比
較のために従来技術、すなわち通常のシリコン基板を用
いて同様に第１のＳｉＧｅ層２、第２のＳｉＧｅ層３を
成膜した従来例についても作製した。これらの半導体ウ
ェーハの表面におけるエッチピット密度を測定した結
果、従来技術によるウェーハでは、１．９×１０6／ｃ
ｍ2であったのに対し、本発明の半導体ウェーハでは、
６．６１×１０5／ｃｍ2であり、大幅にＥＰＤが低減さ
れている。なお、図７及び図８に、本発明の半導体ウェ
ーハ及び従来技術の半導体ウェーハについての表面の写
真をそれぞれ示す。これらの図からも、本発明の半導体
ウェーハの方が、エッチピット（図中の暗点）が少ない
ことがわかる。
形態の半導体ウェーハＷ０に対応するものであって、比
較のために従来技術、すなわち通常のシリコン基板を用
いて同様に第１のＳｉＧｅ層２、第２のＳｉＧｅ層３を
成膜した従来例についても作製した。これらの半導体ウ
ェーハの表面におけるエッチピット密度を測定した結
果、従来技術によるウェーハでは、１．９×１０6／ｃ
ｍ2であったのに対し、本発明の半導体ウェーハでは、
６．６１×１０5／ｃｍ2であり、大幅にＥＰＤが低減さ
れている。なお、図７及び図８に、本発明の半導体ウェ
ーハ及び従来技術の半導体ウェーハについての表面の写
真をそれぞれ示す。これらの図からも、本発明の半導体
ウェーハの方が、エッチピット（図中の暗点）が少ない
ことがわかる。
【００４６】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明のＳｉＧｅ層の形成方法及び半導体ウェーハによ
れば、シリコン基板として、パーフェクト領域〔Ｐ〕か
らなるインゴットから切り出された点欠陥の凝集体が存
在しないシリコンウェーハを用い、またはシリコン基板
として、熱処理により表面に無欠陥層が形成されたシリ
コンウェーハを用い、またはシリコン基板として、表面
に１μｍ以上のシリコン単結晶層がエピタキシャル成長
された厚膜エピタキシャル基板を用いるので、ＣＯＰが
表面になく、この上にエピタキシャル成長したＳｉＧｅ
層がＣＯＰの履歴をおうことがないため、最表面層に欠
陥が少なくなり、エッチピット密度を低減することがで
きる。
本発明のＳｉＧｅ層の形成方法及び半導体ウェーハによ
れば、シリコン基板として、パーフェクト領域〔Ｐ〕か
らなるインゴットから切り出された点欠陥の凝集体が存
在しないシリコンウェーハを用い、またはシリコン基板
として、熱処理により表面に無欠陥層が形成されたシリ
コンウェーハを用い、またはシリコン基板として、表面
に１μｍ以上のシリコン単結晶層がエピタキシャル成長
された厚膜エピタキシャル基板を用いるので、ＣＯＰが
表面になく、この上にエピタキシャル成長したＳｉＧｅ
層がＣＯＰの履歴をおうことがないため、最表面層に欠
陥が少なくなり、エッチピット密度を低減することがで
きる。
【００４７】また、本発明の歪みＳｉ層の形成方法及び
歪みＳｉウェーハによれば、シリコン基板上のＳｉＧｅ
層が、上記本発明のＳｉＧｅ層の形成方法により成膜さ
れ、またＳｉＧｅ層を有するシリコン基板が上記本発明
の半導体ウェーハであるので、表面状態が良好なＳｉＧ
ｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成す
ることができる。
歪みＳｉウェーハによれば、シリコン基板上のＳｉＧｅ
層が、上記本発明のＳｉＧｅ層の形成方法により成膜さ
れ、またＳｉＧｅ層を有するシリコン基板が上記本発明
の半導体ウェーハであるので、表面状態が良好なＳｉＧ
ｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成す
ることができる。
【００４８】また、本発明の電界効果型トランジスタの
製造方法及び電界効果型トランジスタによれば、上記本
発明の歪みＳｉ層の形成方法により、チャネル領域とな
る歪みＳｉ層が形成され、又は上記本発明の半導体ウェ
ーハの前記歪みＳｉ層にチャネル領域が形成されている
ので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを
高歩留まりで得ることができる。
製造方法及び電界効果型トランジスタによれば、上記本
発明の歪みＳｉ層の形成方法により、チャネル領域とな
る歪みＳｉ層が形成され、又は上記本発明の半導体ウェ
ーハの前記歪みＳｉ層にチャネル領域が形成されている
ので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを
高歩留まりで得ることができる。
【図１】 本発明に係る第１実施形態における歪みＳｉ
ウェーハを示す断面図である。
ウェーハを示す断面図である。
【図２】 本発明に係る第１実施形態における歪みＳｉ
ウェーハの膜厚に対するＧｅ組成比を示すグラフであ
る。
ウェーハの膜厚に対するＧｅ組成比を示すグラフであ
る。
【図３】 ボロンコフ理論に基づいた、Ｖ／Ｇ比が臨界
点以上では空孔豊富インゴットが形成され、Ｖ／Ｇ比が
臨界点以下では格子間シリコン豊富インゴットが形成さ
れ、パーフェクト領域が第１臨界比（（Ｖ／Ｇ）1）以
上第２臨界比（（Ｖ／Ｇ）3）以下であることを示す図
である。
点以上では空孔豊富インゴットが形成され、Ｖ／Ｇ比が
臨界点以下では格子間シリコン豊富インゴットが形成さ
れ、パーフェクト領域が第１臨界比（（Ｖ／Ｇ）1）以
上第２臨界比（（Ｖ／Ｇ）3）以下であることを示す図
である。
【図４】 本発明に係る第１実施形態におけるＭＯＳＦ
ＥＴを示す概略的な断面図である。
ＥＴを示す概略的な断面図である。
【図５】 本発明に係る第２実施形態における半導体ウ
ェーハを示す断面図である。
ェーハを示す断面図である。
【図６】 本発明に係る第３実施形態における半導体ウ
ェーハを示す断面図である。
ェーハを示す断面図である。
【図７】 本発明に係る実施例における表面の顕微鏡写
真である。
真である。
【図８】 本発明に係る従来例における表面の顕微鏡写
真である。
真である。
１ シリコン基板 ２ 第１のＳｉＧｅ層 ３ 第２のＳｉＧｅ層 ４ 歪みＳｉ層 Ｗ 歪みＳｉウェーハ Ｗ０ 半導体ウェーハ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水嶋 一樹 埼玉県大宮市北袋町１丁目297番地 三菱 マテリアル株式会社総合研究所内 Ｆターム(参考） 5F045 AA03 AB01 AC01 AF02 AF03 BB12 CA05 CA07 CA13 DA53 5F051 AA02 CB12 GA04 5F052 DA01 DA05 DB02 GC03 JA01 JA04 JA09 KA05 5F140 AA01 AC28 BA01 BA05 BA16 BA17 BE09 BF01 BF04 BK13
Claims (12)
- 【請求項１】 シリコン基板上にＳｉＧｅ層をエピタキ
シャル成長する方法であって、 前記シリコン基板は、シリコン単結晶インゴット内での
格子間シリコン型点欠陥が支配的に存在する領域を
〔Ｉ〕とし、空孔型点欠陥が支配的に存在する領域を
〔Ｖ〕とし、格子間シリコン型点欠陥の凝集体及び空孔
型点欠陥の凝集体が存在しないパーフェクト領域を
〔Ｐ〕とするときに、前記パーフェクト領域〔Ｐ〕から
なるインゴットから切り出された点欠陥の凝集体が存在
しないシリコンウェーハであることを特徴とするＳｉＧ
ｅ層の形成方法。 - 【請求項２】 シリコン基板上にＳｉＧｅ層をエピタキ
シャル成長する方法であって、 前記シリコン基板は、熱処理により表面に無欠陥層が形
成されたシリコンウェーハであることを特徴とするＳｉ
Ｇｅ層の形成方法。 - 【請求項３】 シリコン基板上にＳｉＧｅ層をエピタキ
シャル成長する方法であって、 前記シリコン基板は、表面に１μｍ以上のシリコン単結
晶層がエピタキシャル成長された厚膜エピタキシャル基
板であることを特徴とするＳｉＧｅ層の形成方法。 - 【請求項４】 請求項１から３のいずれかに記載のＳｉ
Ｇｅ層の形成方法において、 前記ＳｉＧｅ層は、少なくとも一部にＧｅ組成比を漸次
増加させた傾斜組成層を有することを特徴とするＳｉＧ
ｅ層の形成方法。 - 【請求項５】 シリコン基板上にＳｉＧｅ層を介して歪
みＳｉ層を形成する方法であって、 前記シリコン基板上のＳｉＧｅ層は、請求項１から４の
いずれかに記載のＳｉＧｅ層の形成方法により成膜され
ていることを特徴とする歪みＳｉ層の形成方法。 - 【請求項６】 ＳｉＧｅ層上にエピタキシャル成長され
た歪みＳｉ層にチャネル領域が形成される電界効果型ト
ランジスタの製造方法であって、 請求項５に記載の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層を形成することを特徴とする電界効果型トランジ
スタの製造方法。 - 【請求項７】 シリコン基板上と、 該シリコン基板上にエピタキシャル成長されたＳｉＧｅ
層とを備える半導体ウェーハであって、 前記シリコン基板は、シリコン単結晶インゴット内での
格子間シリコン型点欠陥が支配的に存在する領域を
〔Ｉ〕とし、空孔型点欠陥が支配的に存在する領域を
〔Ｖ〕とし、格子間シリコン型点欠陥の凝集体及び空孔
型点欠陥の凝集体が存在しないパーフェクト領域を
〔Ｐ〕とするときに、前記パーフェクト領域〔Ｐ〕から
なるインゴットから切り出された点欠陥の凝集体が存在
しないシリコンウェーハであることを特徴とする半導体
ウェーハ。 - 【請求項８】 シリコン基板上と、 該シリコン基板上にエピタキシャル成長されたＳｉＧｅ
層とを備える半導体ウェーハであって、 前記シリコン基板は、熱処理により表面に無欠陥層が形
成されたシリコンウェーハであることを特徴とする半導
体ウェーハ。 - 【請求項９】 シリコン基板上と、 該シリコン基板上にエピタキシャル成長されたＳｉＧｅ
層とを備える半導体ウェーハであって、 前記シリコン基板は、表面に１μｍ以上のシリコン単結
晶層がエピタキシャル成長された厚膜エピタキシャル基
板であることを特徴とする半導体ウェーハ。 - 【請求項１０】 請求項７から９のいずれかに記載の半
導体ウェーハにおいて、 前記ＳｉＧｅ層は、少なくとも一部にＧｅ組成比を漸次
増加させた傾斜組成層を有することを特徴とする半導体
ウェーハ。 - 【請求項１１】 シリコン基板上にＳｉＧｅ層を介して
歪みＳｉ層が形成された歪みＳｉウェーハであって、 前記ＳｉＧｅ層を有する前記シリコン基板は、請求項７
から１０のいずれかに記載の半導体ウェーハであること
を特徴とする歪みＳｉウェーハ。 - 【請求項１２】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項１１に記載の歪みＳｉウェーハの前記歪みＳｉ層
に前記チャネル領域が形成されることを特徴とする電界
効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130103A JP2002329664A (ja) | 2001-04-26 | 2001-04-26 | ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハと電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130103A JP2002329664A (ja) | 2001-04-26 | 2001-04-26 | ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハと電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329664A true JP2002329664A (ja) | 2002-11-15 |
Family
ID=18978538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001130103A Pending JP2002329664A (ja) | 2001-04-26 | 2001-04-26 | ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハと電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002329664A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897129B2 (en) | 2002-05-31 | 2005-05-24 | Renesas Technology Corp. | Fabrication method of semiconductor device and semiconductor device |
| JP2006518544A (ja) * | 2003-01-07 | 2006-08-10 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 薄層を除去した後の多層構造を備えるウェハのリサイクル |
| KR100744805B1 (ko) * | 2005-12-19 | 2007-08-01 | 매그나칩 반도체 유한회사 | 반도체 웨이퍼 및 그 제조방법 |
| CN112951932A (zh) * | 2019-11-26 | 2021-06-11 | 信越半导体株式会社 | 固体摄像组件用的硅单晶基板及硅磊晶晶圆、以及固体摄像组件 |
-
2001
- 2001-04-26 JP JP2001130103A patent/JP2002329664A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897129B2 (en) | 2002-05-31 | 2005-05-24 | Renesas Technology Corp. | Fabrication method of semiconductor device and semiconductor device |
| US8878244B2 (en) | 2002-05-31 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device having strained silicon film |
| JP2006518544A (ja) * | 2003-01-07 | 2006-08-10 | エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ | 薄層を除去した後の多層構造を備えるウェハのリサイクル |
| KR100744805B1 (ko) * | 2005-12-19 | 2007-08-01 | 매그나칩 반도체 유한회사 | 반도체 웨이퍼 및 그 제조방법 |
| CN112951932A (zh) * | 2019-11-26 | 2021-06-11 | 信越半导体株式会社 | 固体摄像组件用的硅单晶基板及硅磊晶晶圆、以及固体摄像组件 |
| CN112951932B (zh) * | 2019-11-26 | 2024-05-14 | 信越半导体株式会社 | 固体摄像组件用的硅单晶基板及硅磊晶晶圆、以及固体摄像组件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6525338B2 (en) | Semiconductor substrate, field effect transistor, method of forming SiGe layer and method of forming strained Si layer using same, and method of manufacturing field effect transistor | |
| JP2694120B2 (ja) | 疑似基板構造体 | |
| EP1192646A1 (en) | Cyclic thermal anneal for dislocation reduction | |
| US8043929B2 (en) | Semiconductor substrate and method for production thereof | |
| JPH10308513A (ja) | ひずみ層を有するヘテロ接合半導体デバイスを形成する方法 | |
| WO2006025409A1 (ja) | シリコンエピタキシャルウェーハ及びその製造方法 | |
| KR100571333B1 (ko) | 반도체 기판의 제조 방법 및 전계 효과형 트랜지스터의제조 방법 및 반도체 기판 및 전계 효과형 트랜지스터 | |
| JP4207548B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ | |
| JP3967695B2 (ja) | 歪み緩和ＳｉＧｅ基板の製造方法 | |
| JP2003197544A (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP2002329664A (ja) | ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みＳｉウェーハと電界効果型トランジスタ | |
| JP4345244B2 (ja) | ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| JP4296727B2 (ja) | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| KR100712716B1 (ko) | 스트레인드 실리콘 웨이퍼 및 그 제조 방법 | |
| JP4325139B2 (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 | |
| JP2004349522A (ja) | 半導体基板の製造方法 | |
| JP4345249B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP3714230B2 (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP2001039797A (ja) | エピタキシャル層積層用シリコンウェーハ及びエピタキシャルウェーハ | |
| JP2003109901A (ja) | 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ | |
| JP2002359188A (ja) | 歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法、及び半導体基板と電界効果型トランジスタ | |
| JP4092874B2 (ja) | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ | |
| JP2003133548A (ja) | 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 | |
| JP2002359201A (ja) | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 | |
| JP2004349374A (ja) | 歪みシリコン基板ウエハの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Effective date: 20050228 Free format text: JAPANESE INTERMEDIATE CODE: A625 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20080909 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081110 |
|
| A02 | Decision of refusal |
Effective date: 20081216 Free format text: JAPANESE INTERMEDIATE CODE: A02 |