JP2006518544A - 薄層を除去した後の多層構造を備えるウェハのリサイクル - Google Patents

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Abstract

半導体材料から選ばれた材料を含む有用層を除去した後にドナーウェハ(10)をリサイクル方法であって、ドナーウェハ(10)は基板(1)と多層構造(I)とを順次に備え、除去前の多層構造(I)は除去すべき有用層を備え、そのプロセスは除去が行われた側での物質除去を含み、物質除去の後に多層構造(I’)の少なくとも部分が残り、このバッファ構造(I’)の少なくとも部分は除去することができる別の有用層を1つ以上含み、有用層を再形成する補足的段階をともなわないことを特徴とする。本書はまた:本発明による少なくとも1つのリサイクル可能ドナーウェハ(10)から薄層を除去する方法、本発明によるリサイクル可能ドナーウェハ(10)に関する。

Description

本発明は、半導体材料製の層を除去した後のドナーウェハのリサイクルに関し、そのリサイクルは、除去を行った側のドナーウェハの部分からの物質除去を含む。
発明の背景
この種のドナーウェハは、除去の前に、基板と、当該基板上の除去すべきエピタキシ成長層とを備える。
除去した後、取り外された層は1つの構造に一体化され、そこから通常は電子工学、光学、及び光電子工学分野のコンポーネントが作られる。
したがって取り外される層には、1つまたは複数の基準よって定まる高い品質水準が要求される。
取り外される層の品質は、成長支持体に、すなわち当該層が成長するところの基板の品質に、大きく左右される。
この種の良質基板の形成は複雑で特別な配慮を要することが多く、技術的な困難と高い費用を伴う。
この点は、合金等の複合半導体材料で作られた層の除去を考える場合に特に当てはまり、その手前のエピタキシ基板もまた、製造に困難と高い費用を伴う構造を備える。
よって、製造時のこの種の困難は取分け、バッファ層を備える基板に伴い発生する。
「バッファ層」は通常、支持基板等の第1の結晶構造と第2の結晶構造との間の遷移層を意味し、その第1の働きは、構造的、化学量論的性質や表面における原子再結合等、材料の性質を修正することである。
バッファ層の特別な場合においては、このバッファ層によって、格子定数が支持基板の格子定数と大きく異なる第2の結晶構造を得ることが可能となる。
第1のバッファ層製造技法では、連続した層を成長させることで厚みの中で組成が段階的に変化する構造を形成し、その際、バッファ層の構成要素の段階的変化は、その格子定数の段階的変化に直接関係する。
所定の構造を作るため、バッファ層の上に作られる層、または重ね合わされた複数の層は、ドナーウェハから除去することができ、受け入れ基板に移す。
バッファ層上に形成された薄層を移送する主な用途の1つは、弾性歪みシリコン層の形成に関連し、特にシリコンを張力で歪ませる場合には、材料の電子移動度等、その性質のいくつかが著しく向上する。
他の材料、例えばSiGe等もまた同様に除去することができる。
特に当業者にとって公知のスマートカット(R)を用いた、受け入れ基板上でのかかる層の移動は、SeOI(シリコン・オン・インシュレータ)構造等の構造を作るのに利用できる。
例えば、弾性緩和SiGeの層を除去した後に得られる、取り外された層を含む構造はその後、シリコン成長のための支持体として利用でき、これには緩和SiGeの層によって張力がかかる。
Si/SGOI構造の製造プロセスを紹介するL.J.HuangらによるIBMの論文「高性能電界トランジスタに対するウェハの結合及び層の移送により作製した絶縁体上のSiGe」(応用物理学誌、2001年2月26日、78巻9号)(“SiGe-On-Insulator prepared by wafer bonding and layer transfer for high performance field-effect transistors”, Applied Physics Letters,26/02/2001,vol.78, No.9)には、そのようなプロセスの説明例が記載されている。
III−V族の半導体の場合は特に、バッファ層上での別の成長の適用が可能である。
よってトランジスタは現在、GaAsまたはInPに基づく技術を用いて作られている。
InPには、電子的性能の点で、GaAsを凌ぐ大きな利点がある。
主に製造コストと実現可能性の理由から、取り外されたInPの層を受け入れ基板の上に移す技法が選ばれ、そのInP層はGaAs支持基板上のバッファ層の上で成長させることにより得る。
そして、「エッチバック」プロセス等、一部の除去プロセスにより、除去の時に支持基板の残存部分とバッファ層の破壊が生じる。
他の除去プロセスにおいては支持基板をリサイクルするが、バッファ層は失われる。
バッファ層を製造する技法は複雑である。
しかも、結晶学的欠陥の密度を最小限に抑えるため、バッファ層は一般に厚く、典型的には1から数ミクロンである。
したがって、そのようなバッファ層の製造には、長く、困難で、費用のかかる手順が必要である。
第2のバッファ層製造技法は、取分けWO00/15,885で公表されており、その主たる目的は、Geバッファ層によって歪みGe層を弾性的に緩和することである。
この技法は特定のエピタキシ条件に基づくものであり、特に温度、時間、及び化学組成のパラメータの組み合わせがからむ。
その第1の技法に比べた場合の主要な利点は、製造がより簡素で、より速やかで、より廉価だということである。
最終的に得られるバッファ層も、第1の技法によって製造したバッファ層より薄い。
第3のバッファ層製造技法は取分け、B.Hollanderらによる論文、「仮想基板に対する水素又はヘリウムイオン注入後の疑似Si1−xGe/Si(100)ヘテロ構造の歪緩和」(物理研究B175-177(2001)356-367頁の原子力機器・方法)[“Strain relaxation of pseudomorphic Si1-xGex/Si(100) heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication”(Nuclear and Instruments and Methods in Physics Research B 175-177(2001)357-367)]に記載されている。
この技法では、除去すべき層の中にある弾性歪みを、周到な窒素またはヘリウム注入によって緩和する。
よってこのようなことから、この第3の技法は、最初の2つの技法の1つに従って作られたバッファ層に似た結果に至ることができるが、これに伴うアプリケーションの要件の厳しさ大幅に緩和される。
特に、このプロセスは圧縮の中で歪むSiGe層の緩和を行うものであり、この層はSi基板の上で形成する。
使用される技法は、Si基板において歪み層の表面を通じて所定の深さにて水素またはヘリウムイオンを注入することを含み、注入区域より上のSiの厚みの中で妨害を起こしながら(その際この厚みがバッファ層を形成する)、さらに熱処理の下である程度のSiGe層緩和を引き起こす。
この技法は、第1のバッファ層製造技法より短時間で、実施が容易で、廉価であるように思われる。
そのような技法を実施することの1つの利点は、この緩和または擬似緩和層を後ほど、特に電子工学用や光電子工学用のコンポーネントを作るための構造に一体化できることである。
ただし、第1のバッファ層製造技法と同様に、後者の2つの技法の1つにより作製したバッファ層は、除去が完了した後にドナーウェハをリサイクルする公知の技法により除去される。
ただし、その実施は、なおも技術的に困難である。
本発明の第1の態様による目的は、半導体材料の中から選ばれた材料を含む有用層を除去した後にドナーウェハ(10)をリサイクルするプロセスを提起することによって、前記の状況を改善することであり、ドナーウェハ(10)は基板(1)と多層構造(I)とを順次に備え、除去前の多層構造(I)は取り外される有用層を備え、そのプロセスは除去が行われた側のドナーウェハ(10)の部分を含む物質の除去を含み、その物質除去は、リサイクルの後に除去することができる別の有用層を1つ以上備える除去構造(I’)の部分が保存されるように行われ、有用層を再形成する補足的段階を伴わない。
第2の態様によると、本発明は、除去によって有用層を提供するドナーウェハであって、且つ前記リサイクル方法を用いて除去後にリサイクルできるドナーウェハを作るプロセスを提案するものであり、そのプロセスは基板上での多層構造の形成を含む。
第3の態様によると、本発明は、受け入れ基板の上に移されることとなる有用層をドナーウェハ上から除去する方法を提案するものであり:
(a) 除去すべき有用層の側でドナーウェハを受け入れ基板に結合すること;
(b) ドナーウェハの多層構造に含まれる有用層を分離すること;
(c) 前記リサイクル方法に従ってドナーウェハをリサイクルすること、とを含む。
第4の態様によると、本発明は、ドナーウェハから有用層を周期的に除去する方法を提案するものであり、そこには一連の有用層除去段階が含まれ、それらの段階の各々は前記除去プロセスに一致する。
第5の態様によると、本発明は、受け入れ基板と有用層とを備える構造を作るため、前記周期的除去プロセスまたは前記除去プロセスの適用を提案するものであり、有用層は以下の材料:すなわちSiGe、Si、(Al,Ga,In)−(N,P,As)の可能な組み合わせの中から選ばれた組成を有するIII−V族に属する合金の内少なくとも1つを含む。
第6の態様によると、本発明は、除去により有用層を提供するドナーウェハであって、且つ前記リサイクル方法によりリサイクルされる、またはリサイクルできる、ドナーウェハを提案するものであり、そのドナーウェハは基板と、有用層を提供した多層構造とを順次に備え、さらに除去することができる別の有用層を1つ以上備えるに当って十分な厚みを持つ。
本発明の他の態様、目的、及び利点は、非制限的な例として以下に提示する、本発明の好適なプロセスの使用についての以下の詳しい記述を、添付の図面を参照しつつ読むことでさらに明白となろう。
本発明の主たる目的は、少なくとも1つの有用層(つまりドナーウェハの取り外された部分)を除去した後に、それを半導体構造に一体化するため、多層構造を備えるウェハをリサイクルすることであり、エピタキシによる結晶成長段階等、有用層を再形成する段階を実施せずとも、リサイクルの後に引き続いて行われる除去で多層構造の残存部分から再び有用層を供給できるようリサイクルを行う。
したがってリサイクルには特に、リサイクルの後でもなおこの有用層を除去可能とするため、有用層が含まれる多層構造の部分を劣化させない適合処理を盛り込まなければならない。
ある特定の構成においては、一連の相次ぐ数回の除去操作が可能となるよう、除去することができる数個の有用層を、リサイクルする多層構造に含めてもよく、一連の相次ぐ数回の除去操作の合間には本発明によるリサイクル方法を有利に適用できる。
図1a、1b、2、2a、2b、3及び4を参照すると、ドナーウェハ10は基板1と多層構造Iとから成る。
基板1の第1の構成において、この基板は、第1の格子定数を有する単一の結晶材料から成る。
基板1の第2の構成において、基板は、支持基板と、多層構造Iに面するバッファ構造とから成る「擬似基板」である。
「バッファ構造」は、バッファ層のように作用する任意の構造を意味する。
有利なことに、表面における構造は、適度に緩和された結晶学的構造であるか、または相当数の構造的欠陥を有さないか、あるいはその両方である。
有利なことに、バッファ層は、以下の2つの機能の内少なくとも一方を果たす:
− 上位層における欠陥密度の低減;
− 異なる格子定数を備える2つの結晶学的構造間での格子定数の適合。
第2の機能を果たすため、バッファ層の面の内一方の周辺部付近のエリアは、支持基板の格子定数とほぼ同じ第1の格子定数を備え、バッファ層の別の面の周辺部付近のエリアは、バッファ構造の真上を覆う多層構造の層の格子定数とほぼ同じ第2の格子定数を備える)。
バッファ構造の第1の構成においては、バッファ構造が単一のバッファ層から成る。
支持基板上に置かれたバッファ層は、支持基板の格子定数とは大きく異なる格子定数をその表面に備え、かくして、支持基板の格子定数とは異なる格子定数を備える層を同じドナーウェハ10の中に有する。
さらに一部の用途において、バッファ層は、被覆層における高欠陥密度を防ぐか、被覆層の著しい歪みを防ぐか、またはその両方を防ぐことがある。
一部の用途において、バッファ層は、被覆層の良好な表面状態をもたらすこともある。
第1のバッファ構造製造技法によると、2つの格子定数の間で遷移を形成するため、かなりの厚みにわたって全体的に徐々に変化する格子定数を備えるようバッファ層を形成する。
この種の層は、一般に変性層と呼ばれる。
この格子定数に対する変更は、バッファ層の厚みの中で連続的に施してもよい。
それは複数の「ステージ」で果たしてもよく、各々のステージは、下位ステージの格子定数とは異なるほぼ一定の格子定数を備える薄層であって、かくして格子定数をステージごとに離散的に変更する。
可変内容組成の変化、内容の変化の徴候の逆転、あるいは組成における不連続ステップ等、それはさらに複雑な形をとってもよい。
バッファ層における格子定数の変化は、バッファ層において、支持基板には含まれていない1つ以上の原子の濃度を、基板から始めて徐々に増すことにより有利に得る。
よって例えば、一元材料の支持基板の上に作られるバッファ層は、二元、三元、四元またはより高度の材料で作ってもよい。
バッファ層は、CVD(化学蒸着)技法やMBE(分子線エピタキシ)技法等、公知の技法を用いて、支持基板上での成長によって、例えばエピタキシによって、有利に作る。
例えば異なる原子間で合金から成るバッファ層を得るため、一般に、バッファ層は他の任意の公知の方法で作ることができる。
バッファ層を製造する前には、バッファ層の下に位置する支持基板の表面で、例えばCMP研磨による、簡単な仕上げ段階を遂行してもよい。
別の構成においては、第1の技法に従って作られたバッファ層が、バッファ層(第1の構成における第1のバッファ層とほぼ同じ)と追加の層とから成るバッファ構造に含まれる。
追加層は、支持基板とバッファ層の間にあってもよく、またはバッファ層の上にあってもよい。
第1の特別な場合において、欠陥を閉じ込めるためのバッファ層等、第2のバッファ層をこの追加層で形成し、かくしてバッファ構造上に作られる多層構造Iの結晶品質を改善してもよい。
この追加層は半導体材料で、好ましくは一定の材料組成によって作る。
したがって、そのような追加層の製造のため選ばれる組成と厚みは、この性質を得る上で取分け重要な基準となる。
よって例えば、エピタキシ成長層における構造的欠陥は、通常ならばこの層の厚みの中で徐々に減少する。
第2の特別な場合においては、追加層がバッファ層の上に位置し、一定の緩和材料組成を備える。
よってそれは、第2の格子定数を固定できる。
追加層には、これら2つの特別な場合の中から選ばれる機能等、いくつかの機能を持たせてもよい。
ある1つの有利な構成において、追加層はバッファ層の上に位置し、支持基板の格子定数とは大きく異なる格子定数を備える。
この有利な構成のある1つの特別な場合において、追加層はバッファ層によって緩和される材料である。
追加層は、バッファ層上での成長によって、例えばCVDやMBEによるエピタキシによって、有利に製造する。
第1の実施形態において、追加層の成長は、下位バッファ層の形成に続いて原位置で行い、この場合は下位バッファ層もまた層成長によって有利に形成する。
第2の実施形態においては、例えばCMP研磨、熱処理外、任意の平滑化技法による下位バッファ層の表面仕上げのための短い段階の後に、追加層を成長させる。
第2のバッファ構造製造技法は、支持基板上で表面層を堆積する技法に基づくもので、この表面層は、支持基板の表面の隣接する材料の格子定数とは大きく異なる公称格子定数を備える。
この表面層堆積物は、堆積される層で転位等の塑性欠陥がほぼ皆無となるよう作る。
この表面層は:
− 転位等の塑性欠陥を閉じ込める、支持基板に接する第1の部分;及び
− 第1の部分によって緩和または擬似緩和され、塑性欠陥が僅かか皆無の第2の部分が、最終的に備わるように作る。
堆積される表面層の第1の部分は:
− 塑性欠陥を閉じ込め、かくして表面層の第2の部分を保護し;及び
− 表面層の格子定数を基板の格子定数に適合することにより、バッファ層として機能する。
「閉じ込め」とは、ほとんどの塑性欠陥が第1の部分にあることを意味する。表面層の第2の部分が絶対的に欠陥を免れるわけではないが、その欠陥の度合はマイクロエレクトロニクスへの応用にも適合する。
そのようなバッファ層を作るのに用いる堆積技法は、時間とともに変化する堆積物の化学組成と温度とを有利に備える。
よって、第1の技法により作製したバッファ層と異なり、その厚みを通じてほぼ一定の化学組成を備えるバッファ層を作ることができる。
ただし、バッファ層と表面層の第2の部分との間には一個または数個の層を挿入してもよい。
さらに、バッファ層の厚みは、第1の技法により作製したバッファ層の最小厚みを下回ってもよい。
WO00/15885は、単結晶Si支持基板上にSiGeまたはGeの堆積物を作る、この技法によるかかるバッファ層の実施形態について情報を提供する。
例えば、以下の段階に従い、単結晶Si支持基板の上に単結晶Geの堆積物を作る方式で、この種の堆積プロセスを達成してもよい:
− 400℃から500℃、好ましくは430℃から460℃の第1の所定の安定化温度にて単結晶シリコン支持基板の温度を安定化する;
− 支持基板上で所要最終厚みに満たない所定厚みを持つGeのベース層を得るまで、前記第1の所定温度にてGeの化学蒸着(CVD)を行う;
− 第1の所定温度から750℃から850℃、好ましくは800℃から850℃の第2の所定温度にかけて、Geの化学蒸着の温度を上昇させる;及び
− 単結晶Geの表面層の最終所要厚みが得られるまで、前記第2の所定温度にてGeの化学蒸着を続ける。
バッファ層は、支持基板に面し、結晶学的欠陥比が限界値を上回る厚みにわたって延在する、堆積層の部分である。
特に、このバッファ層の厚みは、第1の技法により作製したバッファ層の厚みに満たない、0.5乃至1ミクロン程度でもよい。
層の他の部分は、少なくとも多層構造Iの部分である。
この種の堆積プロセスは、例えば文書WO00/15885に記載されているように、様々な形で達成してもよい。
その結果、ドナーウェハ10の基板1が出来上がり、基板1は前記支持基板と前記バッファ層とを備える。
第3のバッファ構造製造技法は、基板1と基板1上に堆積した層とを備える構造で用いる。
この層を形成するために選ばれる材料は、基板1の表面の格子定数とは大きく異なる公称格子定数を備える材料であり、かくして当該材料は基板1による圧縮または引張で弾性的に歪むこととなる。
歪み層の全体的構造は歪み材料で作るが、緩和または擬似緩和材料の1つまたは複数の厚みを含んでもよく、その累積する厚みは歪み層の厚みを大きく下回り、かくして歪み層は全域的にひずんだ状態を保つ。
いずれの場合でも、エピタキシ等の結晶成長により、そして例えばCVD技法やMBE技法等、公知の技法を用いて、基板1上で歪み層を有利に形成する。
例えば単離した欠陥や転位のように延在する欠陥等、極端に多くの結晶学的欠陥を伴わずにそのような歪み層を得るには、基板1と歪み層(その基板1との界面付近)を形成する結晶材料として、それぞれの第1及び第2の公称格子定数間の差が十分に小さくなるものを選ぶと有利である。
例えば、この格子定数の差は典型的には約0.5%から約1.5%であるが、これより大きくなることもあるであろう。
例えばIV−IV材料で、Geの公称格子定数はSiの格子定数を約4.2%上回り、よってGeを30%含むSiGeは、Siの格子定数を約1.15%上回る公称格子定数を備える。
さらに、歪み層の厚みがほぼ一定であれば、ほぼ一定の固有の性質を獲得できるか、先々の受け入れ基板との結合を助長するか(図1bまたは2bに示す)、あるいはその両方であるが故に、好ましい。
歪み層の緩和を防ぐため、または塑性タイプの内部応力の出現を防ぐため、歪み層の厚みはまた、常に臨界弾性歪み厚みを下回らなければならない。
この臨界弾性歪み厚みは主に、歪み層形成のために選ばれる材料と、基板1との格子定数の前記差とに依存する。
当業者なら、基板1に用いる材料の上で形成する歪み層に用いる材料の臨界弾性歪み厚みの値を、最新技術における公知の情報を基に決定するであろう。
したがって、形成された歪み層は、その成長基板1の格子定数と概ね同じ格子定数を備え、そして内部の弾性圧縮か引張歪みを被る。
構造が形成された後、第3のバッファ構造製造技法は、基板1において所与の深さにて妨害区域を形成する第1の段階を含む。
妨害区域とは、周囲の部分で構造的妨害を引き起こすことができる内部応力が存在する区域と定義する。
この妨害区域は、基板1の表面に対し平行に、基板1の表面の大部分にわたり有利に形成する。
そのような脆化区域を形成する1つの方法では、所定の注入エネルギーと所定の原子種比率によって、基板1において所与の所定の深さにて原子種を注入する。
注入に関する或る特定の実施形態において、注入される原子種は水素及びヘリウムの少なくとも一方を含む。
注入によって形成されたこの種の妨害区域は、当該妨害区域に近接する結晶ネットワーク上で注入された原子種の作用で内部歪みを、あるいは場合により結晶学的欠陥を、成す。
これらの内部歪みはその際、被覆区域で結晶学的妨害を引き起こすことができる。
この第3の技法によると、バッファ層を作る一方で:
− 妨害区域の上を覆う領域で妨害の出現を助長するため;
− この上を覆う領域でこれらの妨害の強さを増すため;
− 妨害の出現に次いで、少なくとも歪み層において弾性緩和を引き起こすため、然るべきパラメータに適合するエネルギー投入によって第2の段階を遂行する。
したがって、そのようなエネルギー投入の主たる目的は、緩和歪み層を形成すべく、歪み層において弾性歪みの少なくとも相対的な緩和を引き起こすことである。
基板1の中、妨害区域と歪み層との間の中間領域は:
− 転位タイプの欠陥を閉じ込める;
− 基板1の格子定数を歪み層の公称格子定数に適合させる。
したがって、この場合のこの中間層はバッファ層と見なすことができる。
前記十分なエネルギー投入を発生させこれらの構造的変化を引き起こすため、熱処理を、そのための適切なパラメータを定義した上で、有利に使用する。
この熱処理は、相当数の注入原子種が脱気される臨界温度を大きく下回る温度で有利に遂行する。
よって、妨害区域内におけるこれらの内部歪みから局所的な結晶学的妨害が生じる。
これらの妨害は、特に歪み層における弾性エネルギーの最小化のため、主にバッファ層で現れ、そして熱処理の影響下で大きさを増す。
これらの妨害は、十分に大きくなった時に、少なくとも相対的には、歪み層における弾性応力を緩和することにより歪み層に作用し、これらの緩和歪みは主に、基板1の材料と歪み層の材料における公称メッシュの格子定数の不整合に起因する。
ただし、歪み層の緩和に伴い、転位等を通じて、歪み層の厚みにおいて非弾性タイプの結晶欠陥が出現することもある。
そこで、これらの欠陥の数を減らすため、熱処理等の適当な処理を施すことができる。
例えば、適合処理を用いて転位の密度を2つの制限値の間にまで増加することができ、2つの制限値は、少なくとも転位の一部が互いに相殺する転位密度の間隔を定めるものである。
いずれの場合でも、最終的には緩和または擬似緩和層が得られ、その公称格子定数は成長基板1の公称格子定数と大きく異なり、さらに緩和または擬似緩和層は、緩和歪み層における超小型電子コンポーネントの形成にとって不利な転位の含量が低い。
この緩和または擬似緩和層は、少なくとも多層構造Iの部分を形成してもよい。
詳細については、B.Hollanderらを、特に論文、「仮想基板に対する水素又はヘリウムイオン注入後の疑似Si1−xGe/Si(100)ヘテロ構造の歪緩和」(物理研究B175-177(2001)356-367頁の原子力機器・方法)[“Strain relaxation of pseudomorphic Si1-xGex/Si(100) heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication”(Nuclear and Instruments and Methods in Physics Research B 175-177(2001)357-367)]を参照されたい。
こうしてこの第3のバッファ層製造技法を用いて作製したバッファ層は、この第3のバッファ層製造技法の使用の前に定義された基板1に含まれる。
第4のバッファ構造製造技法は、製造すべきバッファ構造のための支持基板と、支持基板上でのバッファ構造の構成要素の堆積とに基づき、支持基板の表面は起伏している。
支持基板の表面は平坦でないため、バッファ構造の構成要素の堆積は、成長選択性効果と局所的合体によって異方的に行われ、その結果、所定の性質を備えるバッファ構造を構築する。
この第4のバッファ構造製造方法では、所定の技法を、結晶学的欠陥閉じ込め性質に一致する性質をバッファ層で得るべく設定されたパラメータとともに使用し、かくしてバッファ構造上で作られる除去構造Iは固有の品質の構造を有する。
支持基板の形態の選択は、そのような結果を得る上での必須要因の1つである。
好ましくは、ウェハの表面全体にわたって均一に作用するため、支持基板の表面全体にわたって周期的に繰り返されるパターンを含む形態が選択されるであろう。
例えば、互いに一定の距離を置く帯を備える支持基板があるであろう。
この種の帯状形状の場合、そして何らかの堆積条件の下では、エピタキシ成長層の転位を帯の近くに、特に帯のコーナー近くに、首尾よく集中させることが可能である。
そして、転位の殆どが閉じ込められる層の厚みがバッファ層を形成する。
支持基板の表面全体にわたり周期的に間隔を置くこの帯状の支持基板の表面形態の場合、絶縁材料からなる帯を基板上で有利に形成し、かくして後ほど堆積される材料に対しマスクを形成する。
しかも、固体基板と起伏構造との間には、バッファ構造の成長のための基板として機能する結晶材料から成る中間層を挿入でき、その際、起伏絶縁構造は、その下に位置する成長基板上でのバッファ構造の成長の再開を妨げないよう十分に薄くする。
この技法はELOG(エピタキシラテラリーオーバーグロウン)とも呼ばれ、主にMOCVD(有機金属化学気相成長法)エピタキシによる窒化物膜の堆積物に応用される。
例えば、特にSiO帯の構造上でのGaN成長を記述する会報「材料研究コミュニティ(1998年5月23巻5号)」(“Materials Research Community”,May 1998, volume 23, No.5)に掲載されたシュウジ・ナカムラによる記事、表題「1万時間を越える寿命を有するInGaN/GaN/AlGaNベースのレーザダイオード(“InGaN/GaN/AlGaN-Based Laser Diodes with an Estimated Lifetime of Longer than 10000 hours”)」を基礎として利用できる。
本書で後ほど提示する例9では、ELOGによるこの第4のバッファ構造製造技法を用いて作るGaN構造について述べる。
基板1(バッファ構造を備える、または備えない)における構造的構成に関わらず、多層構造Iとの界面では結晶材料から基板1を形成し、これに伴う結晶学的欠陥は僅かか皆無である。
多層構造Iを形成する種々の層の少なくともいくつかは、基板1上での成長により、例えばCVDまたはMBEによるエピタキシにより、有利に作る。
第1の実施形態において、これらの層の少なくともいくつかは、各層の下に位置する層の形成に続いて原位置で行い、下位層もまたこの場合は層成長によって有利に形成する。
第2の実施形態において、これらの層の少なくともいくつかは、例えばCMP研磨、熱処理、他任意の平滑化技法による簡単な表面仕上げを各層の下に位置する層に施す段階の後に成長させる。
最後に、結晶材料層を備える多層構造Iを得る。
リサイクル前の多層構造Iは、少なくとも2つの有用層に等しいかあるいはこれを上回る厚みを備える。
ただし、有用層が取り外される時に通例生じる欠陥を是正するのにリサイクルの時に施す処理の中で除去される材料の厚みを補償するため、多層構造Iは有利に2つの有用層より厚い。
図1cまたは図2cを参照し、除去後の層3に見られるように、除去後のドナーウェハ10の表面では、粗さ、厚みのばらつき、構造的欠陥及びその他のタイプの欠陥の少なくとも1つがしばしば見られる。
例えば、除去の後には、残されたドナーウェハ10の除去表面で突出する部分及び粗い部分の少なくとも一方が現れることがある。
多層構造Iの表面に現れたこれらの起伏表面部分は主に、除去の方式と除去中に用いる技法に左右される。
− よって例えば、業界で頻繁に用いられる除去の一方式では、ドナーウェハ10の表面全体にわたるのではなく、ドナーウェハ10の一部(通常はほぼ中央部分)にわたって有用層を除去し、ドナーウェハ10の表面にわたって突出部分を残す。これらの突出部分は一般に単体であり、ドナーウェハ10の表面の周辺部付近に位置し、当業界においてはすべての突出部分を「テイキングオフリング」と呼ぶ。
− よって例えば、前述のスマートカット技法や、例えば本書で後ほど詳述する技法等、公知の除去技法は、表面の粗さを生じる場合があるであろう。
したがって、除去前の多層構造Iの厚みは、少なくとも取り外される2つの有用層とし、さらにリサイクル操作中に除去される材料の最小量に一致する厚みマージンより大きいかこれに等しい厚みとしなければならない。
よってこの厚みマージンは通常、(後ほど説明する)スマートカットタイプの除去の後のリサイクルの場合で1ミクロン程度である。
ただしこの厚みマージンは、選択的化学エッチング等の高性能リサイクル技法を用いることにより減らすことができる。
本発明によるリサイクルの時に適用される1つの主要なタイプの処理は、リサイクル後に除去することができる別の有用層を1つ以上備える、多層構造Iの部分のみを保つよう適合された材料除去プロセスである。
この物質除去は、あるいはこれらの物質除去は、ドナーウェハ10上で、すなわち除去の後に残る多層構造Iの空き表面にて、施す。
ある1つの特定のリサイクル方法においては、有用層が取り外されたところの多層構造Iの部分を除去するために表面処理を施す。
特に、この表面材料除去は、転位タイプの結晶学的妨害や単離した欠陥等、除去の時に出現した表面欠陥を含む表面厚みを除去する。
よって、下記のような数通りの表面処理を個別に、または組み合わせて、施すことができる:
− プラズマにより、または原子化により、槽内で有利に適用されるドライまたはウエット化学エッチング;エッチングは、化学式、電気化学式、または光電気化学式のみでもよく、あるいは機械的・化学的研磨中に適用されるエッチング等、他の任意の同等のエッチングでもよい;
− 例えば水素アニール処理;
− 例えばアニール処理を伴うHCI下での化学エッチング;
− 当業者にとって公知の酸化技法を用いて多層構造Iの表面で遂行される表面酸化段階、その後に続く、化学的プロセス(フッ化水素酸槽による侵食等)を有利に用いて脱酸素により酸化層を除去する段階、これに有利に先立つアニール処理段階。この種の犠牲酸化プロセスは本書で後述する。
表面処理は、除去後に残る多層構造Iの表面状態を著しく向上させることもあり、そしてさらに、最後の4つの表面処理の場合は特に、その厚みの均一性を向上させることもあり、さらにこれは、有用層を除去する時に結合を施す場合に取分け有益である。
使用すべく選ばれる表面処理が何であれ、表面処理は、それが施される前の表面状態に比べて多層構造Iの表面品質を改善することができる。
第1の場合では、多層構造Iの構造的・幾何学的品質の改善が十分に良好であるため、追加の物質除去処理がなくとも有用層を除去することができる。
この第1の場合において、そして除去前の多層構造Iの第1の構成において、多層構造は、ほぼ同じ性質を備える同じ材料の数個の層から成る。
この第1の場合において、そして除去前の多層構造Iの第2の構成において、この多層構造は、例えば図1a、2a、3または4に示すとおり、それぞれの界面にて互いに大きく異なる材料性質を備える数個の層を備える。
除去後の多層構造Iの構成に関わらず、表面から所与の厚みにわたって材料が除去され、最終的には、後の除去操作で除去することができる一個または数個の有用層を含む一個または数個の層が残るであろう。
第2の場合において、表面処理の使用後に得られる多層構造Iの構造的・幾何学的品質の改善は、その後別段の物質除去処理を省いて有用層を除去するに十分でない。
そこで、これらの表面処理の後に施す追加の処理では、ある1つの層を隣接する層に対して選択的に除去することを有利に行い、二層間の選択性は本質的に、これら二層を構成する2つの物質の性質における著しい違いに基づく。
選択的物質除去は、例えば多層構造Iの部分におけるより大規模な物質除去等、例えば粉砕、研磨、研削、及びボンバードの少なくとも1つによる機械的除去等、表面処理の後に得られるものとは異なる別の物質除去を採用してもよい。
ただし、表面処理やより大規模な物質除去等の先行処理を必ずしも施さずとも、選択的物質除去のための処理を施してもよい。
そのような選択的物質除去を施すため、多層構造Iは、除去前に、被覆層において材料の除去を停止する層を備え、換言すると、それぞれの界面近くで2つの層を成す2つの材料の選択に当っては、材料を選択的に除去する手段が得られるようなものを選択する、換言すると、除去すべき層を侵食するための容量が停止層を侵食するための容量を大きく上回るようにする。
そして、停止層より上の多層構造Iの部分に、換言すると、基板1とは反対側の停止層の側で、除去を施す。
保護層3については、数通りの選択的物質除去技法を使用してもよい。
選択的物質除去のための第1の技法では、選択的に除去すべき層に摩擦推力をかけることで、除去すべき材料の少なくとも部分を引き離す。
例えば、これらの摩擦推力は研磨プレートによってかけてよく、場合により研削作用及び化学的作用の少なくとも一方をこれに組み合わせる。
停止層を形成する材料は半導体から選び、この材料は、除去すべき被覆層の材料を侵食する容量よりかなり低い容量で停止層を形成する材料を機械的に侵食する機械的材料侵食手段が得られるような材料とし、よって少なくとも1つの選択的機械的侵食の使用に相応しい材料とする。
こうして停止層の材料は、使用する機械的侵食に対し、それの上を覆う層より遥かに大きい抵抗力を有する。
したがって例えば、保護層3を適切に硬化し、被覆エリアを除去するために選ばれる機械的侵食に対し、被覆層より大きな抵抗力をこれに与えることが可能であろう。
よって、例えば、典型的には5%から50%のC濃度で炭化される、Si等の半導体が、同じ非炭化半導体より硬いことは知られている。
第2の選択的物質除去技法は、除去すべき材料を化学的に選択的にエッチングすることを含む。
ウエットエッチングプロセスを、除去すべき材料に適合されたエッチング溶液とともに使用してもよい。
プラズマによる、または原子化によるエッチング等、材料を除去するためドライエッチングプロセスを使用してもよい。
エッチングはまた、化学式、電気化学式、または光電気化学式のみでもよい。
停止層を作るための材料は半導体の中から選び、この材料は、除去すべき被覆層の材料よりかなり低い容量で停止層を形成する材料をエッチングする流体(すなわちエッチングがドライかウエットかに応じてガスまたは溶液)が得られるような材料とし、よって選択的エッチングを実施できる材料とする。
ただし、たとえエッチングの絶対的停止がなくとも、用語「停止層」の第1の働きはエッチングを「停止する」ことである。これは、特に原子化によるエッチングに当て嵌ることであり、これに関し「原子化レート」または「侵食レート」についてより正確に論述する。
一般に、層Bに対する層Aのエッチングの選択性は、
層Aのエッチングレート/層Bのエッチングレート
という比率に関する選択係数によって数量化される。
よって停止層は、それ自体とその下に位置する部分(基板1を含む)とを保護することによって化学的侵食に対し障壁として機能する。
停止層の材料と、選択的エッチングによって除去すべき対象層の材料との間の化学エッチングの選択性は:
− 2つの材料が異なること;または
− 少なくとも1つの原子を除き、2つの材料がほぼ同じ原子を含むこと;または
− 2つの材料はほぼ同じであるが、一材料における少なくとも1つの原子の原子濃度が、他の材料における同一原子の原子濃度と大きく異なること;または
−2つの材料の孔密度が異なることによって得ることもできる。
例えば、
KOH(水酸化カリウム、選択性約1:100)、NHOH(水酸化アンモニウム、選択性約1:100)、またはTMAH(水酸化テトラメチルアンモニウム)等の化合物を含有する溶液を用いたSiのエッチングに関して、SiGeが停止層のように作用することが知られている。
例えば、TMAH等の化合物を含有する溶液を用いる、ゲルマニウム濃度が20%以下のSiGeのエッチングに関し、ゲルマニウム濃度が25%以上のSiGeが停止層のように作用することが知られている。
例えば、2×1019cm−3を上回るホウ素等、選ばれたドーピング元素と選ばれた濃度によって適切に添加されたSiが、EDP(エチレンジアミン及びピロカテコール)、KOH、はまたN(ヒドラジン)等の化合物を含有する溶液が添加されないSi材料のエッチングで停止層のように作用することが知られている。
例えば、多孔質Siのエッチングには、KOHやHF+H等の化合物を含有する溶液を使用し、非多孔質結晶Siに対して選択的なエッチングを用いることが知られている。
この化学的物質除去に、機械的その他の材料侵食手段を併せて用いてもよい。
特に、CMP研磨を選択的化学エッチング溶液とともに使用してもよい。
選択的化学エッチングの前または後には、研磨、粉砕、研削外、任意の手段等、機械的な材料侵食手段により達成する物質除去があってもよい。
第3の選択的物質除去技法では犠牲酸化を施す。
これに関し、多層構造Iは、下位層より大きな酸化容量を有する酸化可能層を備えており、停止層として機能する維持すべき下位層に対し、選択的に除去される層である。
酸化可能層は、除去前(したがってリサイクル前)の多層構造Iの中に含まれ、酸化可能層より上の多層構造Iの部分に、すなわち基板1の反対側の停止層の側で、除去を施す。
酸化可能層は、多層構造Iの表面での除去の後のリサイクル時に酸化され、上記の表面材料除去のための処理技法に相当する。
選択される構成が何であれ、犠牲酸化プロセスは、酸化物層形成のための段階、場合によりアニール処理段階、そして脱酸素段階を含む。
酸化は、一個または数個の層の酸化に適用してよい。
酸化はまた、停止層の表面の近くで行ってもよい。
酸化は、熱酸化等の公知の酸化技法のいずれかを用いて行う。
熱酸化を用いる特別な場合において、主要なパラメータは酸化の温度と持続時間である。
他の重要パラメータは、大気の酸化性質、酸素含有量、そして処理圧力条件である。
これらのパラメータは適切に制御でき、それはこのプロセスの適用の再現性が良好であることを意味する。
アニール処理段階の目的は、先行する酸化段階中に発生するかもしれない欠陥を硬化することである。
脱酸素段階は、例えばフッ化水素酸槽を用いた化学的プロセスによって停止層に対し選択的に酸化層を除去することを含み、前記選択的物質除去の一部を成す。
説明のため、10または20%のフッ化水素酸層に数分間浸した酸化シリコンは通常、この酸化物の百乃至数百ナノメータの厚みを除去することができる。
本発明によるプロセスで選択的物質除去に用いる方法が何であれ、いずれの場合でも、それら方法は、エピタキシ成長層の品質と同様の品質を備える層のように、リサイクルの後に残る多層構造Iの層の品質を、リサイクル前に備わっていた品質とほぼ同じに、そして形成時(最初の除去の前)の当初の品質と同様に、保つことができる。
よって、本発明によるリサイクルの後に多層構造Iにおいて残存する除去可能層は、非常に良好な品質を、特に構造的品質を保つ。
本書の残りの部分では、リサイクル中に適用する選択的材料除去、使用できる除去プロセス、そしてリサイクル前のドナーウェハの例を示す。
図1aを参照し、除去前の多層構造Iは、第1の層2と第1の層2の上の第2の層3とから成り、第1の層2は第2の層3の選択的除去のための停止層を形成する。
層2と層3はそれぞれ、有用層より厚いかまたは同じ厚みである。
薄層を除去する方法を図1b及び1cに示す。
本発明による第1の好適な除去段階は、分離を遂行するため、かくして必要層を除去するため、第2の層3において脆化エリアを作ることを含む。
ここで紹介するように、この種の脆化エリアを作るに当っては数通りの技法を用いてもよい。
当業者にとって公知の(そしてウェハ減少技法を扱う数々の文献に記載された)、スマートカット(R)と呼ばれる第1の技法は、所定のエネルギーによって原子種(水素イオン等)を注入し、かくして脆化エリアを作る第1の段階を含む。
第2の技法では、例えば文書EP-A-0849788に記載されているとおり、少なくとも1つの多孔質層の作成によって弱体化界面を形成する。
この例においては本発明によるプロセスに従い、これら2つの技法の内1つに従って有利に形成される弱体化エリアは、第1の層2と第2の層3との間か、または第2の層3において作られる。
図1bを参照し、薄層の除去に関係する第2の段階は、ドナーウェハ10の表面に受け入れ基板5を追加することを含む。
受け入れ基板5は、第2の層3を支えるため、そして外からの何らかの機械的応力から第2の層3を保護するため、十分に強固な機械的支持を形成し、第2の層3は後ほど部分的にドナーウェハ10から取り外される。
この受け入れ基板5は、例えばシリコン、石英またはその他の種類の材料で作ってよい。
受け入れ基板5は、これを多層構造Iに密着させ、結合することにより追加し、有利なことに、基板5と構造Iとの間には分子結合がある。
この結合技法とその異型は取分け、Q.Y.Tong、U.Gosele、及びWileyらによる論文、「半導体ウェハ結合」(科学技術、インターサイエンステクノロジー)[”Semiconductor Wafer Bonding”(Science and technology,Interscience Technology)]に記載されている。
結合には必要に応じ、最初に結合すべき対応する表面の然るべき処理、及び熱エネルギーの投入、及び追加バインダの追加の少なくとも1つを組み合わせる。
よって例えば、結合の最中かその直後に用いる熱処理により結合剤は硬くなる。
結合はまた、取分け強い分子結合容量によって、多層構造Iと受け入れ基板5との間に挿入されるシリカ等の結合層によってコントロールしてもよい。
有利なことに、受け入れ基板5の結合面を形成する材料、及び結合層を形成する場合はその結合層の材料の少なくとも一方は、取り外される層から電気的に絶縁してSeOI構造を作り、SeOI構造の半導体層はこの場合、第2の移動層3の取り外される部分である。
受け入れ基板5を結合したら、先に形成した弱体化エリアにてドナーウェハ10の部分を、分離することにより除去する。
前記第1の技法(スマートカット(R))の場合は、注入されたエリア(脆化エリアを形成)に、熱的処理及び機械的処理の少なくとも一方、または他の何らかの種類のエネルギー投入を伴う処理を施すことで脆化エリアにてこれを分離する、第2の段階を遂行する。
前記第2の技法の場合は、弱体化層にて弱体化エリアを分離するため、弱体化エリアを機械的に処理するか、または別の種類のエネルギーを投入する。
これら2つの技法の1つによる脆化エリアにおける分離は、ウェハ10の最大の部分を除去し、その結果、残されるものが何であれ、取り外された第2の層3の部分(この場合は有用層に相当)と、結合層があるならば結合層と、受け入れ基板5とを備える構造を得る。
表面粗さ、及び厚みの非均一性、及び望ましくない層の少なくとも1つを除去するため、
例えば化学的機械的研磨CMP、エッチング、または少なくとも一回の熱処理を用いて、取り外された層にて形成された構造の表面で仕上げ段階を有利に適用する。
ある1つの特定の構成においては、停止層にて停止する選択的物質除去により有用層の仕上げを改善するため、選択的物資除去を伴う停止層を有用層に含めてもよい。
除去後層3’は、除去の後に残存し、第1の層2の上に位置する第2の層3の部分を形成し、ドナーウェハ10’を形成するウェハ一式はリサイクルに送られ、その結果、後ほど以降の層の除去で再使用できる。
そのようなドナーウェハ10’のリサイクルの結果を、図1dに示す。
そこでは、第1の層2に対し除去後層3’にて選択的物質除去を用い、場合によりその後か前に表面仕上げ段階を挟む。
かくしてドナーウェハ10”は、その後の除去の時に第1の層2において取り外される有用層を、何らかの追加の段階を設けずとも、提供することができる。
除去前のドナーウェハ10の別の構成において、ドナーウェハはそれぞれ前記第1の層2と第2の層3とから成る数個の対を備え、各対の第2の層は、材料を選択的に除去することができる手段によって、同一対の第1の層に対し選択的に除去することができる。
有利なことに、ある対の層2の材料を、その下に位置し、且つ多層構造Iの中にも含まれる層に対し選択的に除去する手段もある。
この構成には、層3を下位層2に対して選択的に除去できる、または層2をその下に位置する層に対して選択的に除去できるという利点がある。
さらに、この構成において、そして1つの特別な場合において、層2の下に位置する層は、別の層対に属する層3である。
そのような数個の層対を備える多層構造Iの特定の構成の一例を、図3を参照しながら示す。この例の多層構造Iは、第1の層2Aと第2の層3Aとから成る第1の対と、第1の層2Bと第2の層3Bとから成る第2の対とから成り、それぞれの層は有用層と同じ厚みか有用層より大きい厚みを持つ。
このドナーウェハ10の構成では、本発明による一プロセスに従い、一個または数個の層を一回または数回の段階で除去することができ、これに伴い除去の後に残る層部分における選択的物質除去により本発明による1つまたは複数の中間リサイクル段階を適用し、下位層は、除去することができる有用層を1つ以上備える。
よって、この特定の構成では、一個または数個の材料層とともに有用層を除去することが可能である。
図2aを参照し、この場合の多層構造Iは、除去の前に、上を覆う第2の層3Bと基板1に隣接する第3の層3Aとの間に挿入された第1の層2から成る。
第2の層3Bと第3の層3Aの厚みは、有用層の厚みより大きいか、それに等しい。
第1の層2の材料の選択に当っては、それぞれの対応する界面にて、2つの層3A及び3Bの少なくとも一方において材料を侵食するための容量とは大きく異なる第1の層2を形成する材料を侵食する容量によって材料を除去する手段が少なくとも1つ得られるようものを選択する。
かくして、それは選択的物資除去を実施できる。
第1の構成において、第1の層2の厚みは、除去すべき有用層の厚みに等しいかこれを上回る。
その結果は、上述の構成の1つに等しい構成である。
第2の構成において、層3A及び3Bの結晶学的構造、取分け格子定数は、ほぼ同じであり、第1の層2がその隣接の層3A及び3Bの結晶学的構造を著しく妨害することは好ましくない。そして特に、それが第2の被覆3Bの結晶成長を、その第1の層2上での形成時に妨害することは好ましくない。この場合、その格子定数は第1の層2の下に位置する部分3Aの格子定数と概ね同じにしなければならない。
この結果は、以下に述べるものの内、第1の層2の1つまたは複数の実施形態を用いて達成する。
第1の層2の第1の実施形態において、この第1の層は弾性的に抑制されるため、その格子定数は、それの下に位置するエリア3Aの格子定数と、たとえこの層の材料の格子定数が第1の層2の格子定数と大きく異なる場合でも、ほぼ同じである。
この操作を首尾よく遂行するためには、2つの主要な条件を順守しなければならない:
− 第1の層2における欠陥(転位や局所的応力等)の出現を防ぐため、第1の層2の公称格子定数とそれの下に位置する区域(第3の層3Aの中に含まれる)の格子定数は互いに極端に異ならない。
− 層の厚みを通じての弾性歪みの漸進的緩和、及び欠陥の発生の少なくとも一方を防ぐため、第1の層2は十分に薄くしなければならない。これを達成するため、弾性的に歪む半導体材料で作製したかかる第1の層2の厚みは、取分けその構成要素材料と、隣接する層の材料と、歪み層の製造技法とによって決まる、当業者にとって公知の臨界厚さ未満としなければならない。
SiGe(50%−50%)の2つの層3A及び3Bの間のSi層2の場合に典型的に逢着する臨界厚さは、数十ナノメートルに概ね等しい。
第1の層2の第2の実施形態において、第1の層2については、それに隣接する区域の製造材料の格子定数とほぼ同じ公称格子定数を備える材料を選択する。
よって第1の実施形態と異なり、この場合の第1の層2の結晶学的構造は著しく緩和される。
結果的に、そして第1のリサイクル段階中に適用される物質除去で選択性基準を満足するため、例えば第1の層2のための材料は、それに隣接する材料の少なくとも1つで不在の構成要素が1つ以上第1の層2に備わるよう選択されるだろうが、ただし、第1の層2の材料は隣接区域の格子定数とほぼ同じ格子定数を備え、そしてこの構成要素は、選択的物質除去に関わる隣接層に対する選択性を決定する必須要素である。
ある1つの特別な場合において、第1の層2における材料の構成要素は、選択的物質除去に関わる隣接区域を構成する材料において不在であり、かくして2つの材料はまったく異なる。
他の特別な場合において、選択的物質除去に関わる隣接区域とは異なる第1の層2における構成要素はどれも、付加的要素、または関係する隣接層に存在しない要素であってもよい。
例えば、隣接区域と概ね同じ格子定数を備える第1の層2を添加できるであろうし、その結果、この格子定数は添加の後に著しく妨害されない。
第1の層2が、選択的物質除去に関わる隣接区域の製造材料と同じ材料から成る場合、このドーピング元素は、選択性容量を決定する要素である。
第1の層2を添加する時、転位等の欠陥、そして特に転位を介しての欠陥が望まれない場合、第1の層2の厚みは、場合によっては当業者にとって公知の臨界厚さ未満に留まるかもしれない。
第1の層2の第3の実施形態においては、多孔質層を作るため、あらかじめ作製した層3Aは、その表面に孔を設ける。
この多孔質率の増加は、陽極酸化によって、あるいは他の何らかのポロジティ技法によって、例えば文書EP0849788A2に記載された技法等で適用してもよい。
然るべき侵食方法を用いて少なくとも1つの隣接材料を選択的に侵食できるようであれば、この多孔質材料層で第1の層2を構成してもよい。
その多孔質性は、これら2つの隣接層の結晶学的構造を著しく妨害せず、それ故かかる第1の層2はドナーウェハ10の結晶学的構造を著しく妨害しない。
その結果は、隣接する区域の結晶学的構造と、仮に同じでないとしてもほぼ同じ、第1の層2の結晶学的構造であり、それ故、第1の層2は周囲の構造のクリスタログラフィを妨害しない。
ただし別の場合において、周囲の構造の格子定数に特定の影響を及ぼす第1の層2があってもよく、その第1の層2が隣接層で誘発する状態(歪みまたは緩和、完全または相対的)は、これらの場合、以下の用途にとって利点に乏しいと見なされる性質に相当する。
図2b及び2cを参照し、図1b及び1cを参照し上述したものとほぼ同じ除去方法に従い、層3Bの部分を除去し、それを受け入れ基板5の上に移す。
除去の後とリサイクルの最中、第1の層2にて適用する選択的物質除去は、以下の選択的材料除去の内少なくとも1つを含む:
− 図2dを参照し、第1の層2に隣接する層3B’における選択的材料除去、ただし第1の層2は物質除去のための停止層を形成する;
− 層3B’の除去の後、第1の層2における選択的材料除去、ただし第1の層2に隣接する第3の層3Aの材料は物質除去のための停止層を形成する。
よって、ある1つの特定の選択的除去方法においては、第1の層2において2つの相次ぐ選択的材料除去を合同することが可能である。
この場合は、第2の層3Bと、その後に第1の層2とを、選択的に除去する。
第1のリサイクル段階における選択的物質除去のために選ばれる方法、そして有用層と同じ側でドナーウェハ10の部分を除去することとなる方法が何であれ、物質除去のための停止層がある(第1の選択的物質除去の場合は第1の層2、または第2の選択的物質除去の場合は第3の層3Aに含まれる第1の層2の下に位置する区域)。
よって停止層は材料侵食の障壁として機能し、特に以降の除去の時に取り外されることとなる新しい有用層がある第3の層3Aを保護する。
除去前のドナーウェハ10の別の構成において、ドナーウェハは、それぞれ前記第1の層2と第2の層3Bと第3の層3Aとから成る数個の三重層を備え、各三重層の第2の層3B及び第1の層2の少なくとも一方は場合により、材料を選択的に除去することができる手段によって、その下に位置し同じ三重層の一部を成す層に対して選択的に除去される。
有利なことに、三重層の第3の層3Bで、その下に位置し多層構造Iにも含まれる層に対して選択的に材料を除去する方法もある。
この後者の構成には、リサイクル中に三重層のどの層でも選択的に除去できるという利点がある。
同じ構成において、そして第1の特定の場合において、第3の層3Bの下に位置する層は、別の三重層に属する第2の層3Aである。
さらにこの構成において、そして第2の特別な場合において、第3の層3Bの下に位置する層は、層3Bと同じ三重層に属さない第1の層2である。
この第2の特定の場合において、それの上を覆い第3の層3Bが属する三重層の第1の層2には、それの下に位置する別の三重層が有利に挿入される。この場合得られるのは、タイプ2の層によって隔てられたタイプ3Aの層とタイプ3Bの層の連続から成る集合体である。
そのような数個の三重層を備える多層構造Iの特定の構成の例を、図4を参照しながら提示する。この例の多層構造Iは:
− 図2aを参照し第3の層タイプ3Aの層3Aと、図2aを参照し第2の層タイプ3Bの第2の層3Bとの間に挿入される、第1の層2タイプの層2Aから成る第1の三重層;
− 図2aを参照し第3の層タイプ3Aの層3Cと、図2aを参照し第2の層タイプ3Bの層3Dとの間に挿入される、第1の層タイプ2の第1の層2Cから成る第2の三重層;及び
− 2つの三重層の間に挿入される第1の層タイプ2の層2B。
層3A、3B、3C、及び3Dの各々の厚みは、除去すべき有用層の厚みに等しいかこれを上回る。
この場合、層2A、2B、及び2Cの第1の働きは;
− リサイクル中にそれの上を覆う層の選択的除去に対する停止層を形成すること;及び
− それの下に位置する層に対して選択的に除去される層を形成すること;
の少なくとも一方によって、それぞれの下に位置する層をリサイクル中に適用される物質除去から保護することである。
したがって、このドナーウェハ10の構成において、保護層2A、2B、及び2Cによってそれぞれ隔てられた層3A、3B、3C、及び3Dがあり、そこでは有用層を除去することができ、保護層2A、2B、及び2Cはリサイクル中にそれぞれの下に位置する層を保護する。
したがって、本発明による一プロセスに従い、一層または数層を一段階または数段階で除去することができ、それに伴い、特に遭遇する最初の保護層(2A、2B、または2C)に関して選択的になされる除去の後に残る層の部分の除去により、本発明による一回または複数回の中間リサイクル操作を適用し、よってこの層はそれの下に位置し、且つ除去することができる少なくとも1つの有用層を備える層を保護する。
よって、この特定の構成により、1つまたは複数の材料層から成る有用層を除去することが可能である。
数個の層を除去する時に、層2A、2B、及び2C等、少なくとも1つの保護層または保護層の部分もまた取り外され、よって特に表面の粗さを除去するため、リサイクルの最中ではなく、取り外された層の表面を仕上げる時に、材料を選択的に除去する時に保護層として機能する。
一般に、そして本発明によるリサイクル段階間で数個の有用層を除去することができる本発明による多層構造Iの場合、本発明によるある1つの有利な脈絡においては、以下の段階を順次繰り返し遂行することによって、本発明によるドナーウェハ10から有用層を除去する周期的プロセスを用いる:
− 除去プロセス;及び
− 本発明によるリサイクル方法。
周期的除去方法を適用する前には、上述の基板1上で薄層を作る一個または数個の技法によって、本発明によるドナーウェハ10を作るプロセスを実施できる。
基板1上に作られる同じ構造Iにおいて、その中で追加の層を必ずしも形成する必要、及び基板1の少なくとも部分を回収するための処理を必ずしも適用する必要がない、あるいはその少なくとも一方をする必要がなく、ドナーウェハ10(図1a、2a、3、または4に描かれたドナーウェハ10の内の1つ等)から始まって本発明に従い数回にわたり除去する可能性は、全域的除去プロセスの実施に伴う時間を節約し、さらにプロセスの実施を、最新技術による別のプロセスより簡易なものに、そして大幅に廉価なものにする。
多層構造Iにおける数回に及ぶ除去とリサイクルの後、除去操作の回数は特に多層構造の厚みと相関関係にあり、残存する多層構造Iは最早除去すべき有用層を収容できる程厚くない。
かくして、ドナーウェハ10は実際に基板1のみから成る。
第1の場合において、ドナーウェハ10は破棄され、この場合は基板1全体が失われるが、基板の製造は、基板1がバッファ構造を備える場合には特に、複雑で、時間と費用がかかるかもしれない。
第2のより有益な場合においては、リサイクルの方法を用いて基板1を少なくとも部分的に回復する。
基板1がバッファ構造を備える場合は、3種類の基板1リサイクルを適用してもよい:
− バッファ構造全体の除去を含むリサイクルであって、ただしバッファ構造を形成したところの支持基板の少なくも部分を保つことは可能なリサイクル;ただしこのリサイクルは、通常ならば製造するのが最も困難で最も費用のかかる基板1の部分の損失を招く;さらに例えばリサイクル前の基板と同等の基板1を再形成する必要がある場合には、バッファ構造を形成するための付加的段階の使用を要する;
− バッファ構造の部分の除去を含み、さらにバッファ構造を形成したところの支持基板と、製造に費用がかかるバッファ層等、バッファ構造の部分とを保つことができるリサイクル;例えば、リサイクルを行う時、バッファ構造の中で計画的に配置された停止層から始まる選択的物質除去が可能である;特にリサイクル前の基板と同等の基板1を再形成する必要がある場合には、バッファ構造を再形成する付加的段階を有利に適用する;
− 基板1全体を保つべく、当初の多層構造Iの残余の少なくとも部分の除去を含むリサイクル;リサイクル中には、多層構造Iの残りのために仕上げ段階を適用してもよい;例えば多層構造Iと基板1との間に計画的に配置された停止層を使用し、例えばCMP、熱処理、犠牲酸化、ボンバードメント、またはその他の平滑化技法)、及び選択的物資除去の少なくとも1つにより適用してもよい。
基板1のリサイクルの後、新しい多層構造Iを形成し、そこでは本発明によるプロセスに従い数個の有用層を除去してもよい。
この新しい多層構造Iは、リサイクル前の構造とほぼ同じであってもよい。
この新しい多層構造Iは、一部の製造パラメータを若干修正することにより、リサイクル前の多層構造Iと若干異なる構造を備えてもよい。例えば、材料の一部の化合物の濃度を若干修正してもよい。
いずれの場合でも、多層構造は層の成長により、例えばCVDやMBEを用いたエピタキシにより、有利に製造する。
第1の場合においては、多層構造Iの中の少なくとも1つの層の成長を、下位成長支持体の形成に続いて原位置で行い、下位成長支持体もまたこの場合は層成長によって有利に形成する。
第2の場合においては、これらの層の少なくとも1つを、例えばCMP研磨、熱処理、その他平滑化技法による下位成長支持体表面での簡単な仕上げ段階の後に成長させる。
本書の残りの部分では、本発明によるプロセスによって実施できる、多層構造Iを備えるドナーウェハ10の構成例を提示する。
特に、かかるドナーウェハ10で有利に使用できる材料を提示する。
詳述する一部の例は基板1内にバッファ構造と支持基板とを含むことがあり、そのバッファ構造は支持基板の上に作る。
関係する例のいくつかで、バッファ構造は、その支持基板のレベルで第1の格子定数と、その下位多層構造Iとの界面近くで第2の格子定数とを備える。
この種のバッファ構造は、そのような格子定数の適合を行うためのバッファ層を備える。
この性質を備えるバッファ層を得るために一般に用いる第1のバッファ構造製造技法(上記)では、数個の原子から成るバッファ層を有し、そこでは:
− 少なくとも1つの原子が支持基板の組成に含まれる;及び
− バッファ層の厚みを通じて段階的に変化する濃度によって、支持基板内にまったく配置されない、またはごく僅かに配置される、少なくとも1つの原子。
バッファ層におけるこの原子の段階的濃度は、変性的に、バッファ層における格子定数の段階的変化の主要な原因となる。
よって、この構成におけるバッファ層は主に合金である。
バッファ構造の支持基板とバッファ層の組成のために選ばれる原子は、SiやGe等のタイプIVでもよい。
例えばこの場合、Si支持基板およびSiGeバッファ層を有することが可能であろう。そのGe濃度は、支持基板との界面における0に近い値とバッファ層の他の面における所定の値との間で厚みを通じて段階的に変化する。
別の場合、支持基板及びバッファ層の少なくとも一方の組成は、(Al,Ga,In)−(N,P,As)の可能な組み合わせから選ばれる対等、タイプIII−V原子の対を含んでもよい。
例えばこの場合、AsGaで作られた支持基板と、As及びGaの少なくとも一方と少なくとも1つの他の原子とで作られたバッファ層を有することが可能であろう。この後者の原子は、支持基板との界面における0に近い値とバッファ層の他の面における所定の値との間で厚みの中で段階的に変化する。
支持基板及びバッファ層の少なくとも一方の組成は、(Zn,Cd)−(S,Se,Te)の可能な組み合わせから選ばれる対等、タイプII−VI原子の対を含んでもよい。
以下、そのような構成の数例を提示する:
最初の5例では特に、Siで作られた支持基板1とSiGeまたはSiで作られたバッファ層、そして多層構造Iの中のSi及びSiGeで作られた別の層を備えるドナーウェハ10を扱う。
これらのウェハ10は、SGOI、SOI、またはSi/SGOI構造を作るため、歪みSiGe及びSiの少なくとも一方の層を除去する時に取分け有益である。
これに関して、使用するエッチング溶液のタイプは、エッチングすべき材料(SiまたはSiGe)次第で異なる。よって、これらの材料のエッチングに適したエッチング溶液をいくつかのカテゴリに分類し、以下の一覧から識別子を取ってそれぞれのカテゴリに割り当てる。
− S1:SiGeに対するSiの選択的エッチング溶液、よってKOH、NHOH(水酸化アンモニウム)、TMAH、EDP、またはHNOの内少なくとも1つの化合物を含む溶液、あるいはWO99/53539、9ページで説明されているとおり、HNO、HNO、HF、HSO、HSO、CHCOOH、H、及び HO等の物質を組み合わせる、現在研究されている溶液。
− S2:HF、H、CHCOOH(選択性約1:1000)、HNA(フッ化水素−窒素−酢酸溶液)を含有する溶液等、Siに対するSiGeの選択的エッチング溶液。
− Sc1:TMAHやKOHを含有する溶液等、Geの濃度が25%に等しいかこれを上回るSiGeに対する、Geの濃度が20%を大きく下回るかこれに等しいSiGeの選択的エッチング溶液。
− Sd1:EDP(エチレンジアミン及びピロカテコール)KOH、またはN(ヒドラジン)を含有する溶液等、好ましくは2×1019cm−3より多くまで添加された、ホウ素添加Siに対する非添加Siの選択的エッチング溶液。
(実施例1)
ドナーウェハ10は下記より成る:
− 下記より成る基板1:
− Siで作製した支持基板;
− 前記第1のバッファ構造製造技法により作製した、バッファ層と追加層とを備える、SiGe製のバッファ構造;
− SiGeを含む多層構造I。
上で説明したとおりSiGeの格子定数を変化させるため、バッファ層におけるGeの濃度は、好ましくは支持基板との界面から徐々に増加する。
表面にて良好な構造的緩和を得るため、そして格子定数の違いに関係する欠陥を埋め込む形で閉じ込めるため、30%未満のGe表面濃度のため厚みは典型的には1から3ミクロンである。
追加層は、その界面近くのバッファ層の濃度とほぼ同じで有利に均一なGe濃度によって、バッファ層によって著しく緩和されるSiGeで作製する。
緩和SiGe層の中のシリコン中のゲルマニウム濃度は、典型的には15%から30%である。
この30%の制限は、現在の技法の典型的制限に相当するが、先々変化するかもしれない。
追加層の厚みは場合に応じて大幅に変化し得るもので、典型的な厚みは0.5から1ミクロンである。
例えば図2aを参照し、除去前の多層構造Iは、以下の層の三重層を有利に備える:
− 除去すべき有用層の厚みより大きい厚みを持つ著しく緩和したSiGeで作製した層3A;
− 層3Aの上の層2;
− 著しく緩和したSiGe層2の上、除去すべき有用層の厚みより大きい厚みを持つ層3B。
層2は、以下の材料の内1つから成る:
− 歪みSi;または
− 歪みSiGe。
ただし、層2を歪みSiまたはSiGeで作製した場合、この層2の厚みは臨界厚さを超えてはならない。
よって例えば、Ge濃度が20%にほぼ等しい2つのSiGe層の間に挿入される歪みSiで層2を作製した場合、その臨界厚さは典型的には約20ナノメートル程度である。
層2の材料に応じて、層3Bの部分を除去した後には、数種のエッチングを有利に使用してもよい:
− 層2を歪みSiで作製した場合:
− SiGeで作製した被覆部分を、S2タイプの溶液を用いて選択的にエッチングすること;及び
− 除去の後に残る層3Bを除去した後に、S1タイプの溶液を用いて層2を選択的にエッチングすること、の少なくとも一方を行う。
− Ge濃度が25%にほぼ等しいかこれを上回る歪みSiGeで層2を作製し、被覆層におけるGe濃度が20%にほぼ等しいかこれを下回る場合:
− SiGeで作製した被覆部分をSc1タイプの溶液を用いて選択的にエッチングする。
− Ge濃度が20%にほぼ等しいかこれを下回るSiGeで層2を作製し、下位層におけるGe濃度が25%にほぼ等しいかこれを上回る場合:
−除去の後に残る層3Bを除去した後に、Sc1タイプの溶液を用いて層2を選択的にエッチングする。
化学エッチングの選択性を向上させるため、SiGeまたはSiで作製した層2には、
ホウ素や燐等のドーピング元素を添加してもよい。
多層構造Iのある1つの特定の構成において、多層構造Iはこれらの層3A、2、及び3Bから成る数個の三重層を備える。
この構成のある1つの特別な場合において、例えば図3に示すように、多層構造Iは層2及び3の対のみから成る。
後者の場合は、図4に示すドナーウェハ10等、2つの連続する三重層を隔てる層2が有利に存在するであろう。
そして、層2における材料とSiGeとの間の選択的エッチングを有利に含む、本発明によるリサイクルの方法によって区切られる、一回または数回の操作で取り外される一層または数層を伴う、すべての除去の定式を見つけることは有利であり容易である。
(実施例2)
ドナーウェハ10は下記より成る:
− 下記より成る基板1:
− Siで作製した支持基板;
− 前記第1のバッファ構造製造技法により作製し、SiGe製のバッファ層とGe製の追加層とを備える、SiGeで作製したバッファ構造;
− 除去前にAsGa及びAlGaAsの少なくとも一方を備える多層構造I。
Geで作製した追加層の格子定数に対してSi支持基板の格子定数を変化させるため、バッファ層におけるGe濃度は、好ましくは支持基板との界面から徐々に増加する。
二材料間での理論的メッシュの完全な一致のため、バッファ層におけるGe濃度は、約0から約100%まで、より精密には98%前後まで増加させる。
例えば図1aを参照し、除去前の多層構造Iは以下の層の対を有利に備える:
− AlGaAsで作製した層2;
− 層2の上の層3、ただし層3は著しく緩和したAsGaで作製し、除去すべき有用層の厚みより大きい厚みを持つ。
除去は、層2より上の多層構造Iの部分に適用し、リサイクルは、約6及び7間のpHによってクエン酸(C)と過酸化水素水とを含有する溶液等(選択係数は典型的に20)、選択的エッチング溶液を用いての層3の選択的化学エッチングを含み、かくして層3のほぼ全体を除去することができ、この場合の層2はエッチング停止層のように作用する。
多層構造Iのある1つの特定の構成において、多層構造Iは層2の下に位置するAsGaで作られた別の層を備える。
除去は、この別のAsGa層より上の多層構造Iの部分に適用し、リサイクルは、希釈フッ化水素酸(約9%から48%)を含有する溶液等(選択係数は典型的には350から10000)、選択的エッチング溶液を用いての層2の選択的化学エッチングを含み、かくして層2のほぼ全体を除去することができ、これに伴い別の下位AsGa層はエッチング停止層のように作用する。
ある1つの特別な場合において、層3の少なくとも部分を除去し、その後層2を除去するため、2つの選択的エッチングを順次に行うことができる。
ある1つの特定の多層構造I構成において、多層構造Iはこれらの層2及び3から成る数個の対を備える。
この構成のある1つの特別な場合において、例えば図3に示すように、多層構造Iは層2及び3の対のみから成る。
そして、AlGaAsとGaAsとの間での選択的エッチングを有利に含む、本発明によるリサイクルの方法によって区切られる、一回または数回の操作で取り外される一層または数層を伴う、すべての除去の定式を見つけることは有利であり容易である。
(実施例3)
ドナーウェハ10は下記より成る:
− Siより成る基板1;
− 除去前にSiを備える多層構造I。
例えば図2aを参照し、除去前の多層構造Iは以下の層から成る三重層を有利に備える:
− 除去すべき有用層の厚みより大きい厚みを持つ著しく緩和したSiで作製した層3A;
− 層3Aの上の層2;
− 除去すべき有用層の厚みより大きい厚みを持つ、著しく緩和したSi層2の上の層3B。
層2は以下の材料の内1つから成る:
− 添加Si;または
− 歪みSiGe。
ただし、層2を歪みSiGeで作製した場合、この層2の厚みはGe濃度に関し臨界厚さを超えてはならない。
層2の材料に応じて、層3Bの部分を除去た後には、数種のエッチングを有利に使用してもよい:
− 層2を添加Siで作製した場合:
− 除去の後に残るSiで作られた被覆部分は、Sd1タイプの溶液を用いて選択的にエッチングする;
− 層2を歪みSiGeで作製した場合:
− Siで作製した被覆部分は、S1タイプの溶液を用いて選択的にエッチングすること;及び
− 除去の後に残る層3Bを除去した後には、S2タイプの溶液を用いて層2を選択的にエッチングすること、の少なくとも一方を行う。
(実施例4)
ドナーウェハ10は下記より成る:
− 下記より成る基板1:
− Siで作製した支持基板;
− 上で述べた、そしてWO00/15885で公表されている、前記第2の特定のバッファ構造製造技法を用いて作製したバッファ層、換言すると:
− 上で述べた、そしてWO00/15885で公表されている、前記第2の特定のバッファ構造製造技法による、GeまたはSiGeで作製した第1の層の堆積;
− 場合によりその後に続く、WO00/15885に記載されているように、被覆層の結晶学的品質を改善できる第2の任意層の堆積、ただし第2の層は下記から作製する:
− バッファ層の第1の層をGeで作製した場合は、SiGe(50/50);
− バッファ層の第1の層をSiGeで作製した場合は、歪みSi;
− 一連の層対を備える多層構造I、各対は緩和層3と歪み層2とから成る、
− 各緩和層3は少なくとも除去すべき有用層と同等に厚く、そして下記から作製する:
−バッファ層で作製した第1の層がGeで作製した場合は、Ge;または
−バッファ層で作製した第1の層がSiGeで作製した場合は、SiGe(バッファ層における第1の層の濃度とほぼ同じ濃度で);
− 各歪み層2は歪みSiまたはSiGeで作製し、その厚みは弾性歪みの緩和が始まる臨界厚さを下回り、この臨界厚さはSiで作製した3つの隣接緩和層の組成に依存する。
多層構造Iの除去は、多層構造Iで作製した層の集合または単一の層に適用してもよい。
よって、緩和層3、歪み層2、または歪み層2と緩和層3との集合を除去し、それらを受け入れ基板5の上に移してもよい。
緩和層3において除去を行う場合は、層2の材料に対して選択的に層3の材料をエッチングできる溶液によって緩和層3の残りの部分を化学的にエッチングすることによって、本発明によるリサイクルを実施できる。
層2をSiで作製し、層3をSiGeで作製した場合は、S2タイプの溶液によって歪み層2をエッチングし、その際の歪み層2はエッチング停止層である。このエッチングの後には、他の緩和層に対して選択的な第2の歪み層2のエッチングを続けてもよい。
よって、第1の除去の後に第2の除去を実施することが可能であり、その第2の除去は、歪み層2及び下位多層構造Iの部分の少なくとも一方に適用する。
ただし、この例に従い除去の後に得られる構造は、たとえ埋込み領域においても、転位タイプの欠陥を免れることに注意されたい。
そして結果として得た構造は、歪みSiGe、Ge、またはSiで作製した層の上でのエピタキシにより、例えば歪みシリコンで作製した、追加の層を成長させるのに利用してもよい。
(実施例5)
ドナーウェハ10は下記より成る:
− 下記より成る基板1:
− Siで作製した支持基板;
− 前記第3のバッファ構造製造技法によりSiで作製したバッファ層;
− 連続した層から成る下記三重層を備える多層構造I:
− 少なくとも15%のGeをバッファ構造上に有するSiGeで作製した第1の層3A、ただしSiGeは緩和または擬似緩和される;
− 第1の層3Aと第2の層3Bの累積厚みを大きく下回る厚みを持つSiで作製した第2の層2;
− 少なくとも15%のGeを含有するSiGeで作製した第3の層3B、ただしSiGeは緩和または擬似緩和される;
このドナーウェハ10は、前記第3のバッファ構造製造技法によりバッファ層を作製した後に得られるウェハである。
バッファ層の第1の実施形態においては、バッファ層を作製する前に三重層が存在したが、その際ドナーウェハ10は下記の形をとる:
− Siで作製した基板1;
− 順次下記より成る多層構造I’:
−少なくとも15%のGeをバッファ構造上に有するSiGeで作製した第1の層3A’、ただしSiGeは歪ませる;
− 緩和Siで作製した第2の層2’;
− 少なくとも15%のGeを含有するSiGeで作製した第3の層3B’、ただしSiGeは歪ませる。
歪みSiGe層3A’は、歪みSiGe層3B’と概ね同じ特性を備える。
多層構造I’における転位等の欠陥の密度は、有利なことに約10cm−2に満たない。
15%のGeを含む層3A’及び3B’を有する多層構造I’と、30%のGeを含む層3A’及び3B’を有する多層構造I’の典型的厚みはそれぞれ約250nmと約100nmであり、よって各層の弾性歪み厚みの臨界点より下に留まる。
緩和層2’の典型的厚みは数十ナノメートルである。
歪み層3A’及び3B’の厚みの大きさは、有利なことに互いにほぼ同じである。
したがって、多層構造I’は全域的に歪む。
前記によると、バッファ層は2つの主要段階で作られる:
− HまたはHe等の原子種の注入により、Siで作製した支持基板1における妨害エリアの形成;
− 多層構造I’において弾性歪みの少なくとも相対的な緩和を引き起こす熱処理。
第1の段階で使用するHまたはHeの注入エネルギー範囲は、典型的には12keVから25keVである。
注入されるHまたはHeの投与量は、典型的には1014cm−2から1017cm−2である。
− よって例えば、15%のGeを有する歪み層3A’の場合、好ましくは注入のためHを、約25keVのエネルギーと約3×1016cm−2の投与量にて用いる。
− よって例えば、2乃至30%のGeを有する歪み層の場合、好ましくは注入のためHeを、約18keVのエネルギーと約2×1016cm−2の投与量にて用いるであろう。
基板1における原子種の注入深さもまた、典型的には50nmから100nmある。
第2の段階で適用する熱処理は、妨害区域と多層構造I’との間の領域で妨害が移動するよう適合しなければならない。
妨害が移動するこの領域は、バッファ層を形成することになる。
バッファ層と多層構造I’との界面に転位が生じると、以下のとおり、多層構造I’の全域的緩和が発生する:
− 緩和または擬似緩和層3Aを形成する歪み層3A’の弾性緩和;
− 歪み層2を形成する緩和層2’における弾性歪み、その際この層は、下位緩和SiGeの格子定数とほぼ同じ格子定数を備える。
− 緩和または擬似緩和層3Bを形成する歪み層3B’の弾性緩和。
バッファ層における転位の動きは、多層構造I’における大規模な転位の消滅をも引き起こす。
熱処理は、好ましくは不活性雰囲気の下で実施する。
ただし熱処理は、別の雰囲気の下で、例えば酸化雰囲気の下で適用してもよい。
よって、この種のドナーウェハ10に適用すべき特定の熱処理は、30秒から60分にかけて、より具体的には約5分から約15分にかけて変化する期間にわたり、典型的には400℃から1000℃の温度で実施する。
バッファ層の第2の実施形態においては、バッファ層を作成する前に三重層が存在しなかったが、その際ドナーウェハは有利なことに以下の形をとる:
− Si基板1;
− 少なくとも15%のGeを含有するSiGeで作製した層、ただしSiGeは弾性的に歪ませる。
このSiGe層のための緩和技法とパラメータは、バッファ層の第1の実施形態の場合とほぼ同じである。
バッファ層が作られた後の次の段階では層を成長させ、前記全域的に緩和した三重層を備える多層構造を形成する。
よって、この例で提案する第1の実施形態と異なり、多層構造Iはバッファ層の後に作る。
実験的技法の詳細については、B.Hollanderらによる研究、特に論文「仮想基板に対する水素又はヘリウムイオン注入後の疑似Si1−xGe/Si(100)ヘテロ構造の歪緩和」(物理研究B175-177(2001)356-367頁の原子力機器・方法)[“Strain relaxation of pseudomorphic Si1-xGex/Si(100) heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication”(Nuclear and Instruments and Methods in Physics Research B 175-177(2001)357-367)]を参照されたい。
緩和層3B上で受け入れ基板5の上にウェハ10を結合した後には、上で述べた1つまたは複数の公知の技法を用いて、中間結合層を伴い、または中間結合層を伴わずに、除去を行う。
緩和SiGe層3Bの一部を取り除く。
タイプS2の溶液を用いた層3Bの残留物の選択的化学エッチングにより、リサイクルを有利に行い、その際層2はエッチング停止層を形成する。
その後、S1タイプの溶液を用いて層2の第2の選択的化学エッチング段階を適用でき、ただし層3Aはエッチング停止層を形成する。
その結果は、除去により、層3Aまたは層2/3Aの対において新しい有用層を与えることができる、リサイクルされたドナーウェハ10である。
(実施例6)
ドナーウェハ10は下記より成る:
− 下記より成る基板1:
− 支持基板、ただし支持基板の少なくとも部分は、その被覆バッファ構造との界面にてAsGaより成る;
− 前記第1のバッファ構造製造技法により作製したIII−V材料製のバッファ構造;
− 除去前にIII−V材料を備える多層構造I。
支持基板は、固体AsGaで作ってもよく、固体Geで作ってもよく、その上である厚みのAsGaを成長させる。
バッファ構造の第1の利点は、多層構造Iの界面近くの材料の格子定数を(例えばInPの場合は5.87オングストロームの公称値を持つかもしれない)、AsGaの値(その公称値は約5.65オングストローム)に適合することである。
固体III−V材料において、そのようなバッファ構造の実用的利点は、例えば、固体InPと固体AsGa等、異なる材料を比較することによって明らかになるかもしれない。例えば固体AsGaは、固体InPより高価でなく、半導体市場でより容易に入手でき、最良の公知の背面接触技術の使用により機械的により弱くなく、より大きなサイズ(固体InPの場合の4インチに対し典型的には6インチ)で入手できる。
ただし、InPの電子的性能は一般に、AsGaの電子的性能より有用である。
よって例えば、AsGa支持基板の上で作られバッファ構造を通じて緩和したInPを備える多層構造Iを提案することにより、前記ドナーウェハ10は6インチInP層製造に対する解決をもたらす。
したがって、そのようなドナーウェハ10の可能な利点は明白となる。例えば固体III−V材料を使った場合に得ることができる性質に類似する、所定の品質と性質とを備える、公知のIII−V材料で作られる活性層を作り、移動するためにこれを利用できる。
この種のドナーウェハ10の中に含まれるバッファ構造の厚みは、典型的には1ミクロンより大きく、この厚みは、特に本発明によるリサイクル方法の使用により、特に各除去操作の後にそれを壊すことを避けることが可能であるならば、増すであろう。
下位バッファ構造との界面にて本質的に緩和されるInpを備える多層構造Iの例において、基板1のバッファ構造は、Inの濃度が0%と約53%との間で変化するInGaAsより成るバッファ層を有利に備える。
バッファ構造はまた、原子の濃度がほぼ一定の、InGaAsやInAlAs等のIII−V材料で作製した追加の層を備えてもよい。
ある特別な除去の場合においては、多層構造Iにおいて少なくとも1つのInP層を除去し、かくしてそれを受け入れ基板5の上に移すことができる。
よって、電気的・電子的性質を十分に利用できる。
例えば、取り外される部分もまたInGaAsやInAlAsを備える場合がこれに当る。後者の材料とInpとの間の電子帯における不連続性は、層の除去に当って非常に良好な電子移動度を生みだす。
他のIII−V化合物を含む、他のドナーウェハ10構成は可能である。
これらの層除去手段の典型的用途は、HEMT(高電子移動度トランジスタ)及びHBT(ヘテロ接合バイポーラトランジスタ)実装を含む。
リサイクル中には、場合により選択的で、一部のIII−V材料を除去し他のIII−V材料は除去しないよう適合された化学エッチング溶液を有利に使用する。
よって例えば、InGaAsで作られた下位層を取り外さずにInP層を除去するため、InPの選択的エッチングを濃縮HCIを含む溶液とともに有利に使用する。
(実施例7)
ドナーウェハ10は下記より成る:
− 下記より成る基板1:
− 被覆バッファ構造との界面にてAsGaで作製した支持基板;
− 前記第1のバッファ構造製造技法により作製し、多層構造Iとの界面にてInGaAsを備えるバッファ構造;
− 除去前にInP及びInGa1−xAs1−yの少なくとも一方を備える多層構造I。
例えば図1aを参照し、除去前の多層構造Iは以下の層から成る対を有利に備える:
− InGaAs(P)で作製した層2;
層2の上の層3、ただし層3は、著しく緩和したInPで作られ、除去すべき有用層の厚みより大きな厚みを持つ。
この種のドナーウェハ10は、上の実施例6で述べた。
除去は、層2より上の多層構造Iの部分に適用し、リサイクルは、HFを含有する溶液等、選択的エッチング溶液を用いた層3の選択的化学エッチングを含み、かくして除去の後に残る層3のほぼ全体を除去することができ、この場合の層2はエッチング停止層のように作用する。
多層構造Iのある1つの特定の構成において、多層構造Iは、層2の下に位置するInPで作製した別の層を備える。
それから、この別のInP層より上の多層構造Iの部分に除去を適用し、リサイクルは、CeIVSOを含有する溶液等、選択的エッチング溶液を用いた層2の選択的化学エッチングを含み、かくして層2のほぼ全体を除去し、この場合の別の下位InP層はエッチング停止層のように作用する。
第3の場合においては、層3の少なくとも部分を除去し、さらに層2を除去するため、2つの選択的エッチングを順次に行うことができる。
多層構造Iのある1つの特定の構成において、多層構造Iは、これらの層2及び3の数個の対を備える。
この構成のある1つの特別な場合において、例えば図3に示すとおり、多層構造Iは層2及び3の対のみから成る。
そして、InPとInGaAs(P)との間の選択的エッチングを有利に含む、本発明によるリサイクルの方法によって区切られる、一回または数回の操作で取り外される一層または数層を伴う、すべての除去の定式を見つけることは有利であり容易である。
(実施例8)
ドナーウェハ10は下記より成る:
− 下記より成る基板1:
− サファイア、またはSiC、またはSiで作製した支持基板、
− 前記第1のバッファ層製造技法により作製した、下記より成るバッファ構造:
− AlGa1−xNで作製した変性バッファ層、ただしxは、サファイアとの界面から始まって0から1にかけて厚みが変化する;
− 転位タイプの結晶学的欠陥を閉じ込めるGaNで作製した追加の層;
− 窒化物層を備える多層構造I。
III−V GaN、AIN、及びInN窒化物は、マイクロエレクトロニクスにおいて、特にコンパクトディスク上で高密度で蓄積されるデータの読み書き等に応用されるレーザ等、あるいは新しいディスプレイ技術のための発光ダイオード等、発光装置において有用である。これらの材料はまた、高出力電子コンポーネントや高温で作動する電子コンポーネントを作るのに適する。
多層構造Iに含まれる窒化物層を作る1つの方法は、それぞれGaN、AIN、またはInN層の堆積のためのトリメチルガリウム、トリメチルアミンアラン、またはトリメチルインジウム等、グループI有機金属の堆積によりGaNで作製した追加層上でのエピタキシ成長である。
同じドナーウェハ10から始まってこれらの窒化物層のいくつかを移すために用いる本発明は、新たな除去操作のために多層構造Iにおいて別の層を準備するための、層を除去する各操作間のリサイクル段階を示す。
よって、数個の技法、主に化学エッチングによる層の平滑化は、除去すべき層の構造的・幾何学的品質を現状どおりに、またはほぼ現状どおりに保つ一方で、この目的の達成を助長する。
GaNの層をエッチングするために用いるフォトエッチング技法は一例である。例えば、R.T.Leonardらによる論文を参照されたい[「GaNの光アシスト型ドライエッチング」(応用物理学誌68(6)、1996年2月5日)(”Photo-assisted dry etching of GaN”, Applied Physics letters 68(6), February 5 1996)]。
ここで扱う特別な例において、窒化物を備える多層構造Iは、図2及び4に示すものに似ている。
図2aを参照し、除去前の多層構造Iは以下の三重層を有利に備える:
− AINで作製した層3A、
− InNで作製した層2、
− GaNで作製した層3B。
有利なことに、多層構造Iは、InNで作製した層によって第1の三重層から隔てられる、ほぼ同じ別の三重層を備える。
この三層構造の利点は、選択する材料ごとに著しく異なる化学的侵食手段を用いることができることにある。
− よって、分極塩素、水素、そして場合によりアルゴンを含むプラズマガスをウェハ10で注入する場合は、特に技術的パラメータを以下のとおりに適合し、InNはGaNまたはAINより低いドライエッチングレートを持つ:
− 好ましくは400ワットから1000ワット、より具体的には約650ワットでの分極無線周波数の電力;
− 500ケルビンから1000ケルビン、好ましくはより1000ケルビンに近い温度;
− 1mT程度の低圧;
− 約25sccmの総流体比で、Cl対H比が2対3程度の組成。
InNに比べたGaN及びAINのエッチング選択性は主に、Ga及びAlを含有する種の揮発性に比べてInClの低い揮発性に起因する。
窒化物の中のN原子はHと極めて良好に化合し、NHの気体分子を形成する。
「GaN,AIN及びInNの原理バイアスエレクトロン・サイクロトロン共鳴プラズマエッチング(応用物理学誌64(17)、1994年4月25日)」[“Law Bias Electron Cyclotron Resonance Plasma Etching of GaN, AIn,and InN”(Applied Physics Letters 64(17), April 25 1994)]におけるS. J. Peartonらによる実験結果を参照し、InNに対するGaNのエッチング比は3対1より大きくてもよく、InNに対するAINのエッチング比は5対1程度であってもよい。
S.J.Peartonらによる前記論文をなおも参照すると、2対1程度のAINに対するGaNのエッチング比を得ることができ、さらに3対2程度のAINに対するInNのドライエッチング比を得ることができる。
除去をGaN層で行う場合は、InNで作られた下位層がエッチング停止層を形成するよう、分極塩素を含むガスを有利に使用できる。
InN層を保つ必要がない場合は、AINで作られた下位層がエッチング停止層を形成するよう、CHを含有するガスを使用し、ドライエッチングを適用することができる。
エッチングの後に保たれた層の表面を仕上げるため、例えば研磨による、追加の仕上げ段階を使用してもよい。
その際、エッチングの後に保たれるこの層は、本発明により再び除去してもよい。
同様に、除去をInN層で行う場合は、CHを含有するガスを使ってInN層の残留物を有利にドライエッチングでき、その際InN層は停止層を形成する。
AINで作られた層を保つ必要がない場合は、塩素を含有するガスを使ったドライエッチングを実施することが可能であり、その際下位InN層は停止層を形成する。
最後に、AINで作られた層を除去する場合は、塩素ガスを使ってドライエッチングを有利に使用でき、他方下位InN層は停止層を形成する。
InN層で隔てられた数個の三重層(AIN、InN、GaN)がある場合は特に、一回の除去操作で数個の層を除去することもできる。
(実施例9)
ドナーウェハ10は下記より成る:
− 下記より成る基板1:
− サファイアまたはSiCまたはSiで作製した支持基板;
− GaNで作製した中間層;
− SiOマスク;
− GaNバッファ層;
− GaNで作製した層を1つ以上含む、連続した窒化物層を備える多層構造I。
バッファ層を作る方法は、本書において、前記第4のバッファ構造製造技法の提示において上述したとおりであり、それはELOG技法を使用し、窒化物層を、特にGaNを、異方的に成長させることを含む。
この構成で用いるSiOマスクは、GaNで作製した中間層上で、互いにほぼ平行に、周期的に配置される帯の形を有利にとる。
各帯の厚みは典型的には数十ミクロン程度であり、他方帯の幅は数ミクロン程度である。
帯を互いに隔てる距離は、典型的には約10ミクロンまたは15ミクロンである。
例えば、13ミクロンの間隔でそれぞれ0.2ミクロンの厚みと5ミクロンの幅を持つ帯の組織があるであろう。
一般的な場合で上述したとおり、これらのSiO帯は、上に堆積されたGaN層において、これらの帯の空き表面の近くで、局所的転位を生じる。
その際、これらの転位がマスクの周辺に位置するGaNの厚みが前記バッファ層を形成する。
前記多層構造Iを形成するため、GaN、またはGaNの格子定数に似た格子定数を備える他の材料の層を、バッファ層の上に堆積させる。
そして多層構造Iは、除去すべき有用層の厚みに等しいかこれを上回る厚みを各々持つ少なくとも2つの層を備える。
ELOGプロセスによりウェハを作る方法の詳細については、「MRS会報(1998年5月、23巻、5号)」(“MRS Bulletin”May 1998,volume 23, No. 5)より抜粋の論文、シュウジ・ナカムラによる記事、表題「1万時間を越える寿命を有するInGaN/GaN/AlGaNベースのレーザダイオード(“InGaN/GaN/AlGaN-Based Laser Diodes with an Estimated Lifetime of Longer than 10000 hours”)」を参照されたい。
特に、この多層構造Iにおいては、実施例8ですでに述べたとおり、InN層等、選択的化学エッチングを伴う停止層を製造時に一体化することができる。
よって、GaNで作られた層を除去した後には、実施例8ですでに述べたとおり、分極塩素を含有するエッチングガスを用いて、下位InN層に対して選択的にGaNをエッチングすることにより、本発明によるリサイクルを実施できる。
対象層における炭素濃度が50%を大きく下回るかこれに等しい、あるいはより具体的に濃度が5%を下回るかこれに等しい炭素等、本書で提示した半導体層の中には他の構成要素を追加できる。
最後に、本発明は、上の例で提示した材料で作製したドナーウェハ10に限定されず、II、III、IV、V、またはVI原子族に属する別の種類の材料、そしてIV−IV、III−V、II−VI原子族に属する合金に属する別の種類の材料をもその範囲に含む。
ただし、合金材料の場合は、二元、三元、四元またはより高度の合金を選んでもよい。
ドナーウェハ10がバッファ層またはバッファ構造を備える場合、本発明は、異なる格子定数を備える2つの隣接構造間で格子定数を適合させることを第1の働きとするバッファ層またはバッファ構造に制限されず、本書においてより概括的に定義した任意のバッファ層またはバッファ構造にも関係する。
さらに、有用層除去の結果として得られる最終的な構造はSGOI、SOI、Si/SGOI構造に限定されず、HEMT及びHBTトランジスタのための構造にも限定されず、レーザで応用される構造にも限定されない。
ドナーウェハから薄層を除去すること、そしてその後に続く除去後にドナーウェハをリサイクルすることを含む、本発明によるプロセスに含まれる種々の段階を示す図。 本発明による除去前の第1のドナーウェハを示す図。 ドナーウェハから始めて薄層を除去すること、そして除去の後にドナーウェハをリサイクルすることを連続して行う、本発明によるプロセスに含まれる種々の段階を示す図。 本発明による第2のドナーウェハを示す図。
符号の説明
1 基板
2 第1の層
3A 第3の層
3B 第2の層
5 受け入れ基板
I 多層構造

Claims (47)

  1. 半導体材料から選択した材料を備える有用層を除去した後のドナーウェハ(10)のリサイクル方法であって、前記ドナーウェハ(10)は基板(1)と多層構造(I)とを連続して備え、前記多層構造(I)は、除去前に、除去すべき有用層を備え、そのプロセスは、除去が行われた側面上での物質除去を含み、物質除去の後には多層構造(I’)の少なくとも一部が残り、バッファ構造(I’)のこの少なくとも一部が除去することのできる別の有用層を1つ以上含み、有用層を再形成する補足的段階をともなわないことを特徴とする、ドナーウェハ(10)のリサイクル方法。
  2. 物質の除去が化学エッチングを含むことを特徴とする、先行する請求項に記載のリサイクル方法。
  3. 前記多層構造(I)が、除去後に、第1の層(2)と前記第1の層(2)上の第2の層(3)とを備えることを特徴とする、先行する請求項1に記載のリサイクル方法。
  4. 前記第1の層(2)が、リサイクル後に除去することができる有用層を備えることを特徴とする、先行する請求項に記載のリサイクル方法。
  5. 前記各々2つの層(2、3)の、その界面近くの2つの材料には、前記第1の層(2)を侵食する容量を大きく上回る、除去すべき前記第2の層(3)を侵食するための容量によって材料を選択的に除去する手段が得られるような材料を選ぶことにより、前記第1の層(2)は前記第2の層(3)の除去の停止層を形成することを特徴とし、さらにこのプロセスが選択的物質除去を含むことを特徴とする、先行する2つの請求項のいずれかに記載のリサイクル方法。
  6. 前記多層構造がそれぞれ前記第1及び第2の層から成る数個の対を備え、各対の前記第2の層(3)は、選択的に材料を除去できる手段によって、同一対の前記第1の層(2)に対して選択的に除去できることを特徴とする、先行する請求項に記載のリサイクル方法。
  7. 除去後の前記多層構造(I)が前記第1の層(2)より下に第3の層(3A)をも備え、前記第3の層(3A)がリサイクル後に除去することができる有用層を備えることを特徴とする、請求項3ないし6の一項に記載のリサイクル方法。
  8. 前記第1の層(2)の材料の自然格子定数が前記第2及び第3の層(3B、3A)の格子定数と大きく異なることを特徴とし、さらに前記第1の層(2)の厚みが前記第2及び第3の層(3B、3A)によって弾性的に歪むことに対して十分に小さいことを特徴とする、先行する請求項に記載のリサイクル方法。
  9. 前記各々第1の層(2)及び第3の層(3A)の2つの材料には、前記第3の層(3A)を侵食する容量を大きく上回る除去すべき前記第1の層(2)を侵食する容量によって物質を選択的に除去するための方法が得られるような材料を選ぶことにより、前記第3の層(3A)は前記第1の層(2)の除去の停止層を形成することを特徴とし、さらにそのプロセスがかかる選択的物質除去の実施を含むことを特徴とする、先行する2つの請求項のいずれかに記載のリサイクル方法。
  10. 多層構造が、それぞれ前記第3の層(3A)、第1の層(2)、第2の層(3B)から成る数個の三重層を備え、これらの層の内1つは場合により、物質を選択的に除去できる手段によって、それより下の同一三重層の部分をなす層に対して選択的に除去されることを特徴とする、先行する3つの請求項のいずれかに記載のリサイクル方法。
  11. 選択的物質除去が選択的化学エッチングを含むことを特徴とする、請求項5、6、9、及び10のいずれかに記載のリサイクル方法。
  12. 対象となる二材料間での化学エッチングの選択性が:
    − 前記2つの材料が異なること;または
    − 少なくとも1つの原子を除き、前記2つの材料がほぼ同じ原子を含むこと;または
    − 前記2つの材料はほぼ同じであるが、一材料における少なくとも1つの原子の原子濃度が、他の材料における同一原子の原子濃度と大きく異なること;または
    − 前記2つの材料の孔密度が異なること、により得られることを特徴とする、先行する請求項に記載のリサイクル方法。
  13. 対象となる二材料間でのエッチングの選択性が、前記第1の層に位置する少なくとも1つの追加原子を除き、前記2つの材料がほぼ同じ原子を含有することにより得られることを特徴とし、さらに前記追加原子がドーピング元素である、先行する請求項に記載のリサイクル方法。
  14. 除去すべき材料の機械的侵食を選択的化学エッチングとの組み合わせで行うことにより、選択的機械的化学的平坦化を用いる、先行する3つの請求項のいずれかに記載のリサイクル方法。
  15. 選択的物質除去が選択的機械的侵食を含むことを特徴とする、請求項5、6、9、及び10のいずれかに記載のリサイクル方法。
  16. 選択的機械的侵食を研磨によって行い、場合により研削エッチング及び化学エッチングの少なくとも一方がこれに付随することを特徴とする、先行する請求項に記載のリサイクル方法。
  17. 選択的物質除去が、脱酸素段階による酸化物層の除去を含み、前記酸化物層が犠牲的であることを特徴とする、請求項5、6、9、及び10のいずれかに記載のリサイクル方法。
  18. 前記犠牲酸化物層を形成するため、多層構造(I)の表面酸化をさらに含むことを特徴とする、先行する請求項に記載のリサイクル方法。
  19. 表面酸化プロセスを使用し、その結果、表面層を酸化することが、それより下の層を酸化することより容易であることを特徴とする、先行する請求項に記載のリサイクル方法。
  20. 前記基板(1)が支持基板とバッファ層とを備え、前記バッファ層が前記基板と前記多層構造(I)との間に位置し、前記バッファ層が一定の化学組成と前記基板との格子不整合とを有する結晶材料から成り、結晶学的欠陥を閉じ込めることを特徴とする、請求項1に記載のリサイクル方法。
  21. 前記バッファ層がSi、SiGe、Ge、または窒化物材料から成ることを特徴とし、さらに前記多層構造(I)が以下の材料、すなわち弾性的に歪むSi、またはSiGe、またはGeの内少なくとも1つを備えることを特徴とする、先行する請求項に記載のリサイクル方法。
  22. 前記基板(1)が支持基板とバッファ構造とを備え、格子定数がその厚みを通じて、前記支持基板の格子定数と、前記支持基板の格子定数と大きく異なる別の格子定数との間で、著しくそして徐々に変化することを特徴とする、請求項1ないし19のいずれかに記載のリサイクル方法。
  23. 前記バッファ構造が前記バッファ層上に追加層をも備え、前記追加層が:
    −欠陥を閉じ込めるに当って十分に厚い;及び
    −前記支持基板の格子定数から若干異なる表面格子定数を備えること、の少なくとも一方を特徴とする、先行する請求項に記載のリサイクル方法。
  24. 前記バッファ構造と前記多層構造(I)の双方が、以下の原子合金族:
    IV−IV族;
    III−V族;
    II−VI族;
    の1つに属する原子合金を備え、この合金が二元、三元、四元またはより高度なタイプであることを特徴とする、先行する3つの請求項の一項に記載のリサイクル方法。
  25. 前記基板(1)が:
    − 第1の構成において:
    − Siの支持基板;
    − Ge濃度が厚みに伴い段階的に増加するSiGeのバッファ層と、前記バッファ層によって緩和されるSiGeの追加層とを備えるバッファ構造;
    − 除去前に、弾性的に歪むSiGe及びSiの少なくとも一方を備える多層構造(I);または
    − 第2の構成において:
    − Siの支持基板;
    − Ge濃度が厚みに伴い段階的に増加するSiGeのバッファ層と、前記バッファ層によって緩和されるSiGeの追加層とを備えるバッファ構造
    − 第1の構成におけるものと同じ層と同じ材料、ただし前記バッファ層のGe濃度は約0%と約100%との間で厚みに伴い増加し、さらに前記バッファ層によって緩和されるSiGeの前記追加層のSi濃度はほぼゼロである;
    − 除去前にAsGa及びGeの少なくとも一方を備える;または
    − 第3の構成において:
    少なくとも前記多層構造(I)に面する厚い部分においてSi;
    − 弾性的に歪むSiGe及びSiの少なくとも一方を備える;または
    − 第4の構成において:
    − 前記バッファ構造との界面にてAsGaを備える支持基板;
    − 三元タイプまたはより高度なIII−IV族に属する原子合金を備えるバッファ層を備えるバッファ構造、ただしその組成は(Al,Ga,In)−(N,P,As)の可能な組み合わせの中から選ばれ、そして少なくとも2つの要素はIII族の中から選ばれ、あるいは少なくとも2つの要素はV族の中から選ばれ、これら2つの要素は前記バッファ層の厚みの中で段階的に変化する濃度を有する;
    − 除去前に、III−V族に属する合金を備える多層;または
    − 第5の構成において:第4の構成におけるものと同じ層と同じ材料、ただし例外として:
    − 前記バッファ構造はまた、その前記支持基板との界面の反対側の面の近くでInPの格子定数に類似する格子定数を有する;及び
    − 前記多層は、除去前に、InP及びInGaAsの少なくとも一方を備える;または
    − 第6の構成において:
    − サファイアまたはSiCまたはSiの支持基板;
    − AlGa1−xNのバッファ層、ただしxは、前記支持基板との界面から始まって0ないし1にかけて厚みが変化する;
    − 場合によっては任意にGaNの追加層;
    − 除去前に、AIN、InN、及びGaNを備える多層;または
    − 第7の構成において:
    − サファイアまたはSiCまたはSiの支持基板;
    − 場合によりGaNの層;
    − マスク;
    − GaNのバッファ層;
    − 除去前にGaN、場合により他の窒化物とを備える多層、を備えることを特徴とする、請求項1ないし19の一項に記載のリサイクル方法。
  26. 前記多層構造(1)が:
    − 第1の構成において:
    − 概ね弾性的に緩和されるSiGeの2つの層;及び
    − 下記より成る、前記2つのSiGe層の間の中間層:
    − 隣接するSiGeエリアの格子定数に類似する格子定数を備えるべく弾性的に歪むSi;または
    − Geの濃度が前記2つの隣接する層の各々におけるGe濃度から大きく異なり、前記隣接するエリアの格子定数に類似する格子定数を備えるべく弾性的に歪むSiGe;または
    − 添加Siまたは添加SiGe;
    ただし、これら3つの層の少なくとも一層は、それの上を覆う層の選択的化学エッチングのための停止層である;または
    − 第2の構成において:
    − GaAsの2つの層;
    − 前記2つのGaAs層の間に介在するAlGaAsの1つの層;
    ただし、これら3つの層の少なくとも一層は、それの上を覆う層の選択的化学エッチングのための停止層である;または
    − 第3の構成において:
    − 弾性的に概ね緩和されるSiの2つの層;及び
    − 下記より成る、前記2つのSi層の間の中間層:
    − 前記隣接するSiエリアの格子定数に類似する格子定数を備えるべく弾性的に歪むSiGe;または
    − 添加Siまたは添加SiGe;
    ただし、これら3つの層の少なくとも一層は、それの上を覆う層の選択的化学エッチングのための停止層である;または
    − 第5の構成において:
    − InPの2つの層;
    − 前記2つのInP層の間のInGaAsPの中間層:
    ただし、これら3つの層の少なくとも一層は、それの上を覆う層の選択的化学エッチングのための停止層である;または
    − 第6の構成において:
    − AIN層とGaN層との間のInNの中間層;
    − 第7の構成において:
    − 2つのGaNの層の間のInNの中間層、を備えることを特徴とする、請求項25を組み合わせた請求項3ないし19の一項に記載のリサイクル方法。
  27. 前記ドナーウェハ(10)の仕上げ段階を物質除去より前または後に行うことを特徴とする、先行する請求項のいずれかに記載のリサイクル方法。
  28. 前記ドナーウェハ(10)が、炭素をさらに備える少なくとも1つの層を備え、前記層における炭素濃度が50%を大きく下回るかこれに等しい、先行する請求項のいずれかに記載のリサイクル方法。
  29. 前記ドナーウェハ(10)が、炭素をさらに備える少なくとも1つの層を備え、前記層における炭素濃度が5%を大きく下回るかこれに等しい、先行する請求項のいずれかに記載のリサイクル方法。
  30. 受け入れ基板(5)の上に移されることとなるドナーウェハ上の有用層の除去方法であって、前記方法が:
    (a) 除去すべき前記有用層の側で前記ドナーウェハ(10)を前記受け入れ基板(5)に結合すること;
    (b)前記ドナーウェハ(10)の前記多層構造(I)に含まれる前記有用層を分離すること;
    (c)請求項1ないし29の一項に記載のリサイクル方法に従って前記ドナーウェハ10をリサイクルすることと、を含むことを特徴とする、有用層の除去方法。
  31. 前記ドナーウェハ(10)の前記多層構造(I)が上を覆われた層の物質除去に対する停止層を備えることを特徴とし、段階(b)の分離が前記停止層の上を覆う前記多層構造の部分に関係することを特徴とし、そして段階(c)のリサイクルが請求項5ないし21の一項に記載のリサイクル方法に準拠することを特徴とする、先行する請求項に記載の有用層の除去方法。
  32. 有用層の除去方法が、段階(a)より前に、結合層の形成を含むことを特徴とする、先行する2つの請求項の一項に記載の有用層の除去方法。
  33. − 有用層の除去方法が、段階(a)より前に、前記有用層の下での脆化の形成を含むことを特徴とし、さらに:
    − 前記有用層を備える構造を前記ドナーウェハ(10)から分離するため、前記脆化区域の中にエネルギーを供給することにより段階(b)を適用することを特徴とする、先行する3つの請求項の一項に記載の有用層の除去方法。
  34. 原子種の注入により前記脆化区域を形成することを特徴とする、先行する請求項に記載の有用層の除去方法。
  35. 前記注入される原子種が水素及びヘリウムの少なくとも一方をある割合で含むことを特徴とする、先行する請求項に記載の有用層の除去方法。
  36. 層の多孔質化により前記脆化区域を形成することを特徴とする、請求項34に記載の有用層の除去方法。
  37. 有用層の除去方法が、段階(b)より後に、分離が行われた前記有用層の表面を仕上げるもう1つの段階を含むことを特徴とする、請求項30ないし36の一項に記載の有用層の除去方法。
  38. ドナーウェハから有用層を周期的に除去する方法であって、一連の有用層除去段階を実行し、これらの段階の各々が請求項30ないし37の一項に記載の方法に適合することを特徴とする、ドナーウェハから有用層を周期的に除去する方法。
  39. 前記受け入れ基板(5)と前記有用層とを備える構造を形成するための、先行する請求項に記載の周期的除去方法、または請求項30ないし37の一項に記載の除去方法の適用であって、前記有用層が下記材料:SiGe、Si、(Al,Ga,In)−(N,P,As)の可能な組み合わせの中から選ばれた組成を有するIII−V族に属する合金の内少なくとも1つを含む、適用。
  40. 絶縁体上半導体構造を作るための、請求項38に記載の周期的除去方法、または請求項30ないし37の一項に記載の除去方法の適用であって、この後者の構造が前記受け入れ基板(5)と前記有用層とを備え、前記有用層が前記絶縁体上半導体構造の半導体層の少なくとも部分である、適用。
  41. 除去により有用層を提供し、且つ請求項1ないし29の一項に記載の方法によりリサイクルできるドナーウェハ(10)であって、基板(1)と前記有用層を提供した前記多層構造(I)の残存部分とを順次に備え、除去の後、前記多層構造(I)の残存部分になお、除去すべき他の有用層を1つ以上収容するに際し、十分な厚みがあることを特徴とする、ドナーウェハ(10)。
  42. 前記多層構造(I)の前記残存部分が、上を覆われた層で行われる選択的物質除去の停止層を備えることを特徴とする、先行する請求項に記載のドナーウェハ(10)。
  43. 前記停止層に、上を覆われた層の選択的物資除去の後に除去することができる有用層を含むに当って十分な厚みがあることを特徴とする、先行する請求項に記載のドナーウェハ(10)。
  44. 前記停止層が、隣接する層によって弾性的に歪むことに対して十分に薄いことを特徴とする、請求項40に記載のドナーウェハ(10)。
  45. 選択的物資除去が選択的化学エッチングを含むことを特徴とし、さらに前記停止層とそれに覆われた層とがそれぞれ:
    − 2つの異なる材料で作られること;または
    − 少なくとも1つの原子を除き、ほぼ同じ原子を含有する2つの材料で作られること;または
    − ほぼ同じ2つの材料で作られるが、ただし少なくとも1つの原子の原子濃度が前記他の材料における同一原子の原子濃度と大きく異なること、または
    − 異なる孔密度を有する2つの材料で作られることにより、前記二材料間の化学エッチングが選択的となることを特徴とする、先行する3つの請求項の一項に記載のドナーウェハ(10)。
  46. 前記多層構造(I)がなお選択的物資除去のための数個の停止層を備えることを特徴とする、先行する4つの請求項の一項に記載のドナーウェハ(10)。
  47. 前記基板(1)が支持基板とバッファ構造とを備え、前記バッファ構造が前記支持基板と前記多層構造(I)との間に位置することを特徴とする、請求項42ないし47の一項に記載のドナーウェハ(10)。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124581A (ja) * 2009-12-11 2011-06-23 Soitec Silicon On Insulator Technologies 薄いsoiデバイスの製造
JP2012514318A (ja) * 2008-12-31 2012-06-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド チャネル半導体合金を備えたトランジスタにおける堆積不均一性の低減によるスレッショルド電圧ばらつきの低減
WO2012099701A1 (en) * 2010-12-31 2012-07-26 Solexel, Inc. Method for reconstructing a semiconductor template
JP2013136474A (ja) * 2011-12-28 2013-07-11 Nichia Corp 基板の再生方法及び該再生方法を用いた窒化物半導体素子の製造方法
JP2014045097A (ja) * 2012-08-27 2014-03-13 Sharp Corp 再生基板の製造方法
KR101416736B1 (ko) * 2011-03-09 2014-07-09 소이텍 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조의 형성 방법
KR101490779B1 (ko) 2007-10-23 2015-02-09 소이텍 기판의 분리 방법
WO2015019539A1 (ja) * 2013-08-06 2015-02-12 シャープ株式会社 再生基板の製造方法
JP2018172273A (ja) * 2011-06-29 2018-11-08 ザ リージェンツ オブ ザ ユニヴァシティ オブ ミシガン エピタキシャルリフトオフ後のウエハーの再利用のための犠牲エッチング保護層
KR101905770B1 (ko) 2017-04-17 2018-12-05 한국과학기술원 기공층이 형성된 Ge 기판을 이용한 화합물 반도체 제조 방법

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US7018910B2 (en) * 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US20090325362A1 (en) * 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
JP5047609B2 (ja) * 2003-01-07 2012-10-10 ソワテク 除去構造を含んでなるウェハーの、その薄層を除去した後の、機械的手段による循環使用
FR2892228B1 (fr) * 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
US7825006B2 (en) * 2004-05-06 2010-11-02 Cree, Inc. Lift-off process for GaN films formed on SiC substrates and devices fabricated using the method
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
US7932111B2 (en) * 2005-02-23 2011-04-26 Cree, Inc. Substrate removal process for high light extraction LEDs
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
KR100672731B1 (ko) * 2005-10-04 2007-01-24 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
EP1933384B1 (en) * 2006-12-15 2013-02-13 Soitec Semiconductor heterostructure
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US20080173895A1 (en) * 2007-01-24 2008-07-24 Sharp Laboratories Of America, Inc. Gallium nitride on silicon with a thermal expansion transition buffer layer
KR20080113479A (ko) * 2007-06-25 2008-12-31 엘지이노텍 주식회사 웨이퍼 재활용 방법
US20090042353A1 (en) * 2007-08-09 2009-02-12 Yi Ma Integrated circuit fabrication process for a high melting temperature silicide with minimal post-laser annealing dopant deactivation
US7737036B2 (en) * 2007-08-09 2010-06-15 Applied Materials, Inc. Integrated circuit fabrication process with minimal post-laser annealing dopant deactivation
US7863193B2 (en) * 2007-08-09 2011-01-04 Applied Materials, Inc. Integrated circuit fabrication process using a compression cap layer in forming a silicide with minimal post-laser annealing dopant deactivation
US7998835B2 (en) * 2008-01-15 2011-08-16 Globalfoundries Singapore Pte. Ltd. Strain-direct-on-insulator (SDOI) substrate and method of forming
US8299485B2 (en) * 2008-03-19 2012-10-30 Soitec Substrates for monolithic optical circuits and electronic circuits
FR2929758B1 (fr) * 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
US7745853B2 (en) * 2008-06-18 2010-06-29 Chang Gung University Multi-layer structure with a transparent gate
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
FR2955205B1 (fr) * 2009-12-16 2012-09-21 St Microelectronics Sa Dispositif microelectronique, en particulier capteur d'image a illumination par la face arriere et procede de fabrication
US8367519B2 (en) * 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
TWI562195B (en) * 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
US8536022B2 (en) 2010-05-19 2013-09-17 Koninklijke Philips N.V. Method of growing composite substrate using a relaxed strained layer
US8692261B2 (en) * 2010-05-19 2014-04-08 Koninklijke Philips N.V. Light emitting device grown on a relaxed layer
US9564320B2 (en) * 2010-06-18 2017-02-07 Soraa, Inc. Large area nitride crystal and method for making it
MY167902A (en) * 2011-05-26 2018-09-26 Solexel Inc Method and apparatus for reconditioning a carrier wafer for reuse
CN102820251A (zh) * 2011-06-08 2012-12-12 中国科学院上海微系统与信息技术研究所 一种基于键合工艺的高k介质埋层的soi材料制备方法
FR2977069B1 (fr) * 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
CN103165512A (zh) * 2011-12-14 2013-06-19 中国科学院上海微系统与信息技术研究所 一种超薄绝缘体上半导体材料及其制备方法
KR101984934B1 (ko) * 2012-11-21 2019-09-03 서울바이오시스 주식회사 기판 재생 방법 및 재생 기판
KR102071034B1 (ko) 2013-02-28 2020-01-29 서울바이오시스 주식회사 질화물 기판 제조 방법
US20140264456A1 (en) * 2013-03-15 2014-09-18 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device
KR102116828B1 (ko) * 2013-04-29 2020-06-01 서울바이오시스 주식회사 기판 재생 방법
CN105993063A (zh) * 2013-12-02 2016-10-05 应用材料公司 用于基板处理的方法
WO2015112308A1 (en) 2014-01-23 2015-07-30 Sunedison Semiconductor Limited High resistivity soi wafers and a method of manufacturing thereof
EP3221885B1 (en) 2014-11-18 2019-10-23 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
EP3221884B1 (en) 2014-11-18 2022-06-01 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafers with charge trapping layers and method of manufacturing thereof
US10224233B2 (en) 2014-11-18 2019-03-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation
CN104377301A (zh) * 2014-11-24 2015-02-25 苏州矩阵光电有限公司 一种ⅲ-ⅴ族化合物半导体霍尔元件及其制备方法
CN104393168A (zh) * 2014-11-25 2015-03-04 苏州矩阵光电有限公司 一种霍尔元件及其制备方法
JP6517360B2 (ja) 2015-03-03 2019-05-22 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法
JP6637515B2 (ja) 2015-03-17 2020-01-29 グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. 半導体オン・インシュレータ構造の製造において使用するための熱的に安定した電荷トラップ層
JP6533309B2 (ja) 2015-06-01 2019-06-19 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 多層構造体の製造方法
JP6592534B2 (ja) * 2015-06-01 2019-10-16 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 多層構造体及びその製造方法
CN104932194A (zh) * 2015-07-22 2015-09-23 京东方科技集团股份有限公司 一种掩膜板及其制备方法、掩膜板的回收方法
US9496128B1 (en) 2015-10-15 2016-11-15 International Business Machines Corporation Controlled spalling utilizing vaporizable release layers
CN105374664A (zh) * 2015-10-23 2016-03-02 中国科学院上海微系统与信息技术研究所 一种InP薄膜复合衬底的制备方法
SG10201913407TA (en) 2015-11-20 2020-03-30 Globalwafers Co Ltd Manufacturing method of smoothing a semiconductor surface
US10468294B2 (en) 2016-02-19 2019-11-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
WO2017142849A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
US9831115B2 (en) 2016-02-19 2017-11-28 Sunedison Semiconductor Limited (Uen201334164H) Process flow for manufacturing semiconductor on insulator structures in parallel
WO2017155806A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
WO2017155808A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
EP3758050A1 (en) 2016-03-07 2020-12-30 GlobalWafers Co., Ltd. Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
EP3469120B1 (en) 2016-06-08 2022-02-02 GlobalWafers Co., Ltd. High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
CN110178211B (zh) 2016-10-26 2022-12-13 环球晶圆股份有限公司 具有增强电荷俘获效率的高电阻率绝缘体上硅衬底
US10700012B2 (en) * 2017-04-14 2020-06-30 Qualcomm Incorporated Porous silicon dicing
EP3989272A1 (en) 2017-07-14 2022-04-27 Sunedison Semiconductor Limited Method of manufacture of a semiconductor on insulator structure
CN109786306A (zh) * 2018-03-22 2019-05-21 苏州捷芯威半导体有限公司 半导体器件制造方法和衬底支撑结构
FR3079345B1 (fr) * 2018-03-26 2020-02-21 Soitec Procede de fabrication d'un substrat pour dispositif radiofrequence
FR3079346B1 (fr) * 2018-03-26 2020-05-29 Soitec Procede de fabrication d'un substrat donneur pour le transfert d'une couche piezoelectrique, et procede de transfert d'une telle couche piezoelectrique
US10818540B2 (en) 2018-06-08 2020-10-27 Globalwafers Co., Ltd. Method for transfer of a thin layer of silicon
US11466384B2 (en) 2019-01-08 2022-10-11 Slt Technologies, Inc. Method of forming a high quality group-III metal nitride boule or wafer using a patterned substrate
JP2023513570A (ja) 2020-02-11 2023-03-31 エスエルティー テクノロジーズ インコーポレイテッド 改善されたiii族窒化物基板、その製造方法、並びにその使用方法
US11721549B2 (en) 2020-02-11 2023-08-08 Slt Technologies, Inc. Large area group III nitride crystals and substrates, methods of making, and methods of use
CN111653649B (zh) * 2020-06-05 2023-09-05 中国科学院上海微系统与信息技术研究所 一种Si基InGaAs光电探测器的制备方法及光电探测器
CN111933518A (zh) * 2020-08-18 2020-11-13 西安电子科技大学 基于SiC衬底和LiCoO2缓冲层的AlN单晶材料制备方法
CN112967930B (zh) * 2021-02-07 2023-05-12 西安微电子技术研究所 一种SiC晶圆的金属化层剥离方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284558A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 積層半導体基板及びその製造方法並びに半導体装置
JP2002118254A (ja) * 2000-08-01 2002-04-19 Mitsubishi Materials Silicon Corp 半導体基板と電界効果型トランジスタ並びにSiGe層の形成方法及びこれを用いた歪みSi層の形成方法と電界効果型トランジスタの製造方法
JP2002329664A (ja) * 2001-04-26 2002-11-15 Mitsubishi Materials Silicon Corp SiGe層の形成方法及びこれを用いた歪みSi層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みSiウェーハと電界効果型トランジスタ
US6500732B1 (en) * 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US6159824A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Silicon-on-silicon wafer bonding process using a thin film blister-separation method
FR2775121B1 (fr) 1998-02-13 2000-05-05 Picogiga Sa Procede de fabrication de substrats en film mince de materiau semiconducteur, structures epitaxiales de materiau semiconducteur formees sur de tels substrats, et composants obtenus a partir de ces structures
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
FR2783254B1 (fr) * 1998-09-10 2000-11-10 France Telecom Procede d'obtention d'une couche de germanium monocristallin sur un substrat de silicium monocristallin,et produits obtenus
US6555443B1 (en) * 1998-11-11 2003-04-29 Robert Bosch Gmbh Method for production of a thin film and a thin-film solar cell, in particular, on a carrier substrate
JP2000223682A (ja) * 1999-02-02 2000-08-11 Canon Inc 基体の処理方法及び半導体基板の製造方法
FR2794893B1 (fr) * 1999-06-14 2001-09-14 France Telecom Procede de fabrication d'un substrat de silicium comportant une mince couche d'oxyde de silicium ensevelie
US6690043B1 (en) * 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
US6750130B1 (en) * 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
EP1309989B1 (en) * 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
WO2002082514A1 (en) * 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US6953736B2 (en) * 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
US6841001B2 (en) * 2002-07-19 2005-01-11 Cree, Inc. Strain compensated semiconductor structures and methods of fabricating strain compensated semiconductor structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6500732B1 (en) * 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
JP2001284558A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 積層半導体基板及びその製造方法並びに半導体装置
JP2002118254A (ja) * 2000-08-01 2002-04-19 Mitsubishi Materials Silicon Corp 半導体基板と電界効果型トランジスタ並びにSiGe層の形成方法及びこれを用いた歪みSi層の形成方法と電界効果型トランジスタの製造方法
JP2002329664A (ja) * 2001-04-26 2002-11-15 Mitsubishi Materials Silicon Corp SiGe層の形成方法及びこれを用いた歪みSi層の形成方法と電界効果型トランジスタの製造方法、並びに半導体ウェーハ及びこれを用いた歪みSiウェーハと電界効果型トランジスタ

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101490779B1 (ko) 2007-10-23 2015-02-09 소이텍 기판의 분리 방법
JP2012514318A (ja) * 2008-12-31 2012-06-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド チャネル半導体合金を備えたトランジスタにおける堆積不均一性の低減によるスレッショルド電圧ばらつきの低減
JP2011124581A (ja) * 2009-12-11 2011-06-23 Soitec Silicon On Insulator Technologies 薄いsoiデバイスの製造
KR101384872B1 (ko) 2010-12-31 2014-04-18 솔렉셀, 인크. 반도체 템플레이트를 재구성하기 위한 방법
WO2012099701A1 (en) * 2010-12-31 2012-07-26 Solexel, Inc. Method for reconstructing a semiconductor template
US9018678B2 (en) 2011-03-09 2015-04-28 Soitec Method for forming a Ge on III/V-on-insulator structure
KR101416736B1 (ko) * 2011-03-09 2014-07-09 소이텍 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조의 형성 방법
KR101806913B1 (ko) 2011-03-09 2017-12-08 소이텍 절연체 상 Ⅲ/Ⅴ 상의 Ge 구조의 형성 방법
JP2018172273A (ja) * 2011-06-29 2018-11-08 ザ リージェンツ オブ ザ ユニヴァシティ オブ ミシガン エピタキシャルリフトオフ後のウエハーの再利用のための犠牲エッチング保護層
JP2013136474A (ja) * 2011-12-28 2013-07-11 Nichia Corp 基板の再生方法及び該再生方法を用いた窒化物半導体素子の製造方法
JP2014045097A (ja) * 2012-08-27 2014-03-13 Sharp Corp 再生基板の製造方法
WO2015019539A1 (ja) * 2013-08-06 2015-02-12 シャープ株式会社 再生基板の製造方法
KR101905770B1 (ko) 2017-04-17 2018-12-05 한국과학기술원 기공층이 형성된 Ge 기판을 이용한 화합물 반도체 제조 방법

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