JP2002359201A - 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 - Google Patents
半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法Info
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- JP2002359201A JP2002359201A JP2001165692A JP2001165692A JP2002359201A JP 2002359201 A JP2002359201 A JP 2002359201A JP 2001165692 A JP2001165692 A JP 2001165692A JP 2001165692 A JP2001165692 A JP 2001165692A JP 2002359201 A JP2002359201 A JP 2002359201A
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Abstract
(57)【要約】
【課題】 半導体基板と電界効果型トランジスタ並びに
ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形
成方法と電界効果型トランジスタの製造方法において、
貫通転位密度を低減すること。 【解決手段】 Ｓｉ基板１上にＳｉＧｅ層３、４を備
え、前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内部の少な
くとも一部にＳｉＧｅ層の表面よりも不純物濃度を高く
した高濃度領域２を備える。
ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形
成方法と電界効果型トランジスタの製造方法において、
貫通転位密度を低減すること。 【解決手段】 Ｓｉ基板１上にＳｉＧｅ層３、４を備
え、前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内部の少な
くとも一部にＳｉＧｅ層の表面よりも不純物濃度を高く
した高濃度領域２を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板と電界効果型トランジスタ並
びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法に関する。
等に用いられる半導体基板と電界効果型トランジスタ並
びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）ウェーハ上にＳ
ｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキ
シャル成長した歪みＳｉ層をチャネル領域に用いた高速
のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されて
いる。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定
数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生
じ、そのためＳｉのバンド構造が変化して縮退が解けて
キャリア移動度が高まる。したがって、この歪みＳｉ層
をチャネル領域として用いることにより通常の１．５〜
８倍程度の高速化が可能になるものである。また、プロ
セスとしてＣＺ法による通常のシリコン基板を基板とし
て使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現
可能にするものである。
ｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキ
シャル成長した歪みＳｉ層をチャネル領域に用いた高速
のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されて
いる。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定
数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生
じ、そのためＳｉのバンド構造が変化して縮退が解けて
キャリア移動度が高まる。したがって、この歪みＳｉ層
をチャネル領域として用いることにより通常の１．５〜
８倍程度の高速化が可能になるものである。また、プロ
セスとしてＣＺ法による通常のシリコン基板を基板とし
て使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現
可能にするものである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、シリコン基板上に良質なＳｉＧｅ層をエピタキシ
ャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定
数の違いから、転位等により結晶性に問題があった。こ
のために、従来、以下のような種々の提案が行われてい
た。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、シリコン基板上に良質なＳｉＧｅ層をエピタキシ
ャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定
数の違いから、転位等により結晶性に問題があった。こ
のために、従来、以下のような種々の提案が行われてい
た。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
基板を用いてＧｅ組成比を一定の傾斜で変化させたバッ
ファ層を用いる方法等が提案されている（U.S.Patent
5,442,205、U.S.Patent5,221,413、PCT WO98/00857、特
開平6-252046号公報等）。
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
基板を用いてＧｅ組成比を一定の傾斜で変化させたバッ
ファ層を用いる方法等が提案されている（U.S.Patent
5,442,205、U.S.Patent5,221,413、PCT WO98/00857、特
開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、基板表面の貫通転位密度が
まだ高く、貫通転位によるトランジスタの動作不良を防
ぐために貫通転位の低減がさらに要望されている。
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術では、基板表面の貫通転位密度が
まだ高く、貫通転位によるトランジスタの動作不良を防
ぐために貫通転位の低減がさらに要望されている。
【０００６】本発明は、前述の課題に鑑みてなされたも
ので、ＳｉＧｅ層の貫通転位密度を低減した半導体基板
と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法
及びこれを用いた歪みＳｉ層の形成方法と電界効果型ト
ランジスタの製造方法を提供することを目的とする。
ので、ＳｉＧｅ層の貫通転位密度を低減した半導体基板
と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法
及びこれを用いた歪みＳｉ層の形成方法と電界効果型ト
ランジスタの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上の少なくと
も表面が格子緩和したＳｉＧｅ層とを備え、前記Ｓｉ基
板表面又は前記ＳｉＧｅ層の内部の少なくとも一部に、
ＳｉＧｅ層の表面よりも不純物濃度を高くした高濃度領
域が形成されていることを特徴とする。また、本発明の
ＳｉＧｅ層の形成方法は、Ｓｉ基板上に少なくとも表面
が格子緩和したＳｉＧｅ層をエピタキシャル成長する方
法であって、前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内
部の少なくとも一部にＳｉＧｅ層の表面よりも不純物濃
度を高くした高濃度領域を形成することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上に少なくとも
表面が格子緩和したＳｉＧｅ層が形成された半導体基板
であって、上記本発明のＳｉＧｅ層の形成方法により前
記ＳｉＧｅ層が形成されていることを特徴とする。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上の少なくと
も表面が格子緩和したＳｉＧｅ層とを備え、前記Ｓｉ基
板表面又は前記ＳｉＧｅ層の内部の少なくとも一部に、
ＳｉＧｅ層の表面よりも不純物濃度を高くした高濃度領
域が形成されていることを特徴とする。また、本発明の
ＳｉＧｅ層の形成方法は、Ｓｉ基板上に少なくとも表面
が格子緩和したＳｉＧｅ層をエピタキシャル成長する方
法であって、前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内
部の少なくとも一部にＳｉＧｅ層の表面よりも不純物濃
度を高くした高濃度領域を形成することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上に少なくとも
表面が格子緩和したＳｉＧｅ層が形成された半導体基板
であって、上記本発明のＳｉＧｅ層の形成方法により前
記ＳｉＧｅ層が形成されていることを特徴とする。
【０００８】これらの半導体基板及びＳｉＧｅ層の形成
方法では、Ｓｉ基板表面又はＳｉＧｅ層の内部の少なく
とも一部に、ＳｉＧｅ層の表面よりも不純物濃度を高く
した高濃度領域が形成されるので、転位が高濃度領域の
局所的な歪みや格子欠陥等により誘発、捕捉あるいは終
端され、ＳｉＧｅ層表面の貫通転位を低減することがで
きると共に、いわゆるクロスハッチ等に起因した表面ラ
フネスも減少する。詳述すると、高濃度領域のドーパン
ト原子の近傍には、原子配置の局所的な歪みや点欠陥、
クラスター状の欠陥あるいは析出が存在し、成膜中に発
生するミスフィット転位等の転位は高濃度領域側で発生
しやすくなり、ＳｉＧｅ層の表面での転位の発生が低減
される。また、発生した転位は高濃度領域側に運動しや
すく、ドーパント原子近傍の局所的歪みや欠陥により捕
捉あるいは終端されやすく、ＳｉＧｅ層の最表面に現れ
て貫通転位となる転位の数が減少する。なお、ＳｉＧｅ
層の表面は、不純物濃度が高濃度領域より低いため、表
面側に作製されるデバイスの特性悪化を防ぐことができ
る。なお、本発明における「格子緩和」は、完全にＳｉ
Ｇｅの格子定数まで格子緩和したものだけでなく、少し
でも格子緩和した状態も含むものとする。
方法では、Ｓｉ基板表面又はＳｉＧｅ層の内部の少なく
とも一部に、ＳｉＧｅ層の表面よりも不純物濃度を高く
した高濃度領域が形成されるので、転位が高濃度領域の
局所的な歪みや格子欠陥等により誘発、捕捉あるいは終
端され、ＳｉＧｅ層表面の貫通転位を低減することがで
きると共に、いわゆるクロスハッチ等に起因した表面ラ
フネスも減少する。詳述すると、高濃度領域のドーパン
ト原子の近傍には、原子配置の局所的な歪みや点欠陥、
クラスター状の欠陥あるいは析出が存在し、成膜中に発
生するミスフィット転位等の転位は高濃度領域側で発生
しやすくなり、ＳｉＧｅ層の表面での転位の発生が低減
される。また、発生した転位は高濃度領域側に運動しや
すく、ドーパント原子近傍の局所的歪みや欠陥により捕
捉あるいは終端されやすく、ＳｉＧｅ層の最表面に現れ
て貫通転位となる転位の数が減少する。なお、ＳｉＧｅ
層の表面は、不純物濃度が高濃度領域より低いため、表
面側に作製されるデバイスの特性悪化を防ぐことができ
る。なお、本発明における「格子緩和」は、完全にＳｉ
Ｇｅの格子定数まで格子緩和したものだけでなく、少し
でも格子緩和した状態も含むものとする。
【０００９】本発明の半導体基板は、前記高濃度領域の
不純物濃度が１×１０18／ｃｍ3以上かつ１×１０21／
ｃｍ3以下であることが好ましい。また、本発明のＳｉ
Ｇｅ層の形成方法は、前記高濃度領域の不純物濃度を１
×１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下にする
ことが好ましい。
不純物濃度が１×１０18／ｃｍ3以上かつ１×１０21／
ｃｍ3以下であることが好ましい。また、本発明のＳｉ
Ｇｅ層の形成方法は、前記高濃度領域の不純物濃度を１
×１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下にする
ことが好ましい。
【００１０】これらの半導体基板及びＳｉＧｅ層の形成
方法では、高濃度領域の不純物濃度が１×１０18／ｃｍ
3以上かつ１×１０21／ｃｍ3以下とされるので、後述す
るように１×１０18／ｃｍ3以上では大幅に貫通転位の
低減されると共に、１×１０2 1／ｃｍ3以下であるた
め、良好な結晶性を維持することができる。
方法では、高濃度領域の不純物濃度が１×１０18／ｃｍ
3以上かつ１×１０21／ｃｍ3以下とされるので、後述す
るように１×１０18／ｃｍ3以上では大幅に貫通転位の
低減されると共に、１×１０2 1／ｃｍ3以下であるた
め、良好な結晶性を維持することができる。
【００１１】本発明の半導体基板は、前記ＳｉＧｅ層の
少なくとも一部にＧｅ組成比を表面に向けて漸次増加さ
せた傾斜組成領域を備えていることが好ましい。また、
本発明の歪みＳｉ層の形成方法は、前記ＳｉＧｅ層のう
ち少なくとも一部にＧｅ組成比を表面に向けて漸次増加
させた傾斜組成領域を形成することが好ましい。
少なくとも一部にＧｅ組成比を表面に向けて漸次増加さ
せた傾斜組成領域を備えていることが好ましい。また、
本発明の歪みＳｉ層の形成方法は、前記ＳｉＧｅ層のう
ち少なくとも一部にＧｅ組成比を表面に向けて漸次増加
させた傾斜組成領域を形成することが好ましい。
【００１２】これらの半導体基板及びＳｉＧｅ層の形成
方法では、ＳｉＧｅ層のうち少なくとも一部にＧｅ組成
比を表面に向けて漸次増加させた傾斜組成領域が形成さ
れるので、ＳｉＧｅ層中の転位の発生や成長を抑制する
ことができ、最終的なＳｉＧｅ層表面の転位密度を低減
することができる。
方法では、ＳｉＧｅ層のうち少なくとも一部にＧｅ組成
比を表面に向けて漸次増加させた傾斜組成領域が形成さ
れるので、ＳｉＧｅ層中の転位の発生や成長を抑制する
ことができ、最終的なＳｉＧｅ層表面の転位密度を低減
することができる。
【００１３】本発明の半導体基板は、上記本発明の半導
体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を
介して配された歪みＳｉ層を備えていることを特徴とす
る。また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板
上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であ
って、前記Ｓｉ基板上のＳｉＧｅ層を、上記本発明のＳ
ｉＧｅ層の形成方法により成膜することを特徴とする。
体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を
介して配された歪みＳｉ層を備えていることを特徴とす
る。また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板
上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であ
って、前記Ｓｉ基板上のＳｉＧｅ層を、上記本発明のＳ
ｉＧｅ層の形成方法により成膜することを特徴とする。
【００１４】上記半導体基板では、上記本発明の半導体
基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して配された歪みＳｉ層を備え、また上記歪みＳｉ層の
形成方法では、Ｓｉ基板上のＳｉＧｅ層を、上記本発明
のＳｉＧｅ層の形成方法により成膜するので、例えば歪
みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた
集積回路用の歪みＳｉ層又は半導体基板として好適であ
る。
基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して配された歪みＳｉ層を備え、また上記歪みＳｉ層の
形成方法では、Ｓｉ基板上のＳｉＧｅ層を、上記本発明
のＳｉＧｅ層の形成方法により成膜するので、例えば歪
みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた
集積回路用の歪みＳｉ層又は半導体基板として好適であ
る。
【００１５】本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成することを特徴とす
る。また、本発明の電界効果型トランジスタは、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタであって、
上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ
層が形成されていることを特徴とする。
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成することを特徴とす
る。また、本発明の電界効果型トランジスタは、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタであって、
上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ
層が形成されていることを特徴とする。
【００１６】上記本発明の半導体基板の前記歪みＳｉ層
に前記チャネル領域を有し、また上記電界効果型トラン
ジスタの製造方法では、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成し、また上記電界効果
型トランジスタでは、上記本発明の歪みＳｉ層の形成方
法により前記歪みＳｉ層が形成されるので、良質な歪み
Ｓｉ層により高特性な電界効果型トランジスタを高歩留
まりで得ることができる。
に前記チャネル領域を有し、また上記電界効果型トラン
ジスタの製造方法では、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成し、また上記電界効果
型トランジスタでは、上記本発明の歪みＳｉ層の形成方
法により前記歪みＳｉ層が形成されるので、良質な歪み
Ｓｉ層により高特性な電界効果型トランジスタを高歩留
まりで得ることができる。
【００１７】
【発明の実施の形態】以下、本発明に係る一実施形態
を、図１及び図２を参照しながら説明する。
を、図１及び図２を参照しながら説明する。
【００１８】図１は、本発明の半導体ウェーハ（半導体
基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半
導体基板）Ｗの断面構造を示すものであり、この半導体
ウェーハＷ０及び歪みＳｉ層を備えた半導体ウェーハＷ
の構造をその製造プロセスと合わせて説明すると、ま
ず、図１及び図２に示すように、Ｓｉ基板１上に、高濃
度ドープＳｉ層（高濃度領域）２を減圧ＣＶＤ法により
エピタキシャル成長する。
基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半
導体基板）Ｗの断面構造を示すものであり、この半導体
ウェーハＷ０及び歪みＳｉ層を備えた半導体ウェーハＷ
の構造をその製造プロセスと合わせて説明すると、ま
ず、図１及び図２に示すように、Ｓｉ基板１上に、高濃
度ドープＳｉ層（高濃度領域）２を減圧ＣＶＤ法により
エピタキシャル成長する。
【００１９】この高濃度ドープＳｉ層２は、不純物濃度
が１×１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下の
範囲内に設定され、ドーパントとして例えば、Ｂ（ボロ
ン）、Ｃ（炭素）、Ｎ（窒素）、Ａｌ（アルミニウ
ム）、Ｐ（リン）、Ｇａ（ガリウム）、Ａｓ（ヒ素）、
Ｉｎ（インジウム）、Ｓｎ（スズ）、Ｓｂ（アンチモ
ン）、Ｔｌ（タリウム）、Ｐｂ（鉛）、Ｂｉ（ビスマ
ス）及びこれらの組み合わせのものが添加される。な
お、上記に例示したように、ドーピングする元素は、そ
の導電性に関わらず任意に選択可能であり、特に表面層
ではなく内部にドーピングするため、不純物の導電性に
よるデバイス特性への影響が少ない。
が１×１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下の
範囲内に設定され、ドーパントとして例えば、Ｂ（ボロ
ン）、Ｃ（炭素）、Ｎ（窒素）、Ａｌ（アルミニウ
ム）、Ｐ（リン）、Ｇａ（ガリウム）、Ａｓ（ヒ素）、
Ｉｎ（インジウム）、Ｓｎ（スズ）、Ｓｂ（アンチモ
ン）、Ｔｌ（タリウム）、Ｐｂ（鉛）、Ｂｉ（ビスマ
ス）及びこれらの組み合わせのものが添加される。な
お、上記に例示したように、ドーピングする元素は、そ
の導電性に関わらず任意に選択可能であり、特に表面層
ではなく内部にドーピングするため、不純物の導電性に
よるデバイス特性への影響が少ない。
【００２０】次に、高濃度ドープＳｉ層２上に、Ｇｅ組
成比ｘが０から０．３まで成膜方向に（表面に向けて）
傾斜をもって漸次増加する傾斜組成層である第１のＳｉ
Ｇｅ層３をエピタキシャル成長する。さらに、第１のＳ
ｉＧｅ層３上に、該第１のＳｉＧｅ層３の最終的なＧｅ
組成比（０．３）で一定組成層かつ緩和層である第２の
ＳｉＧｅ層４をエピタキシャル成長し、半導体ウェーハ
Ｗ０を製作する。なお、第１のＳｉＧｅ層３及び第２の
ＳｉＧｅ層４は、減圧ＣＶＤ法によりエピタキシャル成
長し、キャリアガスとしてＨ2を用い、ソースガスとし
てＳｉＨ4及びＧｅＨ4を用いている。これらの第１及び
第２のＳｉＧｅ層２、３は、歪みＳｉ層を成膜するため
のバッファ層として機能する。なお、第１のＳｉＧｅ層
３及び第２のＳｉＧｅ層４には、デバイス作製において
必要となる導電性制御を目的として１×１０18／ｃｍ 3
以下のさまざまな濃度で不純物添加してよく、不純物は
添加しなくてもよい。いずれの場合も、高濃度ドープＳ
ｉ層２は、表面の第２のＳｉＧｅ層４よりも不純物濃度
が高い高濃度領域となる。
成比ｘが０から０．３まで成膜方向に（表面に向けて）
傾斜をもって漸次増加する傾斜組成層である第１のＳｉ
Ｇｅ層３をエピタキシャル成長する。さらに、第１のＳ
ｉＧｅ層３上に、該第１のＳｉＧｅ層３の最終的なＧｅ
組成比（０．３）で一定組成層かつ緩和層である第２の
ＳｉＧｅ層４をエピタキシャル成長し、半導体ウェーハ
Ｗ０を製作する。なお、第１のＳｉＧｅ層３及び第２の
ＳｉＧｅ層４は、減圧ＣＶＤ法によりエピタキシャル成
長し、キャリアガスとしてＨ2を用い、ソースガスとし
てＳｉＨ4及びＧｅＨ4を用いている。これらの第１及び
第２のＳｉＧｅ層２、３は、歪みＳｉ層を成膜するため
のバッファ層として機能する。なお、第１のＳｉＧｅ層
３及び第２のＳｉＧｅ層４には、デバイス作製において
必要となる導電性制御を目的として１×１０18／ｃｍ 3
以下のさまざまな濃度で不純物添加してよく、不純物は
添加しなくてもよい。いずれの場合も、高濃度ドープＳ
ｉ層２は、表面の第２のＳｉＧｅ層４よりも不純物濃度
が高い高濃度領域となる。
【００２１】さらに、この半導体ウェーハＷ０の第２の
ＳｉＧｅ層４上にＳｉをエピタキシャル成長して歪みＳ
ｉ層５を形成し、歪みＳｉ層を備えた半導体ウェーハＷ
を作製する。なお、各層の膜厚は、例えば、高濃度ドー
プＳｉ層２が１μｍ、第１のＳｉＧｅ層３が１．５μ
ｍ、第２のＳｉＧｅ層４が０．７５μｍ、歪みＳｉ層５
が１５〜２２ｎｍである。
ＳｉＧｅ層４上にＳｉをエピタキシャル成長して歪みＳ
ｉ層５を形成し、歪みＳｉ層を備えた半導体ウェーハＷ
を作製する。なお、各層の膜厚は、例えば、高濃度ドー
プＳｉ層２が１μｍ、第１のＳｉＧｅ層３が１．５μ
ｍ、第２のＳｉＧｅ層４が０．７５μｍ、歪みＳｉ層５
が１５〜２２ｎｍである。
【００２２】このように、本実施形態では、Ｓｉ基板１
上にＳｉＧｅ層の最表面である第２のＳｉＧｅ層４より
も不純物濃度を高くした高濃度ドープＳｉ層２が形成さ
れるので、転位が高濃度ドープＳｉ層２の局所的な歪み
や格子欠陥等により誘発、捕捉あるいは終端され、Ｓｉ
Ｇｅ層表面の貫通転位を低減することができると共に、
いわゆるクロスハッチ等に起因した表面ラフネスも減少
する。また、高濃度ドープＳｉ層２の不純物濃度が１×
１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下とされる
ので、後述する実施例で示すように、１×１０18／ｃｍ
3以上では大幅に貫通転位の低減されると共に、１×１
０21／ｃｍ3以下であるため、良好な結晶性を維持する
ことができる。
上にＳｉＧｅ層の最表面である第２のＳｉＧｅ層４より
も不純物濃度を高くした高濃度ドープＳｉ層２が形成さ
れるので、転位が高濃度ドープＳｉ層２の局所的な歪み
や格子欠陥等により誘発、捕捉あるいは終端され、Ｓｉ
Ｇｅ層表面の貫通転位を低減することができると共に、
いわゆるクロスハッチ等に起因した表面ラフネスも減少
する。また、高濃度ドープＳｉ層２の不純物濃度が１×
１０18／ｃｍ3以上かつ１×１０21／ｃｍ3以下とされる
ので、後述する実施例で示すように、１×１０18／ｃｍ
3以上では大幅に貫通転位の低減されると共に、１×１
０21／ｃｍ3以下であるため、良好な結晶性を維持する
ことができる。
【００２３】次に、本発明の上記歪みＳｉ層を備えた半
導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）を、その製造プロセスと合わせて図３を参照
して説明する。
導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）を、その製造プロセスと合わせて図３を参照
して説明する。
【００２４】図３は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層
５上にＳｉＯ2のゲート酸化膜６及びゲートポリシリコ
ン膜７を順次堆積する。そして、チャネル領域となる部
分上のゲートポリシリコン膜７上にゲート電極（図示
略）をパターニングして形成する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層
５上にＳｉＯ2のゲート酸化膜６及びゲートポリシリコ
ン膜７を順次堆積する。そして、チャネル領域となる部
分上のゲートポリシリコン膜７上にゲート電極（図示
略）をパターニングして形成する。
【００２５】次に、ゲート酸化膜６もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層５及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層５及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
【００２６】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された歪みＳｉ層を備えた半導体ウェー
ハＷの歪みＳｉ層５にチャネル領域が形成されるので、
良質な歪みＳｉ層５により動作特性に優れたＭＯＳＦＥ
Ｔを高歩留まりで得ることができる。また、第２のＳｉ
Ｇｅ層４の表面は、不純物濃度が低いため、表面側に作
製されるデバイスの特性悪化を防ぐことができる。
上記製法で作製された歪みＳｉ層を備えた半導体ウェー
ハＷの歪みＳｉ層５にチャネル領域が形成されるので、
良質な歪みＳｉ層５により動作特性に優れたＭＯＳＦＥ
Ｔを高歩留まりで得ることができる。また、第２のＳｉ
Ｇｅ層４の表面は、不純物濃度が低いため、表面側に作
製されるデバイスの特性悪化を防ぐことができる。
【００２７】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、上記実施形態では、Ｓｉ基板上に高濃度ドープＳ
ｉ層をエピタキシャル成長して高濃度領域を形成した
が、ＳｉＧｅ層の内部の少なくとも一部にＳｉＧｅ層表
面よりも不純物濃度が高い高濃度領域を形成しても構わ
ない。例えば、第１のＳｉＧｅ層のような傾斜組成層に
第２のＳｉＧｅ層表面に比べて高濃度に不純物をドーピ
ングしてもよい。さらに、高濃度領域となるＳｉＧｅ層
は、Ｇｅ組成比の変調が連続でも不連続でもよい。ま
た、上記実施形態では、Ｓｉ基板上に高濃度ドープＳｉ
層をエピタキシャル成長して高濃度領域を有するＳｉ基
板としたが、Ｓｉ基板表面に不純物をイオン注入して表
面に高濃度領域を形成したＳｉ基板を用いても構わな
い。さらに、基板全体に高濃度の不純物も混ぜたＳｉ基
板をＣＺ法で作製して用いても構わない。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、上記実施形態では、Ｓｉ基板上に高濃度ドープＳ
ｉ層をエピタキシャル成長して高濃度領域を形成した
が、ＳｉＧｅ層の内部の少なくとも一部にＳｉＧｅ層表
面よりも不純物濃度が高い高濃度領域を形成しても構わ
ない。例えば、第１のＳｉＧｅ層のような傾斜組成層に
第２のＳｉＧｅ層表面に比べて高濃度に不純物をドーピ
ングしてもよい。さらに、高濃度領域となるＳｉＧｅ層
は、Ｇｅ組成比の変調が連続でも不連続でもよい。ま
た、上記実施形態では、Ｓｉ基板上に高濃度ドープＳｉ
層をエピタキシャル成長して高濃度領域を有するＳｉ基
板としたが、Ｓｉ基板表面に不純物をイオン注入して表
面に高濃度領域を形成したＳｉ基板を用いても構わな
い。さらに、基板全体に高濃度の不純物も混ぜたＳｉ基
板をＣＺ法で作製して用いても構わない。
【００２８】また、上記実施形態の歪みＳｉ層を備えた
半導体基板の歪みＳｉ層上に、さらにＳｉＧｅ層を備え
た半導体基板も本発明に含まれる。また、第２のＳｉＧ
ｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ
層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を
介して歪みＳｉ層をエピタキシャル成長しても構わな
い。
半導体基板の歪みＳｉ層上に、さらにＳｉＧｅ層を備え
た半導体基板も本発明に含まれる。また、第２のＳｉＧ
ｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ
層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を
介して歪みＳｉ層をエピタキシャル成長しても構わな
い。
【００２９】また、上記実施形態では、ＭＯＳＦＥＴ用
の基板としてＳｉＧｅ層を有する半導体基板を作製した
が、他の用途に適用する基板としても構わない。例え
ば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太
陽電池用の基板に適用してもよい。すなわち、上述した
各実施形態のいずれかのシリコン基板上に最表面で１０
０％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜
組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ
（ガリウムヒ素）を成膜することで、太陽電池用基板を
作製してもよい。この場合、低転位密度で高特性の太陽
電池用基板が得られる。
の基板としてＳｉＧｅ層を有する半導体基板を作製した
が、他の用途に適用する基板としても構わない。例え
ば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太
陽電池用の基板に適用してもよい。すなわち、上述した
各実施形態のいずれかのシリコン基板上に最表面で１０
０％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜
組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ
（ガリウムヒ素）を成膜することで、太陽電池用基板を
作製してもよい。この場合、低転位密度で高特性の太陽
電池用基板が得られる。
【００３０】
【実施例】次に、本発明に係る半導体基板を実際に作製
した際の貫通転位密度の測定結果を、図４を参照して説
明する。
した際の貫通転位密度の測定結果を、図４を参照して説
明する。
【００３１】作製した半導体基板は、上記実施形態の半
導体ウェーハＷ０に対応するものであって、まず、高濃
度ドープＳｉ層の膜厚ｘ（μｍ）を数種類変化させたサ
ンプルについて測定した。なお、比較のために高濃度ド
ープＳｉ層がなく第１のＳｉＧｅ層及び第２のＳｉＧｅ
層だけのウェーハを標準試料として作製し、同様に測定
した。また、各サンプルの高濃度ドープＳｉ層には、ド
ーパントとしてＰ（リン）を１×１０19／ｃｍ3の濃度
となるように添加している。
導体ウェーハＷ０に対応するものであって、まず、高濃
度ドープＳｉ層の膜厚ｘ（μｍ）を数種類変化させたサ
ンプルについて測定した。なお、比較のために高濃度ド
ープＳｉ層がなく第１のＳｉＧｅ層及び第２のＳｉＧｅ
層だけのウェーハを標準試料として作製し、同様に測定
した。また、各サンプルの高濃度ドープＳｉ層には、ド
ーパントとしてＰ（リン）を１×１０19／ｃｍ3の濃度
となるように添加している。
【００３２】これらの半導体ウェーハの表面における貫
通転位密度を測定した結果、図４に示すように、膜厚ｘ
＝０の標準試料よりも全てのサンプルにおいて貫通転位
密度が１桁低下していることがわかる。
通転位密度を測定した結果、図４に示すように、膜厚ｘ
＝０の標準試料よりも全てのサンプルにおいて貫通転位
密度が１桁低下していることがわかる。
【００３３】次に、上記実施形態の半導体ウェーハＷ０
であって、高濃度ドープＳｉ層の不純物濃度（ドーパン
トＰ）を数種類変化させたサンプルについて測定した。
なお、各サンプルの高濃度ドープＳｉ層は、その膜厚ｘ
を１μｍとした。これらの半導体ウェーハの表面におけ
る貫通転位密度を測定した結果、１×１０18／ｃｍ3未
満及び１×１０21／ｃｍ3を越えた高濃度ドープＳｉ層
の不純物濃度の場合、貫通転位密度の低下効果が少ない
が、１×１０18／ｃｍ3から１×１０21／ｃｍ3までの範
囲内の不純物濃度では、貫通転位密度が顕著に低下し
た。これは、上記不純物濃度が１×１０18／ｃｍ3未満
ではドーパント原子近傍に生じる局所的歪みや欠陥が効
果的に転位を発生し終端させるには少なく、また上記不
純物濃度が１×１０21／ｃｍ3を越えると膜全体の結晶
性が悪化するためと考えられる。
であって、高濃度ドープＳｉ層の不純物濃度（ドーパン
トＰ）を数種類変化させたサンプルについて測定した。
なお、各サンプルの高濃度ドープＳｉ層は、その膜厚ｘ
を１μｍとした。これらの半導体ウェーハの表面におけ
る貫通転位密度を測定した結果、１×１０18／ｃｍ3未
満及び１×１０21／ｃｍ3を越えた高濃度ドープＳｉ層
の不純物濃度の場合、貫通転位密度の低下効果が少ない
が、１×１０18／ｃｍ3から１×１０21／ｃｍ3までの範
囲内の不純物濃度では、貫通転位密度が顕著に低下し
た。これは、上記不純物濃度が１×１０18／ｃｍ3未満
ではドーパント原子近傍に生じる局所的歪みや欠陥が効
果的に転位を発生し終端させるには少なく、また上記不
純物濃度が１×１０21／ｃｍ3を越えると膜全体の結晶
性が悪化するためと考えられる。
【００３４】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板及びＳｉＧｅ層の形成方法によれ
ば、Ｓｉ基板表面又はＳｉＧｅ層の内部の少なくとも一
部にＳｉＧｅ層の表面よりも不純物濃度を高くした高濃
度領域が形成されるので、高濃度領域のドーパント原子
近傍の局所的な歪みや欠陥で転位が効果的に誘発、捕捉
あるいは終端され、トランジスタの動作不良原因になる
表面領域の貫通転位を低減することができると共に、ク
ロスハッチ等に起因した表面ラフネスを減少させること
ができる。さらに、表面側の不純物濃度が低く作製され
るためデバイスの特性悪化を防ぐことができる。
本発明の半導体基板及びＳｉＧｅ層の形成方法によれ
ば、Ｓｉ基板表面又はＳｉＧｅ層の内部の少なくとも一
部にＳｉＧｅ層の表面よりも不純物濃度を高くした高濃
度領域が形成されるので、高濃度領域のドーパント原子
近傍の局所的な歪みや欠陥で転位が効果的に誘発、捕捉
あるいは終端され、トランジスタの動作不良原因になる
表面領域の貫通転位を低減することができると共に、ク
ロスハッチ等に起因した表面ラフネスを減少させること
ができる。さらに、表面側の不純物濃度が低く作製され
るためデバイスの特性悪化を防ぐことができる。
【００３５】また、本発明の歪みＳｉ層の形成方法によ
れば、Ｓｉ基板上のＳｉＧｅ層を上記本発明のＳｉＧｅ
層の形成方法により成膜し、また本発明の半導体基板に
よれば、上記本発明の半導体基板の前記ＳｉＧｅ層上に
直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を
備えているので、表面状態が良好なＳｉＧｅ層上にＳｉ
層を成膜でき、良質な歪みＳｉ層を得ることができる。
れば、Ｓｉ基板上のＳｉＧｅ層を上記本発明のＳｉＧｅ
層の形成方法により成膜し、また本発明の半導体基板に
よれば、上記本発明の半導体基板の前記ＳｉＧｅ層上に
直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を
備えているので、表面状態が良好なＳｉＧｅ層上にＳｉ
層を成膜でき、良質な歪みＳｉ層を得ることができる。
【００３６】また、本発明の電界効果型トランジスタに
よれば、上記本発明の半導体基板の前記歪みＳｉ層にチ
ャネル領域が形成され、又は本発明の電界効果型トラン
ジスタの製造方法によれば、上記本発明の歪みＳｉ層の
形成方法により、チャネル領域となる歪みＳｉ層が形成
されているので、良質な歪みＳｉ層により高特性なＭＯ
ＳＦＥＴを高歩留まりで得ることができる。
よれば、上記本発明の半導体基板の前記歪みＳｉ層にチ
ャネル領域が形成され、又は本発明の電界効果型トラン
ジスタの製造方法によれば、上記本発明の歪みＳｉ層の
形成方法により、チャネル領域となる歪みＳｉ層が形成
されているので、良質な歪みＳｉ層により高特性なＭＯ
ＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る一実施形態における歪みＳｉ層
を備えた半導体基板を示す断面図である。
を備えた半導体基板を示す断面図である。
【図２】 本発明に係る一実施形態における歪みＳｉ層
を備えた半導体基板の膜厚に対するＧｅ組成比を示すグ
ラフである。
を備えた半導体基板の膜厚に対するＧｅ組成比を示すグ
ラフである。
【図３】 本発明に係る一実施形態におけるＭＯＳＦＥ
Ｔを示す概略的な断面図である。
Ｔを示す概略的な断面図である。
【図４】 本発明に係る実施例における貫通転位密度の
膜厚ｘに対する依存性を示すグラフである。
膜厚ｘに対する依存性を示すグラフである。
１ Ｓｉ基板 ２ 高濃度ドープＳｉ層（高濃度領域） ３ 第１のＳｉＧｅ層 ４ 第２のＳｉＧｅ層 ５ 歪みＳｉ層 ６ ＳｉＯ2ゲート酸化膜 ７ ゲートポリシリコン膜 Ｓ ソース領域 Ｄ ドレイン領域 Ｗ 歪みＳｉ層を備えた半導体ウェーハ（半導体基板） Ｗ０ 半導体ウェーハ（半導体基板）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/161 Ｈ０１Ｌ 27/08 ３２１Ｂ 29/778 29/78 ３０１Ｂ 29/78 29/812 (72)発明者 水嶋 一樹 埼玉県さいたま市北袋町１丁目297番地 三菱マテリアル株式会社総合研究所内 (72)発明者 塩野 一郎 埼玉県さいたま市北袋町１丁目297番地 三菱マテリアル株式会社総合研究所内 Ｆターム(参考） 5F045 AB01 AB02 AC01 AC19 AF03 CA05 DA53 DA58 DA59 DA69 5F048 AC03 BA02 BA14 BD01 BD09 5F052 CA04 DA01 DA03 DB02 GC01 JA01 KA03 5F102 GB01 GC01 GD10 GJ03 GL02 GL09 GM02 GQ01 HC01 HC07 5F140 AA00 BA01 BA05 BA16 BA17 BC12 BF01 BF04 BK13
Claims (13)
- 【請求項１】 Ｓｉ基板と、 該Ｓｉ基板上の少なくとも表面が格子緩和したＳｉＧｅ
層とを備え、 前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内部の少なくと
も一部に、ＳｉＧｅ層の表面よりも不純物濃度を高くし
た高濃度領域が形成されていることを特徴とする半導体
基板。 - 【請求項２】 請求項１に記載の半導体基板において、 前記ＳｉＧｅ層は、少なくとも一部にＧｅ組成比を表面
に向けて漸次増加させた傾斜組成領域を備えていること
を特徴とする半導体基板。 - 【請求項３】 請求項１又は２に記載の半導体基板にお
いて、 前記高濃度領域の不純物濃度は、１×１０18／ｃｍ3以
上かつ１×１０21／ｃｍ3以下であることを特徴とする
半導体基板。 - 【請求項４】 請求項１から３のいずれかに記載の半導
体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を
介して配された歪みＳｉ層を備えていることを特徴とす
る半導体基板。 - 【請求項５】 ＳｉＧｅ層上の歪みＳｉ層にチャネル領
域を有する電界効果型トランジスタであって、 請求項４に記載の半導体基板の前記歪みＳｉ層に前記チ
ャネル領域を有することを特徴とする電界効果型トラン
ジスタ。 - 【請求項６】 Ｓｉ基板上に少なくとも表面が格子緩和
したＳｉＧｅ層をエピタキシャル成長する方法であっ
て、 前記Ｓｉ基板表面又は前記ＳｉＧｅ層の内部の少なくと
も一部にＳｉＧｅ層の表面よりも不純物濃度を高くした
高濃度領域を形成することを特徴とするＳｉＧｅ層の形
成方法。 - 【請求項７】 請求項６に記載のＳｉＧｅ層の形成方法
において、 前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表
面に向けて漸次増加させた傾斜組成領域を形成すること
を特徴とするＳｉＧｅ層の形成方法。 - 【請求項８】 請求項６又は７に記載のＳｉＧｅ層の形
成方法において、 前記高濃度領域の不純物濃度を１×１０18／ｃｍ3以上
かつ１×１０21／ｃｍ3以下にすることを特徴とするＳ
ｉＧｅ層の形成方法。 - 【請求項９】 Ｓｉ基板上にＳｉＧｅ層を介して歪みＳ
ｉ層を形成する方法であって、 前記Ｓｉ基板上のＳｉＧｅ層を、請求項６から８のいず
れかに記載のＳｉＧｅ層の形成方法により成膜すること
を特徴とする歪みＳｉ層の形成方法。 - 【請求項１０】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタの製造方法であって、 請求項９に記載の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層を形成することを特徴とする電界効果型トランジ
スタの製造方法。 - 【請求項１１】 Ｓｉ基板上に少なくとも表面が格子緩
和したＳｉＧｅ層が形成された半導体基板であって、 請求項６から８のいずれかに記載のＳｉＧｅ層の形成方
法により前記ＳｉＧｅ層が形成されていることを特徴と
する半導体基板。 - 【請求項１２】 Ｓｉ基板上にＳｉＧｅ層を介して歪み
Ｓｉ層が形成された半導体基板であって、 請求項９に記載の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層が形成されていることを特徴とする半導体基板。 - 【請求項１３】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項９に記載の歪みＳｉ層の形成方法により前記歪み
Ｓｉ層が形成されていることを特徴とする電界効果型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001165692A JP4506035B2 (ja) | 2001-05-31 | 2001-05-31 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001165692A JP4506035B2 (ja) | 2001-05-31 | 2001-05-31 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002359201A true JP2002359201A (ja) | 2002-12-13 |
| JP4506035B2 JP4506035B2 (ja) | 2010-07-21 |
Family
ID=19008332
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001165692A Expired - Fee Related JP4506035B2 (ja) | 2001-05-31 | 2001-05-31 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4506035B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005123580A (ja) * | 2003-10-14 | 2005-05-12 | Internatl Business Mach Corp <Ibm> | 高移動度電界効果トランジスタの構造およびその製造方法 |
| US9362114B2 (en) | 2008-12-15 | 2016-06-07 | Sumco Corporation | Epitaxial wafer and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982944A (ja) * | 1995-09-18 | 1997-03-28 | Toshiba Corp | 歪シリコン電界効果トランジスタ及びその製造方法 |
| JP2000243946A (ja) * | 1998-12-24 | 2000-09-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2001110725A (ja) * | 1999-10-12 | 2001-04-20 | Hitachi Ltd | ヘテロ構造半導体多層薄膜の製造方法 |
-
2001
- 2001-05-31 JP JP2001165692A patent/JP4506035B2/ja not_active Expired - Fee Related
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| JP4516797B2 (ja) * | 2003-10-14 | 2010-08-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造及びこれの製造方法 |
| US9362114B2 (en) | 2008-12-15 | 2016-06-07 | Sumco Corporation | Epitaxial wafer and method of manufacturing the same |
| US9991386B2 (en) | 2008-12-15 | 2018-06-05 | Sumco Corporation | Epitaxial wafer and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4506035B2 (ja) | 2010-07-21 |
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