JP3708881B2 - 半導体結晶膜，その製造方法，半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳｉとＣとＧｅとを含有し、高い結晶性を有する半導体結晶膜，その製造方法，半導体結晶膜を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ結晶を利用した半導体デバイスが多機能性，高速性を次々と実現してきたのは、主としてトランジスタ等の半導体素子の微細化によるところが大きい。今後も、半導体デバイスの性能向上のためには、さらなる半導体素子の微細化を進める必要があることはもちろんであるが、この目的を実現していくためには、半導体デバイスの微細化以外にも、技術的に乗り越えなければならない他の課題が多く存在する。
【０００３】
たとえば、半導体素子の微細化が進行したとしても、半導体デバイスの最高性能は、Ｓｉという材料のもつ物理的特性（例えば、移動度）によって制約を受ける。つまり、Ｓｉ結晶という材料を利用する限り、飛躍的にデバイス性能を向上させるのは困難と言える。
【０００４】
そこで、最近では、高速動作が可能な半導体デバイスとして、IV族元素の混晶半導体を利用した半導体デバイスが注目されている。中でも、Ｃを含有するIV族元素であるＳｉ1-x-y Ｇｅx Ｃy 結晶（０＜ｘ＜１，０＜ｙ＜１）に（以下、ＳｉＧｅＣともいう）関する研究が最近盛んに行われるようになってきた。Ｓｉ1-x-y Ｇｅx Ｃy 結晶は、最近、半導体デバイス材料として実用化されているＳｉ1-x Ｇｅx 結晶（０＜ｘ＜１）（以下、ＳｉＧｅともいう）を改良した材料と考えることができる。そして、Ｓｉ1-x-y Ｇｅx Ｃy 結晶が、以下のような優れた特性を有していることがわかってきている。
【０００５】
既に実用化されているＳｉ1-x Ｇｅx 結晶は、Ｓｉ結晶に比べ格子定数が大きい材料である。したがって、Ｓｉ結晶層の上にＳｉ1-x Ｇｅx 結晶層とを積層したヘテロ接合体を形成すると、Ｓｉ1-x Ｇｅx 結晶層に非常に大きな圧縮歪が発生する。この圧縮歪によって、臨界膜厚（転移を発生せずに堆積できる膜厚の上限値）と呼ばれる膜厚の制限を越えると、Ｓｉ1-x Ｇｅx 結晶層が転位を発生しつつ応力が緩和するという現象が生じる。さらに、臨界膜厚に近くなると臨界膜厚を越えていないにも関わらず、熱処理を行った時に転位を伴った応力緩和が生じることもある。また、Ｓｉ結晶層とＳｉ1-x Ｇｅx 結晶層とを積層したヘテロ接合部のバンド構造に着目すると、バンドオフセット（ヘテロ障壁）は、Ｓｉ1-x Ｇｅx 結晶層の価電子帯端のみに発生する。これは、Ｓｉ1-x Ｇｅx 結晶層をチャネルとする高速ＭＩＳトランジスタを作製する場合、ｐチャネル型ＭＩＳトランジスタしか作製できないことを意味する。
【０００６】
ところが、このＳｉ1-x Ｇｅx 結晶にＣを加えると、ＣはＳｉやＧｅに比べて原子半径の小さな元素であるため、結晶の格子定数を小さくして、歪を低減させることができる。そして、Ｇｅ組成率の１／８程度の量のＣを添加したＳｉ1-x-y Ｇｅx Ｃy は、Ｓｉ結晶にほぼ格子整合する。また、Ｓｉ1-x Ｇｅx 結晶中に蓄積されていた歪みを小さくできるので、熱的耐性も高くなる。さらに、Ｓｉ1-x-y Ｇｅx Ｃy 結晶層とＳｉ結晶層とを積層したヘテロ接合構造においては、Ｇｅ組成率及びＣ組成率が高い組成（Ｇｅ組成率が数十atm.％，Ｃ組成率が数atm.％以上）のものにおいて、Ｓｉ1-x-y Ｇｅx Ｃy 結晶の価電子帯端と伝導帯端の両方にバンドオフセットが生じるという報告がある（K.Brunner et al., J.Vac.Sci.Technol. B16,1701(1998 )）。この場合、キャリアの閉じこめは、伝導帯端と価電子帯端とのいずれでもおこり、ｐチャネル型トランジスタのみならずｎチャネル型トランジスタの作製も可能となる。以上に加えて、Ｃには、ホウ素（Ｂ）の拡散抑制作用もあることが知られている。この性質は、ホウ素のプロファイルを適切に制御する必要のある半導体デバイスを作製する上で非常に有効に機能し、半導体デバイスの製造プロセスの安定化を行う際にも有用である。例えば、ベース領域の狭い（つまり、薄層の）超高速ｎｐｎバイポーラトランジスタや、δドープ層を有する電界効果トランジスタを製造する際に、ホウ素をドープする領域にＣを含む半導体層を使うことによって、熱処理によるホウ素の拡散を予防し、設計通りのドーピングプロファイルをもつデバイスの作製が可能となる。
【０００７】
【発明が解決しようとする課題】
上述のように、Ｃを含んだIV族結晶であるＳｉ1-x-y Ｇｅx Ｃy は、ＳｉやＳｉ1-x Ｇｅx よりも優れた性質を有する材料である。しかし、Ｃが以下に述べるような独特の性質を有しているので、高品質なＳｉ1-x-y Ｇｅx Ｃy 結晶の作製は、Ｓｉ1-x Ｇｅx 結晶よりも難しい。まず、Ｃ原子のＳｉやＧｅとの固溶度は非常に低いので（熱平衡状態でＳｉ結晶内には約１０17atm.ｃｍ-3，Ｇｅ結晶内には約１０8 atm.ｃｍ-3）、高組成率（atm.％オーダー）のＣを含有するＳｉ1-x-y Ｇｅx Ｃy 結晶の作製は、溶融法等の熱的平衡状態によっては困難である。また、Ｃ原子は、結晶の格子位置のみならず、格子間にも入り込みやすい性質を持っているので、結晶性が崩れやすい。さらに、ＣはＳｉと選択的に結合する傾向があるので、Ｓｉ1-x-y Ｇｅx Ｃy 結晶内において、結晶性の炭化珪素やアモルファス状の炭化珪素に近い構造が生じやすく、その結果、このような局所的構造によってＳｉ1-x-y Ｇｅx Ｃy 結晶の結晶性が悪化しやすい。
【０００８】
そこで、従来より、ＭＢＥ（Molecular Beam Epitaxｙ）法や、ＣＶＤ（Chemical Vapor Deposition）法と呼ばれる方法によって、Ｓｉ1-x-y Ｇｅx Ｃy 結晶が作製されてきた。最近では、ＭＢＥ法が量産に不向きであるため、ＣＶＤ法による検討が主流になってきている。
【０００９】
ＣＶＤ法は、真空容器内でＳｉ基板を加熱し、その状態で原料ガスを導入し、原料ガスを熱分解することで、基板上に結晶成長を行う方法である。Ｓｉ1-x-y Ｇｅx Ｃy 結晶を作製するときは、Ｓｉ原料としてモノシラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）等のシラン系ガス（一般に１種類のガス）と、Ｇｅ原料としてゲルマン（ＧｅＨ4 ）と、Ｃ原料としてモノメチルシラン（ＳｉＨ3 ＣＨ3 ）やアセチレン（Ｃ2 Ｈ2 ）等のＣを含むガス（一般に１種類のガス）を真空容器内に同時に供給して作製されている。しかし、このような方法を使った場合でも、Ｃのどの組成率においてもＣがＳｉ1-x-y Ｇｅx Ｃy 結晶の格子位置に入るわけではなく、格子位置に入るＣの組成率にはある限界値が存在する。この限界値を超えて、ＣをＳｉ1-x-y Ｇｅx Ｃy 結晶中に混入しようとすると、Ｓｉ1-x-y Ｇｅx Ｃy 結晶の結晶性は著しく低下する。特に、半導体デバイスに応用が可能な程度の欠陥のない高い結晶性をもつＳｉ1-x-y Ｇｅx Ｃy 結晶は、Ｃ組成率が約２atm.％程度以下でなければ実現できないというのが現状である。
【００１０】
本発明者たちは、Ｃ組成率の上限を把握するための研究を行ってきており、現在のところ以下のような事実が明らかになっている。
【００１１】
本発明者たちの研究から、Ｓｉ1-x-y Ｇｅx Ｃy 結晶中で格子位置に入るＣ組成率の最大値は、Ｇｅ組成率に依存して変化することが発明者達の研究によって明らかになっている（Kanzawa et al., Appl.phys.Lett.77,3962(2000)）。
【００１２】
図１は、単層のＳｉＧｅＣ結晶中における格子位置に入るＣ組成率の最大値（上限）のＧｅ組成率依存性を示す図である。同図において、横軸はＳｉＧｅＣ結晶中のＧｅ組成率を表し、縦軸は結晶格子位置に入れることのできるＣ組成率の最大値（上限）を表している。このデータは、超高真空化学気相堆積法（ＵＨＶ−ＣＶＤ法）によって、Ｓｉ基板上に単層のＳｉＧｅＣ結晶を堆積した場合の結果を示している。原料ガスとして、Ｓｉ2 Ｈ6 、ＧｅＨ4 、ＳｉＨ3 ＣＨ3 を用いた。また、成長時の基板の温度は、４９０℃である。この図から分かるように、例えば、Ｇｅ組成率が１３atm.％程度の結晶には、Ｃは１．９atm.％程度まで格子位置に入るが、Ｇｅ組成率が３５atm.％程度の場合には、Ｃが０．８atm.％程度しか入れることができないことがわかる。つまり、Ｇｅ組成率が増加すればするほど、Ｃ組成率の上限が低下することを意味している。これは、Ｇｅ原子とＣ原子との相性の悪さ、つまり両者が互いに排斥しあうことに原因があると考えられる。さらに、図１のデータを外挿すると、Ｇｅ組成率が約５０atm.％を越えると、結晶の格子位置に入るＣの組成率は、ほとんど０atm.％に近い値になることが予想される。つまり、図１の結果を得た条件でのＣＶＤ法によっては、Ｇｅ組成率が５０atm.％を越えるＳｉ1-x-y Ｇｅx Ｃy 結晶には、Ｃを混入することができないことになる。ただし、図１のデータは、ある条件下におけるものにすぎず、装置やプロセス条件によっては、組成率が２．５atm.％程度までのＣは格子位置にほぼ入ると考えられる。
【００１３】
本発明の目的は、結晶性が高く，かつ，Ｃ組成率の大きいＳｉＧｅＣ層として機能する半導体結晶膜，その製造方法，半導体結晶膜を備えた半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体結晶膜は、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する多層膜からなる半導体結晶膜であって、上記複数の半導体層は、少なくとも第１の半導体層と第２の半導体層とを含み、上記第１の半導体層はＳｉ 1-x1-y1 Ｇｅ x1 Ｃ y1 層（０＜ｘ１＜１，０＜ｙ１＜１）、上記第２の半導体層はＳｉ 1-x2-y2 Ｇｅ x2 Ｃ y2 層（０＜ｘ２＜１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２）である。
【００１５】
これにより、単層のＳｉＧｅＣ層を形成する場合よりも、高い組成率のＧｅにおいて高い組成率のＣを格子位置に入れながら含ませることが可能になる。したがって、Ｃの添加による歪みの調整が可能になり、高い組成率のＧｅを含むＳｉＧｅＣ層として機能する多層膜が得られる。すなわち、Ｓｉ層と多層膜との大きなバンドギャップ差を利用した高機能のトランジスタなどの半導体装置の形成が可能になる。
【００１６】
上記多層膜中の各半導体層は、離散した量子化準位が生じる厚みより薄いことにより、多層膜の単一のＳｉＧｅＣ層としての機能が容易に得られる。
【００１９】
上記多層膜は、単層のＳｉＧｅＣ層における装置，プロセス条件で定まるあるＧｅ組成率におけるＣ組成率の上限よりも多いＣを含むことができる。
【００２０】
上記第１及び第２の半導体層の厚みは、いずれも３ｎｍ以下であることが好ましい。
【００２１】
上記第１及び第２の半導体層の厚みは、いずれも１．５ｎｍ以下であることがより好ましい。
【００２２】
上記多層膜は、Ｇｅ組成率が３０atm.％以上で、Ｃ組成率が１．２atm.％以上の組成を有するＳｉＧｅＣ層として機能することができる。
【００２３】
本発明の半導体装置は、少なくともＳｉを含む下地半導体層と、
上記下地半導体層の上に形成され、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する活性領域となる多層膜とを備えている半導体装置であって、上記多層膜は、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とを少なくとも含み、上記多層膜は、Ｇｅ組成率が３０ atm. ％以上で、Ｃ組成率が１．２ atm. ％以上の組成を有するＳｉＧｅＣ層として機能する。
【００２４】
これにより、単層のＳｉＧｅＣ層を形成する場合よりも、高い組成率のＧｅにおいて高い組成率のＣを格子位置に入れながら含ませることが可能になる。したがって、Ｃの添加による歪みの調整が可能になり、高い組成率のＧｅを含むＳｉＧｅＣ層として機能する多層膜が得られる。すなわち、Ｓｉ層と多層膜との大きなバンドギャップ差を利用した高機能のトランジスタなどの半導体装置が得られる。
【００２５】
上記多層膜中の各半導体層は、離散した量子化準位が生じる厚みより薄いことにより、単一のＳｉＧｅＣ層としての機能を有する多層膜を活性領域とする半導体装置が容易に得られる。
【００２６】
上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層及び上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層の厚みは、いずれも３ｎｍ以下であることが好ましい。
【００２７】
上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層及び上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層の厚みは、いずれも１．５ｎｍ以下であることがより好ましい。
【００２９】
本発明の半導体装置は、上記多層膜がチャネルとして機能するＭＩＳＦＥＴや、上記多層膜がベース層として機能するバイポーラトランジスタとすることができる。
【００３０】
本発明の半導体結晶膜の製造方法は、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する多層膜からなる半導体結晶膜の製造方法であって、下地半導体層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とのうちいずれか一方の半導体層をエピタキシャル成長させる工程（ａ）と、上記一方の半導体層の上に、上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層と上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層とのうちの他方をエピタキシャル成長させる工程（ｂ）とを複数回含み、上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層のうち少なくとも１つの半導体層を１．５ｎｍを越える厚みでエピタキシャル成長させおき、上記多層膜を熱処理する工程をさらに含んでいる。
【００３１】
この方法により、上述の機能を有する多層膜である半導体結晶膜が容易に形成されることになる。
【００３２】
上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層を、離散した量子化準位が生じる厚みより薄くエピタキシャル成長させることが好ましい。
【００３４】
上記工程（ａ）及び（ｂ）のうちＳｉ，Ｇｅ及びＣを含む半導体層をエピタキシャル成長させる工程では、ジシランガスもしくはモノシランガスと、ゲルマンガスと、モノメチルシランガスを熱分解することが好ましい。
【００３５】
本発明の半導体装置の製造方法は、少なくともＳｉを含む下地半導体層と、上記下地半導体層の上に形成され、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する活性領域となる多層膜とを備えている半導体装置の製造方法であって、下地半導体層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とのうちいずれか一方の半導体層をエピタキシャル成長させる工程（ａ）と、上記一方の半導体層の上に、上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層と上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層とのうちの他方をエピタキシャル成長させる工程（ｂ）とを複数回含み、上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層のうち少なくとも１つの半導体層を１．５ｎｍを越える厚みでエピタキシャル成長させおき、上記多層膜を熱処理する工程をさらに含んでいる。
【００３６】
この方法により、上述の機能を有する多層膜である半導体結晶膜を活性領域として備えた半導体装置が容易に形成されることになる。
【００３７】
上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層を、離散した量子化準位が生じる厚みより薄くエピタキシャル成長させることが好ましい。
【００３９】
上記工程（ａ）及び（ｂ）のうちＳｉ，Ｇｅ及びＣを含む半導体層をエピタキシャル成長させる工程では、ジシランガスもしくはモノシランガスと、ゲルマンガスと、モノメチルシランガスを熱分解することが好ましい。
【００４０】
【発明の実施の形態】
（第１の実施形態）
図２は、第１の実施形態に係る多層膜（半導体結晶膜）の構造を概略的に示す断面図である。本実施形態においては、Ｓｉ基板１１上に、Ｓｉ結晶よりも格子定数が大きい厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２と、厚み約１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とを交互に複数回（本実施形態では、５０周期）堆積してなる，厚み約１００ｎｍのＳｉＧｅＣ層として機能する多層膜１０Ａ（半導体結晶膜）が形成されている。本実施形態の多層膜１０Ａは、離散的な量子化準位がほとんどない超格子構造と考えられる。以下、多層膜１０Ａの形成方法について説明する。図３（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体結晶膜の製造工程を示す断面図である。
【００４１】
Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との堆積には、本実施形態においては、ＵＨＶ−ＣＶＤ法を用いる。一般に、ＵＨＶ−ＣＶＤ法によって基板の上に結晶をエピタキシャル成長させる場合、基板の前処理が非常に重要である。そこで、まず、このＳｉ基板１１の前処理について説明する。
【００４２】
まず、図３（ａ）に示す工程で、前洗浄されたＳｉ基板１１を準備する。Ｓｉ基板１１の前処理において、Ｓｉ基板１１は、硫酸−過酸化水素水混合溶液によって洗浄され、Ｓｉ基板１１の表面上の有機物，金属汚染物質が除去される。次に、Ｓｉ基板１１は、アンモニア−過酸化水素水溶液によって洗浄され、Ｓｉ基板１１表面上の付着物が除去される。さらに、フッ酸溶液を用いた洗浄によって、Ｓｉ基板１１の表面上の自然酸化膜が除去される。このとき、Ｓｉ基板１１の表面上の自然酸化膜中の酸化膜以外の異物も除去される。
【００４３】
次に、図３（ｂ）に示す工程で、Ｓｉ基板１１は、再びアンモニア−過酸化水素水溶液中に浸されて、Ｓｉ基板１１の表面に薄い保護酸化膜２１が形成される。この保護酸化膜２１は比較的均一な厚みでＳｉ基板１１上を覆っているので、Ｓｉ基板１１のＳｉ原子に酸化膜以外の異物が付着するのを防止する機能を有する。したがって、保護酸化膜２１により、エピタキシャル成長前に、Ｓｉ基板１１の清浄な表面を露出させるのを円滑化することができる。
【００４４】
次に、図３（ｃ）に示す工程で、前処理されたＳｉ基板１１は、結晶成長装置のチャンバ（図示せず）内に導入される。そして、一旦、チャンバ内は２×１０-9Torr（≒２．７×１０-7Ｐａ）程度まで真空引きされ、水素ガス雰囲気中でＳｉ基板１１が８５０℃の温度に加熱され。これにより、Ｓｉ基板１１の表面上に形成された保護酸化膜が除去し、Ｓｉ基板１１の清浄な表面が露出する。
【００４５】
次に、Ｓｉ基板１１の温度を４９０℃程度まで低下させてチャンバ内に原料ガスを導入し、結晶成長を開始する。本実施形態においては、まず、Ｓｉ基板１１の上に、公知の方法によって十分成長可能な組成であるＳｉ0.2 Ｇｅ0.8 層１２がエピタキシャル成長される。その際、チャンバ内において、Ｓｉ2 Ｈ6 ガスの分圧が約７×１０-5Torr（≒９．３×１０-3Ｐａ）で、ＧｅＨ4 ガスの分圧が約２．８×１０-3Torr（≒０．３７Ｐａ）になるように、各ガスの流量が調整される。そして、５sec 程度の間、このプロセスが行なわれることによって、厚み１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２が形成される。
【００４６】
次に、図３（ｄ）に示す工程で、Ｓｉ0.2 Ｇｅ0.8 層１２の上に、公知の方法によって十分成長可能な組成であるＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３のエピタキシャル成長が行なわれる。その際、チャンバ内において、Ｓｉ2 Ｈ6 ガスの分圧が約７×１０-5Torr（≒９．３×１０-3Ｐａ）で、ＧｅＨ4 ガスの分圧が約１．７×１０-4Torr（≒２．７Ｐａ）に、ＳｉＨ3 ＣＨ3 ガスの分圧が約１．３×１０-5Torr（≒１．７×１０-2Ｐａ）になるように、各原料ガスの流量が調整される。そして、１７sec 程度の間、このプロセスが行なわれることによって、厚み１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３が形成される。
【００４７】
次に、図３（ｅ）に示す工程で、図３（ｃ），（ｄ）における条件と同じ条件により、Ｓｉ0.2 Ｇｅ0.8 層１２のエピタキシャル成長と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３のエピタキシャル成長とが交互に繰り返されて、Ｓｉ0.2 Ｇｅ0.8 ／Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 積層構造を１周期とする，超格子構造である多層膜１０Ａが形成される。本実施形態においては、例えば５０周期のＳｉ0.2 Ｇｅ0.8 ／Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 積層構造からなる多層膜１０Ａが形成される。
【００４８】
このような積層構造を採ることにより、以下の利点が得られる。超格子構造に関する過去の文献（Semiconductor and Semimetals Vol.24（ACADEMIC PRESS, INC）p.29 Volume Editor RAYMOND DINGLE ）によれば、超格子構造では、それを形成する各層の膜厚が１．５ｎｍ以下になると、離散的な量子化準位がなくなり、一つの結晶として機能することが示されている。したがって、本実施形態のように、Ｓｉ0.2 Ｇｅ0.8 層１２と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との膜厚がいずれも１ｎｍであることによって、Ｓｉ0.4925Ｇｅ0.5 Ｃ0.0075層として機能する多層膜１０Ａが得られる。つまり、多層膜１０Ａの組成は、Ｓｉ0.2 Ｇｅ0.8 層１２と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とのＳｉ，ＧｅおよびＣの各組成率の平均値であるＳｉ0.4925Ｇｅ0.5 Ｃ0.0075となる。
【００４９】
このように、本実施形態の多層膜１０ＡにおけるＧｅ組成率は、図１に示す限界である３５atm.％を越えた５０atm.％である。上述したように、単層のＳｉＧｅＣ層によっては、Ｇｅを５０atm.％程度含有するＳｉＧｅＣ結晶には、格子位置にＣがほとんど入らないが、本発明によれば、０．７５atm.％程度のＣを含有するＧｅ組成率５０atm.％の結晶を作製することが可能となった。
【００５０】
次に、本発明の考え方について説明する。図１に示すように、単結晶として作成可能なＣ組成率の上限値のＧｅ組成率依存性をみると、Ｇｅ含有率が高くなるほどこの上限値が低下する傾向が顕著である。そこで、本発明では、Ｇｅ含有率が比較的低い組成のＳｉＧｅ層にできるだけ多くのＣを含ませ、Ｇｅ組成率が比較的高いＳｉＧｅ層にできるだけ少ないＣを含ませるか又はＣを含ませずに、これらの複数の層を積層することにより、単層Ｓｉ1-x-y Ｇｅx Ｃy 結晶では作製が困難な領域の組成を持つ多層膜（半導体結晶膜）を作製することが可能となったのである。
【００５１】
ただし、Ｓｉ0.2 Ｇｅ0.8 層１２と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との厚みの比は、１：１に限定されるものではなく、両者の厚み比は任意の値を採ることが可能である。
【００５２】
図４は、第１の実施形態の変形例に係る多層膜の構造を概略的に示す断面図である。本変形例においては、Ｓｉ基板１１上に、厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２と、厚み約１．５ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とを交互に複数回（本変形例では、４０周期）堆積してなる，厚み約１００ｎｍのＳｉＧｅＣ層として機能する多層膜１０Ｂ（半導体結晶膜）が形成されている。この変形例の多層膜１０Ｂの作製手順は、基本的は第１の実施形態の作製手順と変わらないので、説明を省略する。
【００５３】
図５は、従来の単層のＳｉＧｅＣ層によって単結晶が形成可能な組成範囲と、本発明によって形成可能なＳｉＧｅＣ層として機能する多層膜の組成範囲とを示す図である。同図に示すように、Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とを交互に積層した場合、Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との厚みの比に応じて、直線Ｌ１上のいずれかの点における組成率を有するＳｉＧｅＣ層として機能する多層膜が得られる。例えば、Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との厚みの比を１：１とすると図５に示す点Ｐ１１における組成を有するＳｉＧｅＣ層として機能する多層膜１０Ａ（第１の実施形態）が得られ、Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との厚みの比を１：１．５とすると図５に示す点Ｐ１５における組成を有するＳｉＧｅＣ層として機能する多層膜１０Ｂ（第１の実施形態の変形例）が得られる。
【００５４】
そして、例えばＳｉ0.965 Ｇｅ0.01Ｃ0.025 層のようにＧｅ組成率が極めて小さい組成を有するＳｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１＜１）と、Ｓｉ0.01Ｇｅ0.99層のようにほぼＧｅ層に近い組成を有するＳｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とを積層した場合、両者の厚みの比率に応じて、図５に示す直線Ｌ２上のいずれかの点で表される組成を有するＳｉＧｅＣ層として機能する多層膜が得られることになる。つまり、本発明により、Ｃ原子が格子位置に入った状態でＳｉＧｅＣ層として機能しうる範囲が図５に示す領域Ｒ２のように拡大したことになる。ただし、単層のＳｉＧｅＣ層又はＳｉＣ層におけるＣ原子が格子位置に入った状態でのＣ組成率の上限は、上述のように図１に示す上限よりも多く、約２．５atm.％程度と考えられる。それに対し、１．５ｎｍ以下の膜厚を有するＳｉ0.965 Ｇｅ0.01Ｃ0.025 層においては、２．５atm.％より高いＣ組成率においてもＣ原子が格子位置に入りうると考えられる。したがって、図５の破線Ｌ３に示すように、本発明によってＣ組成率が２．５atm.％を越えるＳｉＧｅＣ層として機能する多層膜の形成も可能であると考えられる。
【００５５】
なお、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とを積層する場合、いずれが最下層にあり、いずれか最上層にあってもよい。
【００５６】
なお、Ｓｉ1-y Ｃy 層（以下、ＳｉＣともいう）とＳｉＧｅ層とを積層してＳｉＧｅＣ層として機能する多層膜を形成することも可能である。しかし、相異なる組成を有する２つの層を積層する場合、本発明のごとく、一方の層を必ずＳｉＧｅＣ層にすることにより、以下の利点が得られる。すなわち、ＳｉＣ層とＳｉＧｅ層との多層膜においては、格子定数の大きく異なる結晶層が交互に堆積されているため、欠陥が発生しやすい。すなわち、ＳｉＣ層は、Ｓｉよりも小さい格子定数を有するので、Ｓｉの上にエピタキシャルに成長されたＳｉＣ層は引っ張り歪みを受ける。一方、ＳｉＧｅ層はＳｉよりも大きい格子定数を有するので、Ｓｉ基板の上にエピタキシャル成長されたＳｉＧｅ層は圧縮歪みを受けることになる。まして、ＳｉＣ層の上にエピタキシャル成長されたＳｉＧｅ層は、Ｓｉ基板の上におけるよりもさらに大きい圧縮歪みを受けることになる。したがって、Ｓｉ層に対して引っ張りと圧縮という相異なる方向性を持つ歪みを受ける２つの結晶を交互に堆積すると、欠陥が発生し易い状態になる。
【００５７】
それに対し、本発明のように、少なくとも一方をＳｉＧｅＣ層とすることにより、圧縮歪み又は引っ張り歪みを緩和することができるので、欠陥の少ない多層膜（半導体結晶膜）が得られることになる。
【００５８】
なお、ＳｉＣ層の成長速度は遅く、ＳｉＧｅＣ層ではＳｉＣ層よりも成長速度を速めることができるので、現実的な量産を考慮した場合には、２つの半導体層を積層する場合には、ＳｉＧｅＣ層とＳｉＧｅ層との組み合わせか、ＳｉＧｅＣ層同士も組み合わせが好ましい。
【００５９】
（第２の実施形態）
第１の実施の形態では、異なる組成を有する２つの結晶膜を交互にエピタキシャル成長させることによって得られる本発明の多層膜およびその製造方法について説明したが、本実施形態においては、異なる組成を有する３つの結晶膜を交互にエピタキシャル成長させることによって得られる本発明の多層膜について説明する。
【００６０】
図６は、第２の実施形態に係る多層膜（半導体結晶膜）の構造を概略的に示す断面図である。本実施形態においては、Ｓｉ基板１１上に、Ｓｉ結晶よりも格子定数が大きい厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２と、厚み約１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３と厚み約１ｎｍのＳｉ0.832 Ｇｅ0.15Ｃ0.018 層１４とを交互に複数回（本実施形態では、３３周期）堆積してなる，厚み約９９ｎｍのＳｉＧｅＣ層として機能する多層膜１０Ｃ（半導体結晶膜）が形成されている。本実施形態の多層膜１０Ｃも、離散的な量子化準位がほとんどない超格子構造と考えられる。以下、多層膜１０Ｃの形成方法について説明する。ただし、本実施形態においても、多層膜の作製手順は、上記第１の実施形態とほとんど変わらないので、工程の図示は省略されている。
【００６１】
本実施形態においても、Ｓｉ基板１１の前処理は、上記第１の実施形態と同じ手順によって行なわれる。そして、Ｓｉ基板１１の温度を４９０℃程度まで低下させてチャンバ内に原料ガスを導入し、結晶成長を開始する。まず、第１の実施形態と同様に、厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２と、厚み約１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とがエピタキシャル成長される。
【００６２】
次に、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３の上に、公知の方法によって十分成長可能な組成であるＳｉ0.832 Ｇｅ0.15Ｃ0.018 層１４のエピタキシャル成長が行なわれる。その際、チャンバ内において、Ｓｉ2 Ｈ6 ガスの分圧が約７×１０-5Torr（≒９．３×１０-3Ｐａ）で、ＧｅＨ4 ガスの分圧が約８．３×１０-5Torr（≒１．１×１０-4Ｐａ）に、ＳｉＨ3 ＣＨ3 ガスの分圧が約１．８×１０-5Torr（≒２．４×１０-2Ｐａ）になるように、各原料ガスの流量が調整される。そして、３５sec 程度の間、このプロセスが行なわれることによって、厚み１ｎｍのＳｉ0.832 Ｇｅ0.15Ｃ0.018 層１４が形成される。
【００６３】
その後、上述の条件と同じ条件により、Ｓｉ0.2 Ｇｅ0.8 層１２のエピタキシャル成長と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３のエピタキシャル成長と、Ｓｉ0.832 Ｇｅ0.15Ｃ0.018 層１４のエピタキシャル成長とが交互に繰り返されて、Ｓｉ0.2 Ｇｅ0.8 ／Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 ／Ｓｉ0.832 Ｇｅ0.15Ｃ0.018 積層構造を１周期とする，超格子構造である多層膜１０Ｃが形成される。本実施形態においては、例えば３３周期のＳｉ0.2 Ｇｅ0.8 ／Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 ／Ｓｉ0.832 Ｇｅ0.15Ｃ0.018 積層構造からなる多層膜１０Ｃが形成される。
【００６４】
本実施形態によると、厚みが９９ｎｍのＳｉ0.606Ｇｅ0.383 Ｃ0.011 層として機能する多層膜１０Ｃが得られる。つまり、図５からわかるように、単層のＳｉＧｅＣ層においては、Ｇｅ組成率が約３８atm.％のＳｉＧｅＣ層においては約０．６atm.％のＣ原子しか、格子位置に入らせることができなかったのに対し、本実施形態においては、３種類の結晶層を組み合わせることにより、約１．１atm.％のＣ原子を格子位置に含むＳｉＧｅＣ層として機能する多層膜１０Ｃ（半導体結晶膜）が得られる。
【００６５】
上記各実施形態では、超格子構造の１周期を形成する各結晶層として、組成が相異なる２種類又は３種類の結晶層を形成する例について説明したが、本発明の多層膜はかかる実施形態に限定されるものではない。したがって、４種類以上の結晶層を交互に積層することによっても、本発明の多層膜が得られる。ただし、その場合にも、３種類以上の結晶層のうち，いずれか２つの結晶層が、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１＜１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２）とＳｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１＜１）とであることが必要である。
【００６６】
なお、３種類以上の結晶層を積層してＳｉＧｅＣ層として機能する多層膜を形成する場合にも、各結晶層を堆積する順序は限定されるものではなく、どのような順序で堆積しても、同様の効果が得られる。
【００６７】
また、上記各実施形態では、開示されていないが、多層膜１０Ａ，１０Ｂ又は１０Ｃと、Ｓｉ基板１１との間にＳｉバッファ層をエピタキシャル成長してもよいし、多層膜１０Ａ，１０Ｂ又は１０Ｃの上方にＳｉキャップ層を堆積してもよい。
【００６８】
（第３の実施形態）
次に、上記各実施形態で説明したＳｉＧｅＣ膜として機能する多層膜１０Ａ，１０Ｂ又は１０Ｃを有するヘテロバイポーラトランジスタの例について説明する。
【００６９】
図７は、本実施形態に係るｎｐｎ型ヘテロ接合型バイポーラトランジスタ（ＨＢＴ）の構造を概略的に示す断面図である。同図に示すように、本実施形態のＨＢＴは、Ｓｉ基板３０内に形成された高濃度のｎ型ドーパント（例えばリン）を含むｎ+ 層３１と、ｎ+ 層３１の上にエピタキシャル成長された低濃度のｎ型ドーパント（例えばリン）を含むＳｉ膜からなるコレクタ層３３と、コレクタ層３３を区画する熱酸化膜からなる分離層３２と、分離層３２上に形成された第１の堆積酸化膜３５と、分離層３２および第１の堆積酸化膜３５の開口部（ベース開口部）を埋めて、第１の堆積酸化膜３５の上に延びる，ＳｉＧｅＣ層として機能する多層膜３６と、多層膜３６の上に形成された第２の堆積酸化膜３７と、第２の堆積酸化膜３７の開口部（エミッタ開口部）内において多層膜３６の上にエピタキシャル成長されたＳｉ膜からなるエミッタ層３８と、エミッタ層３８の上に形成され、第２の堆積酸化膜３７の開口部（エミッタ開口部）を埋めるポリシリコン膜からなるエミッタ引きだし電極９ａと、コレクタ層３３のうち分離層３２によって分離された領域（コレクタ引き出し層）の上に形成され、エミッタ引きだし電極９ａと共通のポリシリコン膜から形成されたコレクタ引きだし電極９ｂと、基板上に形成されたシリコン酸化膜からなる層間絶縁膜４１と、層間絶縁膜４１を貫通してエミッタ引きだし電極３９ａ，多層膜３６およびコレクタ引きだし電極３９ｂとにそれぞれコンタクトするプラグ４２と、層間絶縁膜４１の上に形成され、プラグ４２を介してエミッタ引きだし電極３９ａ，多層膜３６およびコレクタ引きだし電極３９ｂにそれぞれ接続されるエミッタ電極４３ｅ，ベース電極４３ｂおよびコレクタ電極４３ｃとを備えている。
【００７０】
図８は、図７に示すエミッタ−ベース−コレクタ接合部の構造を拡大して示す断面図である。同図に示すように、Ｓｉ層であるコレクタ層３３の上に形成されている，ＳｉＧｅＣ層として機能する多層膜３６は、厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層３６ａと、厚み約１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層３６ｂとを交互に複数回（本実施形態では、２５周期）堆積して形成され、全体の厚みが約５０ｎｍである。つまり、多層膜３６は、Ｓｉ0.4925Ｇｅ0.5 Ｃ0.0075層として機能することになる。また、多層膜３６は、ｐ型ドーパントであるボロン（Ｂ）を含んでおり、ベース層として機能する。多層膜３６の上に形成されたエミッタ層３８は、ｎ型ドーパントであるヒ素（Ａｓ）を含んでいる。
【００７１】
本実施形態のＨＢＴの製造工程においては、多層膜３６の形成工程において、第１の実施形態で説明した手順によるＳｉ0.2 Ｇｅ0.8 層３６ａのエピタキシャル成長と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層３６ｂのエピタキシャル成長とにおいて、いずれのエピタキシャル成長においても、ジボラン（Ｂ2 Ｈ6 ）が添加される。それ以外の部分の工程については、公知の技術を用いて形成することができるので、説明を省略する。
【００７２】
本実施形態のＨＢＴによると、ベースとして機能する多層膜３６が、５０atm.％程度の高いＧｅ組成率を含有するＳｉ0.4925Ｇｅ0.5 Ｃ0.0075層として機能するので、ベース層とエミッタ層との接合部において、価電子帯端および伝導帯端に高いヘテロ障壁が形成される。
【００７３】
図９は、エミッタ層３８と、ベース層として機能する多層膜３６と、コレクタ層３３とを通過する断面における，バイアス非印加時のバンド構造を概略的に示すエネルギーバンド図である。同図に示すように、多層膜３６がＧｅ組成率の大きいＳｉＧｅＣ層として機能することにより、多層膜３６とその両側のＳｉ層であるエミッタ層３８およびコレクタ層とのバンドギャップ差を大きく確保することが可能になる。そして、ｎ型ドーパントを含むエミッタ層３８とｐ型ドーパントを含むベース層（多層膜３６）との接合部において、伝導帯端におけるバンドオフセットΔＥｃを小さく、価電子帯端におけるバンドオフセットΔＥｖを大きく設定することができる。つまり、エミッタ−ベース間のバイアスが低くても十分大きな電子による電流が得られ、ベースからエミッタに逆に流れるホールによる電流を小さくすることができるので、電流増幅率の大きい，低電圧駆動型のＨＢＴが得られる。本発明社達のシミュレーションによると、本発明の多層膜をベースとするＨＢＴは、０．４５Ｖ程度の低電圧で駆動することが可能である。
【００７４】
この値は、Ｓｉベース層を有するバイポーラトランジスタの駆動電圧が約０．７Ｖであることを考慮すると、バイポーラトランジスタの低電圧駆動化の効果が大きいことがわかる。
【００７５】
また、本発明のＨＢＴによれば、ベース層として機能する多層膜３６が０．７５atm.％程度のＣを含んでいることにより、ベース層として機能する多層膜３６全体の歪みが小さくなって、プロセス中の熱処理による結晶欠陥の発生を低減させることができる。一方、単層のＳｉＧｅＣ層を形成しようとしても、Ｇｅ組成率が５０atm.％程度では、Ｃを結晶格子位置に入らせることがほとんどできないため、欠陥が発生しやすく、デバイスの特性が悪くなる。
【００７６】
また、多層膜３６全体にＣが含めれていることにより、ボロン（Ｂ）の拡散を効果的に抑制することができるので、ベース層である多層膜３６を薄くしてもドーパントの濃度プロファイルを設計通りに保持することが容易となる。そして、ベース層である多層膜を薄くすることにより、ベース走行時間が短縮されるので、高速で動作可能なデバイスが得られる。つまり、本発明の多層膜をＨＢＴに用いることにより、低電圧で駆動可能な，かつ，薄いベースを持つ高速トランジスタが作製可能となるのである。
【００７７】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係るＳｉＧｅＣ層として機能する多層膜をｐチャネルとして利用したヘテロ接合型ＭＩＳＦＥＴ（ＨＭＩＳＦＥＴ）の構造を示す断面図である。
【００７８】
同図に示すように、本実施形態のＨＭＩＳＦＥＴは、Ｓｉ基板５０の上に形成されたｎウェル６１の上方に設けられている。
【００７９】
そして、ｎウェル６１の上に、シリコン層６２と、厚み１ｎｍのＳｉ0.2 Ｇｅ0.8 層と厚み１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層とを１０周期積層してなる厚み２０ｎｍの多層膜６３と、シリコンキャップ層６４とがＵＨＶ−ＣＶＤ法により順次積層されている。そして、多層膜６３は、多層膜５３と共通の膜から形成されており、全体としてＳｉ0.4925Ｇｅ0.5 Ｃ0.0075層として機能する，ホールが走行するチャネル領域として機能する。また、シリコンキャップ層６４の上には、シリコンキャップ層６４の熱酸化によって形成されたシリコン酸化膜により構成されるゲート絶縁膜が設けられており、さらにその上にはゲート電極６６が形成されている。ゲート電極６６の両側には、ｐ+ 層からなるソ−ス・ドレイン領域６７，６８が形成され、その上にはソ−ス・ドレイン電極６９，７０がそれぞれ形成されている。
【００８０】
図１１は、本実施形態のＨＭＩＳＦＥＴにおけるシリコン層，多層膜及びシリコン層を積層した構造のバンド状態を概念的に示す図である。図１１においては、ドーパントの導電型を無視している。
【００８１】
同図に示すように、本実施形態では、ＳｉＧｅＣ層として機能する多層膜のＧｅ組成率が高いので、多層膜を挟む２つのシリコン層とのバンドギャップ差が大きいことを利用して、価電子帯端に、キャリアを閉じこめるための大きなヘテロ障壁が形成される。したがって、ホールの閉じ込め効率の高いｐチャネル領域を形成することができる。
【００８２】
なお、上述のように、Ｇｅ，Ｃの組成率の調整範囲が高い範囲まで拡大されるので、伝導帯端に形成されるヘテロ障壁の高さと、価電子帯端に形成されるヘテロ障壁の高さとの比を所望の値に調整できる。したがって、ｎ−ＭＩＳＦＥＴにおいても、ｐ−ＭＩＳＦＥＴの多層膜と共通の膜から形成される多層膜をｎチャネルとして用いることにより、電子及びホールの双方について高い閉じこめ効率を発揮するＣＭＩＳデバイスを形成することができる。
【００８３】
（その他の実施形態）
上記各実施形態においては、多層膜中の各半導体膜（Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層やＳｉ1-x2-y2 Ｇｅx2Ｃy2層）は、離散的な量子順位が形成されない程度に薄い層である（たとえば１．５ｎｍ程度以下）としたが、ある程度離散的な量子順位が形成されていても、多層膜全体としてＳｉＧｅＣ層としての機能が生じるものであれば、本発明の効果を発揮することができる。また、たとえば２〜３ｎｍ程度の厚みのＳｉ1-x1-y1 Ｇｅx1Ｃy1層やＳｉ1-x2-y2 Ｇｅx2Ｃy2層を積層した後、９００℃程度の熱処理を施すことによって、各層の境界が不明瞭になると、全体としてＳｉＧｅＣ層としての機能を生じやすくなる。
【００８４】
また、ＨＢＴの場合、ベース層にエミッタ層からコレクタ層に向かってバンドギャップが小さくなるように傾斜組成をもたせることも可能である。
【００８５】
なお、上記各実施形態では、多層膜をＨＢＴのベース層や、ＣＭＩＳデバイスの各チャネル領域として用いた応用例について述べたが、本発明の多層膜は、共鳴トンネルダイオード（ＲＴＤ）などの他のヘテロ接合デバイスに適用可能である。
【００８６】
【発明の効果】
本発明によれば、高いＧｅ組成率と高いＣ組成率をもつＳｉＧｅＣ層として機能する多層膜である半導体結晶膜，その製造方法，半導体装置又はその製造方法の提供を図ることができる。
【００８７】
そして、本発明の半導体結晶膜は、ヘテロ接合型バイポーラトランジスタやＣＭＩＳデバイスのチャネル領域として用いることにより、情報通信機器，コンピュータなどの各種の電子機器に組み込むことができる。
【図面の簡単な説明】
【図１】単層のＳｉＧｅＣ結晶中における格子位置に入るＣ組成率の最大値（上限）のＧｅ組成率依存性を示す図である。
【図２】本発明の第１の実施形態に係る多層膜（半導体結晶膜）の構造を概略的に示す断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体結晶膜の製造工程を示す断面図である。
【図４】第１の実施形態の変形例に係る多層膜の構造を概略的に示す断面図である。
【図５】従来の単層のＳｉＧｅＣ層によって単結晶が形成可能な組成範囲と、本発明によって形成可能なＳｉＧｅＣ層として機能する多層膜の組成範囲とを示す図である。
【図６】第２の実施形態に係る多層膜の構造を概略的に示す断面図である。
【図７】第３の実施形態に係るｎｐｎ型ヘテロ接合型バイポーラトランジスタ（ＨＢＴ）の構造を概略的に示す断面図である。
【図８】図７に示すエミッタ−ベース−コレクタ接合部の構造を拡大して示す断面図である。
【図９】第３の実施形態におけるエミッタ層とベース層とコレクタ層とを通過する断面における，バイアス非印加時のバンド構造を概略的に示すエネルギーバンド図である。
【図１０】本発明の第４の実施形態に係るＳｉＧｅＣ層として機能する多層膜をｎチャネルおよびｐチャネルとして利用したヘテロ接合型ＣＭＩＳデバイス（ＨＣＭＩＳデバイス）の構造を示す断面図である。
【図１１】第４の実施形態のＨＣＭＩＳデバイスにおけるシリコン層，多層膜及びシリコン層を積層した構造のバンド状態を概念的に示す図である。
【符号の説明】
１０ 多層膜
１１ Ｓｉ基板
１２ Ｓｉ0.2 Ｇｅ0.8 層
１３ Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層
１４ Ｓｉ0.832 Ｇｅ0.15Ｃ0.018 層
【発明の属する技術分野】
本発明は、ＳｉとＣとＧｅとを含有し、高い結晶性を有する半導体結晶膜，その製造方法，半導体結晶膜を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ結晶を利用した半導体デバイスが多機能性，高速性を次々と実現してきたのは、主としてトランジスタ等の半導体素子の微細化によるところが大きい。今後も、半導体デバイスの性能向上のためには、さらなる半導体素子の微細化を進める必要があることはもちろんであるが、この目的を実現していくためには、半導体デバイスの微細化以外にも、技術的に乗り越えなければならない他の課題が多く存在する。
【０００３】
たとえば、半導体素子の微細化が進行したとしても、半導体デバイスの最高性能は、Ｓｉという材料のもつ物理的特性（例えば、移動度）によって制約を受ける。つまり、Ｓｉ結晶という材料を利用する限り、飛躍的にデバイス性能を向上させるのは困難と言える。
【０００４】
そこで、最近では、高速動作が可能な半導体デバイスとして、IV族元素の混晶半導体を利用した半導体デバイスが注目されている。中でも、Ｃを含有するIV族元素であるＳｉ1-x-y Ｇｅx Ｃy 結晶（０＜ｘ＜１，０＜ｙ＜１）に（以下、ＳｉＧｅＣともいう）関する研究が最近盛んに行われるようになってきた。Ｓｉ1-x-y Ｇｅx Ｃy 結晶は、最近、半導体デバイス材料として実用化されているＳｉ1-x Ｇｅx 結晶（０＜ｘ＜１）（以下、ＳｉＧｅともいう）を改良した材料と考えることができる。そして、Ｓｉ1-x-y Ｇｅx Ｃy 結晶が、以下のような優れた特性を有していることがわかってきている。
【０００５】
既に実用化されているＳｉ1-x Ｇｅx 結晶は、Ｓｉ結晶に比べ格子定数が大きい材料である。したがって、Ｓｉ結晶層の上にＳｉ1-x Ｇｅx 結晶層とを積層したヘテロ接合体を形成すると、Ｓｉ1-x Ｇｅx 結晶層に非常に大きな圧縮歪が発生する。この圧縮歪によって、臨界膜厚（転移を発生せずに堆積できる膜厚の上限値）と呼ばれる膜厚の制限を越えると、Ｓｉ1-x Ｇｅx 結晶層が転位を発生しつつ応力が緩和するという現象が生じる。さらに、臨界膜厚に近くなると臨界膜厚を越えていないにも関わらず、熱処理を行った時に転位を伴った応力緩和が生じることもある。また、Ｓｉ結晶層とＳｉ1-x Ｇｅx 結晶層とを積層したヘテロ接合部のバンド構造に着目すると、バンドオフセット（ヘテロ障壁）は、Ｓｉ1-x Ｇｅx 結晶層の価電子帯端のみに発生する。これは、Ｓｉ1-x Ｇｅx 結晶層をチャネルとする高速ＭＩＳトランジスタを作製する場合、ｐチャネル型ＭＩＳトランジスタしか作製できないことを意味する。
【０００６】
ところが、このＳｉ1-x Ｇｅx 結晶にＣを加えると、ＣはＳｉやＧｅに比べて原子半径の小さな元素であるため、結晶の格子定数を小さくして、歪を低減させることができる。そして、Ｇｅ組成率の１／８程度の量のＣを添加したＳｉ1-x-y Ｇｅx Ｃy は、Ｓｉ結晶にほぼ格子整合する。また、Ｓｉ1-x Ｇｅx 結晶中に蓄積されていた歪みを小さくできるので、熱的耐性も高くなる。さらに、Ｓｉ1-x-y Ｇｅx Ｃy 結晶層とＳｉ結晶層とを積層したヘテロ接合構造においては、Ｇｅ組成率及びＣ組成率が高い組成（Ｇｅ組成率が数十atm.％，Ｃ組成率が数atm.％以上）のものにおいて、Ｓｉ1-x-y Ｇｅx Ｃy 結晶の価電子帯端と伝導帯端の両方にバンドオフセットが生じるという報告がある（K.Brunner et al., J.Vac.Sci.Technol. B16,1701(1998 )）。この場合、キャリアの閉じこめは、伝導帯端と価電子帯端とのいずれでもおこり、ｐチャネル型トランジスタのみならずｎチャネル型トランジスタの作製も可能となる。以上に加えて、Ｃには、ホウ素（Ｂ）の拡散抑制作用もあることが知られている。この性質は、ホウ素のプロファイルを適切に制御する必要のある半導体デバイスを作製する上で非常に有効に機能し、半導体デバイスの製造プロセスの安定化を行う際にも有用である。例えば、ベース領域の狭い（つまり、薄層の）超高速ｎｐｎバイポーラトランジスタや、δドープ層を有する電界効果トランジスタを製造する際に、ホウ素をドープする領域にＣを含む半導体層を使うことによって、熱処理によるホウ素の拡散を予防し、設計通りのドーピングプロファイルをもつデバイスの作製が可能となる。
【０００７】
【発明が解決しようとする課題】
上述のように、Ｃを含んだIV族結晶であるＳｉ1-x-y Ｇｅx Ｃy は、ＳｉやＳｉ1-x Ｇｅx よりも優れた性質を有する材料である。しかし、Ｃが以下に述べるような独特の性質を有しているので、高品質なＳｉ1-x-y Ｇｅx Ｃy 結晶の作製は、Ｓｉ1-x Ｇｅx 結晶よりも難しい。まず、Ｃ原子のＳｉやＧｅとの固溶度は非常に低いので（熱平衡状態でＳｉ結晶内には約１０17atm.ｃｍ-3，Ｇｅ結晶内には約１０8 atm.ｃｍ-3）、高組成率（atm.％オーダー）のＣを含有するＳｉ1-x-y Ｇｅx Ｃy 結晶の作製は、溶融法等の熱的平衡状態によっては困難である。また、Ｃ原子は、結晶の格子位置のみならず、格子間にも入り込みやすい性質を持っているので、結晶性が崩れやすい。さらに、ＣはＳｉと選択的に結合する傾向があるので、Ｓｉ1-x-y Ｇｅx Ｃy 結晶内において、結晶性の炭化珪素やアモルファス状の炭化珪素に近い構造が生じやすく、その結果、このような局所的構造によってＳｉ1-x-y Ｇｅx Ｃy 結晶の結晶性が悪化しやすい。
【０００８】
そこで、従来より、ＭＢＥ（Molecular Beam Epitaxｙ）法や、ＣＶＤ（Chemical Vapor Deposition）法と呼ばれる方法によって、Ｓｉ1-x-y Ｇｅx Ｃy 結晶が作製されてきた。最近では、ＭＢＥ法が量産に不向きであるため、ＣＶＤ法による検討が主流になってきている。
【０００９】
ＣＶＤ法は、真空容器内でＳｉ基板を加熱し、その状態で原料ガスを導入し、原料ガスを熱分解することで、基板上に結晶成長を行う方法である。Ｓｉ1-x-y Ｇｅx Ｃy 結晶を作製するときは、Ｓｉ原料としてモノシラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）等のシラン系ガス（一般に１種類のガス）と、Ｇｅ原料としてゲルマン（ＧｅＨ4 ）と、Ｃ原料としてモノメチルシラン（ＳｉＨ3 ＣＨ3 ）やアセチレン（Ｃ2 Ｈ2 ）等のＣを含むガス（一般に１種類のガス）を真空容器内に同時に供給して作製されている。しかし、このような方法を使った場合でも、Ｃのどの組成率においてもＣがＳｉ1-x-y Ｇｅx Ｃy 結晶の格子位置に入るわけではなく、格子位置に入るＣの組成率にはある限界値が存在する。この限界値を超えて、ＣをＳｉ1-x-y Ｇｅx Ｃy 結晶中に混入しようとすると、Ｓｉ1-x-y Ｇｅx Ｃy 結晶の結晶性は著しく低下する。特に、半導体デバイスに応用が可能な程度の欠陥のない高い結晶性をもつＳｉ1-x-y Ｇｅx Ｃy 結晶は、Ｃ組成率が約２atm.％程度以下でなければ実現できないというのが現状である。
【００１０】
本発明者たちは、Ｃ組成率の上限を把握するための研究を行ってきており、現在のところ以下のような事実が明らかになっている。
【００１１】
本発明者たちの研究から、Ｓｉ1-x-y Ｇｅx Ｃy 結晶中で格子位置に入るＣ組成率の最大値は、Ｇｅ組成率に依存して変化することが発明者達の研究によって明らかになっている（Kanzawa et al., Appl.phys.Lett.77,3962(2000)）。
【００１２】
図１は、単層のＳｉＧｅＣ結晶中における格子位置に入るＣ組成率の最大値（上限）のＧｅ組成率依存性を示す図である。同図において、横軸はＳｉＧｅＣ結晶中のＧｅ組成率を表し、縦軸は結晶格子位置に入れることのできるＣ組成率の最大値（上限）を表している。このデータは、超高真空化学気相堆積法（ＵＨＶ−ＣＶＤ法）によって、Ｓｉ基板上に単層のＳｉＧｅＣ結晶を堆積した場合の結果を示している。原料ガスとして、Ｓｉ2 Ｈ6 、ＧｅＨ4 、ＳｉＨ3 ＣＨ3 を用いた。また、成長時の基板の温度は、４９０℃である。この図から分かるように、例えば、Ｇｅ組成率が１３atm.％程度の結晶には、Ｃは１．９atm.％程度まで格子位置に入るが、Ｇｅ組成率が３５atm.％程度の場合には、Ｃが０．８atm.％程度しか入れることができないことがわかる。つまり、Ｇｅ組成率が増加すればするほど、Ｃ組成率の上限が低下することを意味している。これは、Ｇｅ原子とＣ原子との相性の悪さ、つまり両者が互いに排斥しあうことに原因があると考えられる。さらに、図１のデータを外挿すると、Ｇｅ組成率が約５０atm.％を越えると、結晶の格子位置に入るＣの組成率は、ほとんど０atm.％に近い値になることが予想される。つまり、図１の結果を得た条件でのＣＶＤ法によっては、Ｇｅ組成率が５０atm.％を越えるＳｉ1-x-y Ｇｅx Ｃy 結晶には、Ｃを混入することができないことになる。ただし、図１のデータは、ある条件下におけるものにすぎず、装置やプロセス条件によっては、組成率が２．５atm.％程度までのＣは格子位置にほぼ入ると考えられる。
【００１３】
本発明の目的は、結晶性が高く，かつ，Ｃ組成率の大きいＳｉＧｅＣ層として機能する半導体結晶膜，その製造方法，半導体結晶膜を備えた半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体結晶膜は、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する多層膜からなる半導体結晶膜であって、上記複数の半導体層は、少なくとも第１の半導体層と第２の半導体層とを含み、上記第１の半導体層はＳｉ 1-x1-y1 Ｇｅ x1 Ｃ y1 層（０＜ｘ１＜１，０＜ｙ１＜１）、上記第２の半導体層はＳｉ 1-x2-y2 Ｇｅ x2 Ｃ y2 層（０＜ｘ２＜１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２）である。
【００１５】
これにより、単層のＳｉＧｅＣ層を形成する場合よりも、高い組成率のＧｅにおいて高い組成率のＣを格子位置に入れながら含ませることが可能になる。したがって、Ｃの添加による歪みの調整が可能になり、高い組成率のＧｅを含むＳｉＧｅＣ層として機能する多層膜が得られる。すなわち、Ｓｉ層と多層膜との大きなバンドギャップ差を利用した高機能のトランジスタなどの半導体装置の形成が可能になる。
【００１６】
上記多層膜中の各半導体層は、離散した量子化準位が生じる厚みより薄いことにより、多層膜の単一のＳｉＧｅＣ層としての機能が容易に得られる。
【００１９】
上記多層膜は、単層のＳｉＧｅＣ層における装置，プロセス条件で定まるあるＧｅ組成率におけるＣ組成率の上限よりも多いＣを含むことができる。
【００２０】
上記第１及び第２の半導体層の厚みは、いずれも３ｎｍ以下であることが好ましい。
【００２１】
上記第１及び第２の半導体層の厚みは、いずれも１．５ｎｍ以下であることがより好ましい。
【００２２】
上記多層膜は、Ｇｅ組成率が３０atm.％以上で、Ｃ組成率が１．２atm.％以上の組成を有するＳｉＧｅＣ層として機能することができる。
【００２３】
本発明の半導体装置は、少なくともＳｉを含む下地半導体層と、
上記下地半導体層の上に形成され、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する活性領域となる多層膜とを備えている半導体装置であって、上記多層膜は、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とを少なくとも含み、上記多層膜は、Ｇｅ組成率が３０ atm. ％以上で、Ｃ組成率が１．２ atm. ％以上の組成を有するＳｉＧｅＣ層として機能する。
【００２４】
これにより、単層のＳｉＧｅＣ層を形成する場合よりも、高い組成率のＧｅにおいて高い組成率のＣを格子位置に入れながら含ませることが可能になる。したがって、Ｃの添加による歪みの調整が可能になり、高い組成率のＧｅを含むＳｉＧｅＣ層として機能する多層膜が得られる。すなわち、Ｓｉ層と多層膜との大きなバンドギャップ差を利用した高機能のトランジスタなどの半導体装置が得られる。
【００２５】
上記多層膜中の各半導体層は、離散した量子化準位が生じる厚みより薄いことにより、単一のＳｉＧｅＣ層としての機能を有する多層膜を活性領域とする半導体装置が容易に得られる。
【００２６】
上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層及び上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層の厚みは、いずれも３ｎｍ以下であることが好ましい。
【００２７】
上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層及び上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層の厚みは、いずれも１．５ｎｍ以下であることがより好ましい。
【００２９】
本発明の半導体装置は、上記多層膜がチャネルとして機能するＭＩＳＦＥＴや、上記多層膜がベース層として機能するバイポーラトランジスタとすることができる。
【００３０】
本発明の半導体結晶膜の製造方法は、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する多層膜からなる半導体結晶膜の製造方法であって、下地半導体層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とのうちいずれか一方の半導体層をエピタキシャル成長させる工程（ａ）と、上記一方の半導体層の上に、上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層と上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層とのうちの他方をエピタキシャル成長させる工程（ｂ）とを複数回含み、上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層のうち少なくとも１つの半導体層を１．５ｎｍを越える厚みでエピタキシャル成長させおき、上記多層膜を熱処理する工程をさらに含んでいる。
【００３１】
この方法により、上述の機能を有する多層膜である半導体結晶膜が容易に形成されることになる。
【００３２】
上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層を、離散した量子化準位が生じる厚みより薄くエピタキシャル成長させることが好ましい。
【００３４】
上記工程（ａ）及び（ｂ）のうちＳｉ，Ｇｅ及びＣを含む半導体層をエピタキシャル成長させる工程では、ジシランガスもしくはモノシランガスと、ゲルマンガスと、モノメチルシランガスを熱分解することが好ましい。
【００３５】
本発明の半導体装置の製造方法は、少なくともＳｉを含む下地半導体層と、上記下地半導体層の上に形成され、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する活性領域となる多層膜とを備えている半導体装置の製造方法であって、下地半導体層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とのうちいずれか一方の半導体層をエピタキシャル成長させる工程（ａ）と、上記一方の半導体層の上に、上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層と上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層とのうちの他方をエピタキシャル成長させる工程（ｂ）とを複数回含み、上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層のうち少なくとも１つの半導体層を１．５ｎｍを越える厚みでエピタキシャル成長させおき、上記多層膜を熱処理する工程をさらに含んでいる。
【００３６】
この方法により、上述の機能を有する多層膜である半導体結晶膜を活性領域として備えた半導体装置が容易に形成されることになる。
【００３７】
上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層を、離散した量子化準位が生じる厚みより薄くエピタキシャル成長させることが好ましい。
【００３９】
上記工程（ａ）及び（ｂ）のうちＳｉ，Ｇｅ及びＣを含む半導体層をエピタキシャル成長させる工程では、ジシランガスもしくはモノシランガスと、ゲルマンガスと、モノメチルシランガスを熱分解することが好ましい。
【００４０】
【発明の実施の形態】
（第１の実施形態）
図２は、第１の実施形態に係る多層膜（半導体結晶膜）の構造を概略的に示す断面図である。本実施形態においては、Ｓｉ基板１１上に、Ｓｉ結晶よりも格子定数が大きい厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２と、厚み約１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とを交互に複数回（本実施形態では、５０周期）堆積してなる，厚み約１００ｎｍのＳｉＧｅＣ層として機能する多層膜１０Ａ（半導体結晶膜）が形成されている。本実施形態の多層膜１０Ａは、離散的な量子化準位がほとんどない超格子構造と考えられる。以下、多層膜１０Ａの形成方法について説明する。図３（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体結晶膜の製造工程を示す断面図である。
【００４１】
Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との堆積には、本実施形態においては、ＵＨＶ−ＣＶＤ法を用いる。一般に、ＵＨＶ−ＣＶＤ法によって基板の上に結晶をエピタキシャル成長させる場合、基板の前処理が非常に重要である。そこで、まず、このＳｉ基板１１の前処理について説明する。
【００４２】
まず、図３（ａ）に示す工程で、前洗浄されたＳｉ基板１１を準備する。Ｓｉ基板１１の前処理において、Ｓｉ基板１１は、硫酸−過酸化水素水混合溶液によって洗浄され、Ｓｉ基板１１の表面上の有機物，金属汚染物質が除去される。次に、Ｓｉ基板１１は、アンモニア−過酸化水素水溶液によって洗浄され、Ｓｉ基板１１表面上の付着物が除去される。さらに、フッ酸溶液を用いた洗浄によって、Ｓｉ基板１１の表面上の自然酸化膜が除去される。このとき、Ｓｉ基板１１の表面上の自然酸化膜中の酸化膜以外の異物も除去される。
【００４３】
次に、図３（ｂ）に示す工程で、Ｓｉ基板１１は、再びアンモニア−過酸化水素水溶液中に浸されて、Ｓｉ基板１１の表面に薄い保護酸化膜２１が形成される。この保護酸化膜２１は比較的均一な厚みでＳｉ基板１１上を覆っているので、Ｓｉ基板１１のＳｉ原子に酸化膜以外の異物が付着するのを防止する機能を有する。したがって、保護酸化膜２１により、エピタキシャル成長前に、Ｓｉ基板１１の清浄な表面を露出させるのを円滑化することができる。
【００４４】
次に、図３（ｃ）に示す工程で、前処理されたＳｉ基板１１は、結晶成長装置のチャンバ（図示せず）内に導入される。そして、一旦、チャンバ内は２×１０-9Torr（≒２．７×１０-7Ｐａ）程度まで真空引きされ、水素ガス雰囲気中でＳｉ基板１１が８５０℃の温度に加熱され。これにより、Ｓｉ基板１１の表面上に形成された保護酸化膜が除去し、Ｓｉ基板１１の清浄な表面が露出する。
【００４５】
次に、Ｓｉ基板１１の温度を４９０℃程度まで低下させてチャンバ内に原料ガスを導入し、結晶成長を開始する。本実施形態においては、まず、Ｓｉ基板１１の上に、公知の方法によって十分成長可能な組成であるＳｉ0.2 Ｇｅ0.8 層１２がエピタキシャル成長される。その際、チャンバ内において、Ｓｉ2 Ｈ6 ガスの分圧が約７×１０-5Torr（≒９．３×１０-3Ｐａ）で、ＧｅＨ4 ガスの分圧が約２．８×１０-3Torr（≒０．３７Ｐａ）になるように、各ガスの流量が調整される。そして、５sec 程度の間、このプロセスが行なわれることによって、厚み１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２が形成される。
【００４６】
次に、図３（ｄ）に示す工程で、Ｓｉ0.2 Ｇｅ0.8 層１２の上に、公知の方法によって十分成長可能な組成であるＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３のエピタキシャル成長が行なわれる。その際、チャンバ内において、Ｓｉ2 Ｈ6 ガスの分圧が約７×１０-5Torr（≒９．３×１０-3Ｐａ）で、ＧｅＨ4 ガスの分圧が約１．７×１０-4Torr（≒２．７Ｐａ）に、ＳｉＨ3 ＣＨ3 ガスの分圧が約１．３×１０-5Torr（≒１．７×１０-2Ｐａ）になるように、各原料ガスの流量が調整される。そして、１７sec 程度の間、このプロセスが行なわれることによって、厚み１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３が形成される。
【００４７】
次に、図３（ｅ）に示す工程で、図３（ｃ），（ｄ）における条件と同じ条件により、Ｓｉ0.2 Ｇｅ0.8 層１２のエピタキシャル成長と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３のエピタキシャル成長とが交互に繰り返されて、Ｓｉ0.2 Ｇｅ0.8 ／Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 積層構造を１周期とする，超格子構造である多層膜１０Ａが形成される。本実施形態においては、例えば５０周期のＳｉ0.2 Ｇｅ0.8 ／Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 積層構造からなる多層膜１０Ａが形成される。
【００４８】
このような積層構造を採ることにより、以下の利点が得られる。超格子構造に関する過去の文献（Semiconductor and Semimetals Vol.24（ACADEMIC PRESS, INC）p.29 Volume Editor RAYMOND DINGLE ）によれば、超格子構造では、それを形成する各層の膜厚が１．５ｎｍ以下になると、離散的な量子化準位がなくなり、一つの結晶として機能することが示されている。したがって、本実施形態のように、Ｓｉ0.2 Ｇｅ0.8 層１２と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との膜厚がいずれも１ｎｍであることによって、Ｓｉ0.4925Ｇｅ0.5 Ｃ0.0075層として機能する多層膜１０Ａが得られる。つまり、多層膜１０Ａの組成は、Ｓｉ0.2 Ｇｅ0.8 層１２と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とのＳｉ，ＧｅおよびＣの各組成率の平均値であるＳｉ0.4925Ｇｅ0.5 Ｃ0.0075となる。
【００４９】
このように、本実施形態の多層膜１０ＡにおけるＧｅ組成率は、図１に示す限界である３５atm.％を越えた５０atm.％である。上述したように、単層のＳｉＧｅＣ層によっては、Ｇｅを５０atm.％程度含有するＳｉＧｅＣ結晶には、格子位置にＣがほとんど入らないが、本発明によれば、０．７５atm.％程度のＣを含有するＧｅ組成率５０atm.％の結晶を作製することが可能となった。
【００５０】
次に、本発明の考え方について説明する。図１に示すように、単結晶として作成可能なＣ組成率の上限値のＧｅ組成率依存性をみると、Ｇｅ含有率が高くなるほどこの上限値が低下する傾向が顕著である。そこで、本発明では、Ｇｅ含有率が比較的低い組成のＳｉＧｅ層にできるだけ多くのＣを含ませ、Ｇｅ組成率が比較的高いＳｉＧｅ層にできるだけ少ないＣを含ませるか又はＣを含ませずに、これらの複数の層を積層することにより、単層Ｓｉ1-x-y Ｇｅx Ｃy 結晶では作製が困難な領域の組成を持つ多層膜（半導体結晶膜）を作製することが可能となったのである。
【００５１】
ただし、Ｓｉ0.2 Ｇｅ0.8 層１２と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との厚みの比は、１：１に限定されるものではなく、両者の厚み比は任意の値を採ることが可能である。
【００５２】
図４は、第１の実施形態の変形例に係る多層膜の構造を概略的に示す断面図である。本変形例においては、Ｓｉ基板１１上に、厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２と、厚み約１．５ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とを交互に複数回（本変形例では、４０周期）堆積してなる，厚み約１００ｎｍのＳｉＧｅＣ層として機能する多層膜１０Ｂ（半導体結晶膜）が形成されている。この変形例の多層膜１０Ｂの作製手順は、基本的は第１の実施形態の作製手順と変わらないので、説明を省略する。
【００５３】
図５は、従来の単層のＳｉＧｅＣ層によって単結晶が形成可能な組成範囲と、本発明によって形成可能なＳｉＧｅＣ層として機能する多層膜の組成範囲とを示す図である。同図に示すように、Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とを交互に積層した場合、Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との厚みの比に応じて、直線Ｌ１上のいずれかの点における組成率を有するＳｉＧｅＣ層として機能する多層膜が得られる。例えば、Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との厚みの比を１：１とすると図５に示す点Ｐ１１における組成を有するＳｉＧｅＣ層として機能する多層膜１０Ａ（第１の実施形態）が得られ、Ｓｉ0.2 Ｇｅ0.8 層１２とＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３との厚みの比を１：１．５とすると図５に示す点Ｐ１５における組成を有するＳｉＧｅＣ層として機能する多層膜１０Ｂ（第１の実施形態の変形例）が得られる。
【００５４】
そして、例えばＳｉ0.965 Ｇｅ0.01Ｃ0.025 層のようにＧｅ組成率が極めて小さい組成を有するＳｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１＜１）と、Ｓｉ0.01Ｇｅ0.99層のようにほぼＧｅ層に近い組成を有するＳｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とを積層した場合、両者の厚みの比率に応じて、図５に示す直線Ｌ２上のいずれかの点で表される組成を有するＳｉＧｅＣ層として機能する多層膜が得られることになる。つまり、本発明により、Ｃ原子が格子位置に入った状態でＳｉＧｅＣ層として機能しうる範囲が図５に示す領域Ｒ２のように拡大したことになる。ただし、単層のＳｉＧｅＣ層又はＳｉＣ層におけるＣ原子が格子位置に入った状態でのＣ組成率の上限は、上述のように図１に示す上限よりも多く、約２．５atm.％程度と考えられる。それに対し、１．５ｎｍ以下の膜厚を有するＳｉ0.965 Ｇｅ0.01Ｃ0.025 層においては、２．５atm.％より高いＣ組成率においてもＣ原子が格子位置に入りうると考えられる。したがって、図５の破線Ｌ３に示すように、本発明によってＣ組成率が２．５atm.％を越えるＳｉＧｅＣ層として機能する多層膜の形成も可能であると考えられる。
【００５５】
なお、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とを積層する場合、いずれが最下層にあり、いずれか最上層にあってもよい。
【００５６】
なお、Ｓｉ1-y Ｃy 層（以下、ＳｉＣともいう）とＳｉＧｅ層とを積層してＳｉＧｅＣ層として機能する多層膜を形成することも可能である。しかし、相異なる組成を有する２つの層を積層する場合、本発明のごとく、一方の層を必ずＳｉＧｅＣ層にすることにより、以下の利点が得られる。すなわち、ＳｉＣ層とＳｉＧｅ層との多層膜においては、格子定数の大きく異なる結晶層が交互に堆積されているため、欠陥が発生しやすい。すなわち、ＳｉＣ層は、Ｓｉよりも小さい格子定数を有するので、Ｓｉの上にエピタキシャルに成長されたＳｉＣ層は引っ張り歪みを受ける。一方、ＳｉＧｅ層はＳｉよりも大きい格子定数を有するので、Ｓｉ基板の上にエピタキシャル成長されたＳｉＧｅ層は圧縮歪みを受けることになる。まして、ＳｉＣ層の上にエピタキシャル成長されたＳｉＧｅ層は、Ｓｉ基板の上におけるよりもさらに大きい圧縮歪みを受けることになる。したがって、Ｓｉ層に対して引っ張りと圧縮という相異なる方向性を持つ歪みを受ける２つの結晶を交互に堆積すると、欠陥が発生し易い状態になる。
【００５７】
それに対し、本発明のように、少なくとも一方をＳｉＧｅＣ層とすることにより、圧縮歪み又は引っ張り歪みを緩和することができるので、欠陥の少ない多層膜（半導体結晶膜）が得られることになる。
【００５８】
なお、ＳｉＣ層の成長速度は遅く、ＳｉＧｅＣ層ではＳｉＣ層よりも成長速度を速めることができるので、現実的な量産を考慮した場合には、２つの半導体層を積層する場合には、ＳｉＧｅＣ層とＳｉＧｅ層との組み合わせか、ＳｉＧｅＣ層同士も組み合わせが好ましい。
【００５９】
（第２の実施形態）
第１の実施の形態では、異なる組成を有する２つの結晶膜を交互にエピタキシャル成長させることによって得られる本発明の多層膜およびその製造方法について説明したが、本実施形態においては、異なる組成を有する３つの結晶膜を交互にエピタキシャル成長させることによって得られる本発明の多層膜について説明する。
【００６０】
図６は、第２の実施形態に係る多層膜（半導体結晶膜）の構造を概略的に示す断面図である。本実施形態においては、Ｓｉ基板１１上に、Ｓｉ結晶よりも格子定数が大きい厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２と、厚み約１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３と厚み約１ｎｍのＳｉ0.832 Ｇｅ0.15Ｃ0.018 層１４とを交互に複数回（本実施形態では、３３周期）堆積してなる，厚み約９９ｎｍのＳｉＧｅＣ層として機能する多層膜１０Ｃ（半導体結晶膜）が形成されている。本実施形態の多層膜１０Ｃも、離散的な量子化準位がほとんどない超格子構造と考えられる。以下、多層膜１０Ｃの形成方法について説明する。ただし、本実施形態においても、多層膜の作製手順は、上記第１の実施形態とほとんど変わらないので、工程の図示は省略されている。
【００６１】
本実施形態においても、Ｓｉ基板１１の前処理は、上記第１の実施形態と同じ手順によって行なわれる。そして、Ｓｉ基板１１の温度を４９０℃程度まで低下させてチャンバ内に原料ガスを導入し、結晶成長を開始する。まず、第１の実施形態と同様に、厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層１２と、厚み約１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３とがエピタキシャル成長される。
【００６２】
次に、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３の上に、公知の方法によって十分成長可能な組成であるＳｉ0.832 Ｇｅ0.15Ｃ0.018 層１４のエピタキシャル成長が行なわれる。その際、チャンバ内において、Ｓｉ2 Ｈ6 ガスの分圧が約７×１０-5Torr（≒９．３×１０-3Ｐａ）で、ＧｅＨ4 ガスの分圧が約８．３×１０-5Torr（≒１．１×１０-4Ｐａ）に、ＳｉＨ3 ＣＨ3 ガスの分圧が約１．８×１０-5Torr（≒２．４×１０-2Ｐａ）になるように、各原料ガスの流量が調整される。そして、３５sec 程度の間、このプロセスが行なわれることによって、厚み１ｎｍのＳｉ0.832 Ｇｅ0.15Ｃ0.018 層１４が形成される。
【００６３】
その後、上述の条件と同じ条件により、Ｓｉ0.2 Ｇｅ0.8 層１２のエピタキシャル成長と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層１３のエピタキシャル成長と、Ｓｉ0.832 Ｇｅ0.15Ｃ0.018 層１４のエピタキシャル成長とが交互に繰り返されて、Ｓｉ0.2 Ｇｅ0.8 ／Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 ／Ｓｉ0.832 Ｇｅ0.15Ｃ0.018 積層構造を１周期とする，超格子構造である多層膜１０Ｃが形成される。本実施形態においては、例えば３３周期のＳｉ0.2 Ｇｅ0.8 ／Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 ／Ｓｉ0.832 Ｇｅ0.15Ｃ0.018 積層構造からなる多層膜１０Ｃが形成される。
【００６４】
本実施形態によると、厚みが９９ｎｍのＳｉ0.606Ｇｅ0.383 Ｃ0.011 層として機能する多層膜１０Ｃが得られる。つまり、図５からわかるように、単層のＳｉＧｅＣ層においては、Ｇｅ組成率が約３８atm.％のＳｉＧｅＣ層においては約０．６atm.％のＣ原子しか、格子位置に入らせることができなかったのに対し、本実施形態においては、３種類の結晶層を組み合わせることにより、約１．１atm.％のＣ原子を格子位置に含むＳｉＧｅＣ層として機能する多層膜１０Ｃ（半導体結晶膜）が得られる。
【００６５】
上記各実施形態では、超格子構造の１周期を形成する各結晶層として、組成が相異なる２種類又は３種類の結晶層を形成する例について説明したが、本発明の多層膜はかかる実施形態に限定されるものではない。したがって、４種類以上の結晶層を交互に積層することによっても、本発明の多層膜が得られる。ただし、その場合にも、３種類以上の結晶層のうち，いずれか２つの結晶層が、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１＜１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２）とＳｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１＜１）とであることが必要である。
【００６６】
なお、３種類以上の結晶層を積層してＳｉＧｅＣ層として機能する多層膜を形成する場合にも、各結晶層を堆積する順序は限定されるものではなく、どのような順序で堆積しても、同様の効果が得られる。
【００６７】
また、上記各実施形態では、開示されていないが、多層膜１０Ａ，１０Ｂ又は１０Ｃと、Ｓｉ基板１１との間にＳｉバッファ層をエピタキシャル成長してもよいし、多層膜１０Ａ，１０Ｂ又は１０Ｃの上方にＳｉキャップ層を堆積してもよい。
【００６８】
（第３の実施形態）
次に、上記各実施形態で説明したＳｉＧｅＣ膜として機能する多層膜１０Ａ，１０Ｂ又は１０Ｃを有するヘテロバイポーラトランジスタの例について説明する。
【００６９】
図７は、本実施形態に係るｎｐｎ型ヘテロ接合型バイポーラトランジスタ（ＨＢＴ）の構造を概略的に示す断面図である。同図に示すように、本実施形態のＨＢＴは、Ｓｉ基板３０内に形成された高濃度のｎ型ドーパント（例えばリン）を含むｎ+ 層３１と、ｎ+ 層３１の上にエピタキシャル成長された低濃度のｎ型ドーパント（例えばリン）を含むＳｉ膜からなるコレクタ層３３と、コレクタ層３３を区画する熱酸化膜からなる分離層３２と、分離層３２上に形成された第１の堆積酸化膜３５と、分離層３２および第１の堆積酸化膜３５の開口部（ベース開口部）を埋めて、第１の堆積酸化膜３５の上に延びる，ＳｉＧｅＣ層として機能する多層膜３６と、多層膜３６の上に形成された第２の堆積酸化膜３７と、第２の堆積酸化膜３７の開口部（エミッタ開口部）内において多層膜３６の上にエピタキシャル成長されたＳｉ膜からなるエミッタ層３８と、エミッタ層３８の上に形成され、第２の堆積酸化膜３７の開口部（エミッタ開口部）を埋めるポリシリコン膜からなるエミッタ引きだし電極９ａと、コレクタ層３３のうち分離層３２によって分離された領域（コレクタ引き出し層）の上に形成され、エミッタ引きだし電極９ａと共通のポリシリコン膜から形成されたコレクタ引きだし電極９ｂと、基板上に形成されたシリコン酸化膜からなる層間絶縁膜４１と、層間絶縁膜４１を貫通してエミッタ引きだし電極３９ａ，多層膜３６およびコレクタ引きだし電極３９ｂとにそれぞれコンタクトするプラグ４２と、層間絶縁膜４１の上に形成され、プラグ４２を介してエミッタ引きだし電極３９ａ，多層膜３６およびコレクタ引きだし電極３９ｂにそれぞれ接続されるエミッタ電極４３ｅ，ベース電極４３ｂおよびコレクタ電極４３ｃとを備えている。
【００７０】
図８は、図７に示すエミッタ−ベース−コレクタ接合部の構造を拡大して示す断面図である。同図に示すように、Ｓｉ層であるコレクタ層３３の上に形成されている，ＳｉＧｅＣ層として機能する多層膜３６は、厚み約１ｎｍのＳｉ0.2 Ｇｅ0.8 層３６ａと、厚み約１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層３６ｂとを交互に複数回（本実施形態では、２５周期）堆積して形成され、全体の厚みが約５０ｎｍである。つまり、多層膜３６は、Ｓｉ0.4925Ｇｅ0.5 Ｃ0.0075層として機能することになる。また、多層膜３６は、ｐ型ドーパントであるボロン（Ｂ）を含んでおり、ベース層として機能する。多層膜３６の上に形成されたエミッタ層３８は、ｎ型ドーパントであるヒ素（Ａｓ）を含んでいる。
【００７１】
本実施形態のＨＢＴの製造工程においては、多層膜３６の形成工程において、第１の実施形態で説明した手順によるＳｉ0.2 Ｇｅ0.8 層３６ａのエピタキシャル成長と、Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層３６ｂのエピタキシャル成長とにおいて、いずれのエピタキシャル成長においても、ジボラン（Ｂ2 Ｈ6 ）が添加される。それ以外の部分の工程については、公知の技術を用いて形成することができるので、説明を省略する。
【００７２】
本実施形態のＨＢＴによると、ベースとして機能する多層膜３６が、５０atm.％程度の高いＧｅ組成率を含有するＳｉ0.4925Ｇｅ0.5 Ｃ0.0075層として機能するので、ベース層とエミッタ層との接合部において、価電子帯端および伝導帯端に高いヘテロ障壁が形成される。
【００７３】
図９は、エミッタ層３８と、ベース層として機能する多層膜３６と、コレクタ層３３とを通過する断面における，バイアス非印加時のバンド構造を概略的に示すエネルギーバンド図である。同図に示すように、多層膜３６がＧｅ組成率の大きいＳｉＧｅＣ層として機能することにより、多層膜３６とその両側のＳｉ層であるエミッタ層３８およびコレクタ層とのバンドギャップ差を大きく確保することが可能になる。そして、ｎ型ドーパントを含むエミッタ層３８とｐ型ドーパントを含むベース層（多層膜３６）との接合部において、伝導帯端におけるバンドオフセットΔＥｃを小さく、価電子帯端におけるバンドオフセットΔＥｖを大きく設定することができる。つまり、エミッタ−ベース間のバイアスが低くても十分大きな電子による電流が得られ、ベースからエミッタに逆に流れるホールによる電流を小さくすることができるので、電流増幅率の大きい，低電圧駆動型のＨＢＴが得られる。本発明社達のシミュレーションによると、本発明の多層膜をベースとするＨＢＴは、０．４５Ｖ程度の低電圧で駆動することが可能である。
【００７４】
この値は、Ｓｉベース層を有するバイポーラトランジスタの駆動電圧が約０．７Ｖであることを考慮すると、バイポーラトランジスタの低電圧駆動化の効果が大きいことがわかる。
【００７５】
また、本発明のＨＢＴによれば、ベース層として機能する多層膜３６が０．７５atm.％程度のＣを含んでいることにより、ベース層として機能する多層膜３６全体の歪みが小さくなって、プロセス中の熱処理による結晶欠陥の発生を低減させることができる。一方、単層のＳｉＧｅＣ層を形成しようとしても、Ｇｅ組成率が５０atm.％程度では、Ｃを結晶格子位置に入らせることがほとんどできないため、欠陥が発生しやすく、デバイスの特性が悪くなる。
【００７６】
また、多層膜３６全体にＣが含めれていることにより、ボロン（Ｂ）の拡散を効果的に抑制することができるので、ベース層である多層膜３６を薄くしてもドーパントの濃度プロファイルを設計通りに保持することが容易となる。そして、ベース層である多層膜を薄くすることにより、ベース走行時間が短縮されるので、高速で動作可能なデバイスが得られる。つまり、本発明の多層膜をＨＢＴに用いることにより、低電圧で駆動可能な，かつ，薄いベースを持つ高速トランジスタが作製可能となるのである。
【００７７】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係るＳｉＧｅＣ層として機能する多層膜をｐチャネルとして利用したヘテロ接合型ＭＩＳＦＥＴ（ＨＭＩＳＦＥＴ）の構造を示す断面図である。
【００７８】
同図に示すように、本実施形態のＨＭＩＳＦＥＴは、Ｓｉ基板５０の上に形成されたｎウェル６１の上方に設けられている。
【００７９】
そして、ｎウェル６１の上に、シリコン層６２と、厚み１ｎｍのＳｉ0.2 Ｇｅ0.8 層と厚み１ｎｍのＳｉ0.785 Ｇｅ0.2 Ｃ0.015 層とを１０周期積層してなる厚み２０ｎｍの多層膜６３と、シリコンキャップ層６４とがＵＨＶ−ＣＶＤ法により順次積層されている。そして、多層膜６３は、多層膜５３と共通の膜から形成されており、全体としてＳｉ0.4925Ｇｅ0.5 Ｃ0.0075層として機能する，ホールが走行するチャネル領域として機能する。また、シリコンキャップ層６４の上には、シリコンキャップ層６４の熱酸化によって形成されたシリコン酸化膜により構成されるゲート絶縁膜が設けられており、さらにその上にはゲート電極６６が形成されている。ゲート電極６６の両側には、ｐ+ 層からなるソ−ス・ドレイン領域６７，６８が形成され、その上にはソ−ス・ドレイン電極６９，７０がそれぞれ形成されている。
【００８０】
図１１は、本実施形態のＨＭＩＳＦＥＴにおけるシリコン層，多層膜及びシリコン層を積層した構造のバンド状態を概念的に示す図である。図１１においては、ドーパントの導電型を無視している。
【００８１】
同図に示すように、本実施形態では、ＳｉＧｅＣ層として機能する多層膜のＧｅ組成率が高いので、多層膜を挟む２つのシリコン層とのバンドギャップ差が大きいことを利用して、価電子帯端に、キャリアを閉じこめるための大きなヘテロ障壁が形成される。したがって、ホールの閉じ込め効率の高いｐチャネル領域を形成することができる。
【００８２】
なお、上述のように、Ｇｅ，Ｃの組成率の調整範囲が高い範囲まで拡大されるので、伝導帯端に形成されるヘテロ障壁の高さと、価電子帯端に形成されるヘテロ障壁の高さとの比を所望の値に調整できる。したがって、ｎ−ＭＩＳＦＥＴにおいても、ｐ−ＭＩＳＦＥＴの多層膜と共通の膜から形成される多層膜をｎチャネルとして用いることにより、電子及びホールの双方について高い閉じこめ効率を発揮するＣＭＩＳデバイスを形成することができる。
【００８３】
（その他の実施形態）
上記各実施形態においては、多層膜中の各半導体膜（Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層やＳｉ1-x2-y2 Ｇｅx2Ｃy2層）は、離散的な量子順位が形成されない程度に薄い層である（たとえば１．５ｎｍ程度以下）としたが、ある程度離散的な量子順位が形成されていても、多層膜全体としてＳｉＧｅＣ層としての機能が生じるものであれば、本発明の効果を発揮することができる。また、たとえば２〜３ｎｍ程度の厚みのＳｉ1-x1-y1 Ｇｅx1Ｃy1層やＳｉ1-x2-y2 Ｇｅx2Ｃy2層を積層した後、９００℃程度の熱処理を施すことによって、各層の境界が不明瞭になると、全体としてＳｉＧｅＣ層としての機能を生じやすくなる。
【００８４】
また、ＨＢＴの場合、ベース層にエミッタ層からコレクタ層に向かってバンドギャップが小さくなるように傾斜組成をもたせることも可能である。
【００８５】
なお、上記各実施形態では、多層膜をＨＢＴのベース層や、ＣＭＩＳデバイスの各チャネル領域として用いた応用例について述べたが、本発明の多層膜は、共鳴トンネルダイオード（ＲＴＤ）などの他のヘテロ接合デバイスに適用可能である。
【００８６】
【発明の効果】
本発明によれば、高いＧｅ組成率と高いＣ組成率をもつＳｉＧｅＣ層として機能する多層膜である半導体結晶膜，その製造方法，半導体装置又はその製造方法の提供を図ることができる。
【００８７】
そして、本発明の半導体結晶膜は、ヘテロ接合型バイポーラトランジスタやＣＭＩＳデバイスのチャネル領域として用いることにより、情報通信機器，コンピュータなどの各種の電子機器に組み込むことができる。
【図面の簡単な説明】
【図１】単層のＳｉＧｅＣ結晶中における格子位置に入るＣ組成率の最大値（上限）のＧｅ組成率依存性を示す図である。
【図２】本発明の第１の実施形態に係る多層膜（半導体結晶膜）の構造を概略的に示す断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体結晶膜の製造工程を示す断面図である。
【図４】第１の実施形態の変形例に係る多層膜の構造を概略的に示す断面図である。
【図５】従来の単層のＳｉＧｅＣ層によって単結晶が形成可能な組成範囲と、本発明によって形成可能なＳｉＧｅＣ層として機能する多層膜の組成範囲とを示す図である。
【図６】第２の実施形態に係る多層膜の構造を概略的に示す断面図である。
【図７】第３の実施形態に係るｎｐｎ型ヘテロ接合型バイポーラトランジスタ（ＨＢＴ）の構造を概略的に示す断面図である。
【図８】図７に示すエミッタ−ベース−コレクタ接合部の構造を拡大して示す断面図である。
【図９】第３の実施形態におけるエミッタ層とベース層とコレクタ層とを通過する断面における，バイアス非印加時のバンド構造を概略的に示すエネルギーバンド図である。
【図１０】本発明の第４の実施形態に係るＳｉＧｅＣ層として機能する多層膜をｎチャネルおよびｐチャネルとして利用したヘテロ接合型ＣＭＩＳデバイス（ＨＣＭＩＳデバイス）の構造を示す断面図である。
【図１１】第４の実施形態のＨＣＭＩＳデバイスにおけるシリコン層，多層膜及びシリコン層を積層した構造のバンド状態を概念的に示す図である。
【符号の説明】
１０ 多層膜
１１ Ｓｉ基板
１２ Ｓｉ0.2 Ｇｅ0.8 層
１３ Ｓｉ0.785 Ｇｅ0.2 Ｃ0.015 層
１４ Ｓｉ0.832 Ｇｅ0.15Ｃ0.018 層
Claims (18)
- 互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する多層膜からなる半導体結晶膜であって、
上記複数の半導体層は、少なくとも第１の半導体層と第２の半導体層とを含み、
上記第１の半導体層はＳｉ 1-x1-y1 Ｇｅ x1 Ｃ y1 層（０＜ｘ１＜１，０＜ｙ１＜１）、
上記第２の半導体層はＳｉ 1-x2-y2 Ｇｅ x2 Ｃ y2 層（０＜ｘ２＜１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２）である事を特徴とする半導体結晶膜。 - 請求項１記載の半導体結晶膜において、
上記多層膜中の各半導体層は、離散した量子化準位が生じる厚みより薄いことを特徴とする半導体結晶膜。 - 請求項１又は２に記載の半導体結晶膜において、
上記多層膜は、単層のＳｉＧｅＣ層における装置、プロセス条件で定まるあるＧｅ組成率におけるＣ組成率の上限よりも多いＣを含むことを特徴とする半導体結晶膜。 - 請求項１〜３のいずれか１つに記載の半導体結晶膜において、
上記第１及び第２の半導体層の厚みは、いずれも３ｎｍ以下であることを特徴とする半導体結晶膜。 - 請求項４記載の半導体結晶膜において、
上記第１及び第２の半導体層の厚みは、いずれも１．５ｎｍ以下であることを特徴とする半導体結晶膜。 - 請求項１〜５のうちいずれか１つに記載の半導体結晶膜において、
上記多層膜は、Ｇｅ組成率が３０atm.％以上で、Ｃ組成率が１．２atm.％以上の組成を有するＳｉＧｅＣ層として機能することを特徴とする半導体結晶膜。 - 少なくともＳｉを含む下地半導体層と、
上記下地半導体層の上に形成され、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する活性領域となる多層膜とを備えている半導体装置であって、
上記多層膜は、
Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、
Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とを少なくとも含み、
上記多層膜は、Ｇｅ組成率が３０ atm. ％以上で、Ｃ組成率が１．２ atm. ％以上の組成を有するＳｉＧｅＣ層として機能することを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
上記多層膜中の各半導体層は、離散した量子化準位が生じる厚みより薄いことを特徴とする半導体装置。 - 請求項７又は８記載の半導体装置において、
上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層及び上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層の厚みは、いずれも３ｎｍ以下であることを特徴とする半導体装置。 - 請求項９記載の半導体装置において、
上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層及び上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層の厚みは、いずれも１．５ｎｍ以下であることを特徴とする半導体装置。 - 請求項７〜１０のうちいずれか１つに記載の半導体装置において、
上記多層膜がチャネルとして機能するＭＩＳＦＥＴであることを特徴とする半導体装置。 - 請求項７〜１０のうちいずれか１つに記載の半導体装置において、
上記多層膜がベース層として機能するバイポーラトランジスタであることを特徴とする半導体装置。 - 互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する多層膜からなる半導体結晶膜の製造方法であって、
下地半導体層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とのうちいずれか一方の半導体層をエピタキシャル成長させる工程（ａ）と、
上記一方の半導体層の上に、上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層と上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層とのうちの他方をエピタキシャル成長させる工程（ｂ）とを複数回含み、
上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層のうち少なくとも１つの半導体層を１．５ｎｍを越える厚みでエピタキシャル成長させおき、
上記多層膜を熱処理する工程をさらに含むことを特徴とする半導体結晶膜の製造方法。 - 請求項１３記載の半導体結晶膜の製造方法において、
上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層を、離散した量子化準位が生じる厚みより薄くエピタキシャル成長させることを特徴とする半導体結晶膜の製造方法。 - 請求項１３又は１４に記載の半導体結晶膜の製造方法において、
上記工程（ａ）及び（ｂ）のうちＳｉ，Ｇｅ及びＣを含む半導体層をエピタキシャル成長させる工程では、ジシランガスもしくはモノシランガスと、ゲルマンガスと、モノメチルシランガスを熱分解することを特徴とする半導体結晶膜の製造方法。 - 少なくともＳｉを含む下地半導体層と、上記下地半導体層の上に形成され、互いに相異なる組成を有する複数の半導体層を複数回交互に積層して構成され、単一のＳｉＧｅＣ層として機能する活性領域となる多層膜とを備えている半導体装置の製造方法であって、
下地半導体層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層（０≦ｘ１＜１，０＜ｙ１≦１）と、Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層（０＜ｘ２≦１，０≦ｙ２＜１）（ｘ１＜ｘ２，ｙ１＞ｙ２、ｘ１とｙ２とは同時には０にならない）とのうちいずれか一方の半導体層をエピタキシャル成長させる工程（ａ）と、
上記一方の半導体層の上に、上記Ｓｉ1-x1-y1 Ｇｅx1Ｃy1層と上記Ｓｉ1-x2-y2 Ｇｅx2Ｃy2層とのうちの他方をエピタキシャル成長させる工程（ｂ）とを複数回含み、
上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層のうち少なくとも１つの半導体層を１．５ｎｍを越える厚みでエピタキシャル成長させおき、
上記多層膜を熱処理する工程をさらに含むことを特徴とする半導体装置の製造方法。 - 請求項１６記載の半導体装置の製造方法において、
上記工程（ａ）及び（ｂ）では、上記多層膜中の各半導体層を、離散した量子化準位が生じる厚みより薄くエピタキシャル成長させることを特徴とする半導体装置の製造方法。 - 請求項１６又は１７記載の半導体装置の製造方法において、
上記工程（ａ）及び（ｂ）のうちＳｉ、Ｇｅ及びＣを含む半導体層をエピタキシャル成長させる工程では、ジシランガスもしくはモノシランガスと、ゲルマンガスと、モノメチルシランガスを熱分解することを特徴とする半導体装置の製造方法。
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