JP2003023146A - 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 - Google Patents
半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法Info
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- JP2003023146A JP2003023146A JP2001206385A JP2001206385A JP2003023146A JP 2003023146 A JP2003023146 A JP 2003023146A JP 2001206385 A JP2001206385 A JP 2001206385A JP 2001206385 A JP2001206385 A JP 2001206385A JP 2003023146 A JP2003023146 A JP 2003023146A
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Abstract
(57)【要約】
【課題】 貫通転位密度が低くかつ表面ラフネスも小さ
い半導体基板と電界効果型トランジスタ並びにＳｉＧｅ
層の形成方法及びこれを用いた歪みＳｉ層の形成方法と
電界効果型トランジスタの製造方法を提供する。 【解決手段】 本発明の半導体基板は、Ｓｉ基板上に、
Ｇｅ組成比が表面に向けて漸次増加する複数のＳｉＧｅ
の傾斜組成層を積層したＳｉＧｅバッファ層を備え、こ
れらの傾斜組成層各々は、隣接する２つの傾斜組成層の
うち上側の傾斜組成層の下面側のＧｅ組成比は、下側の
傾斜組成層の上面側のＧｅ組成比より大であることを特
徴とする。
い半導体基板と電界効果型トランジスタ並びにＳｉＧｅ
層の形成方法及びこれを用いた歪みＳｉ層の形成方法と
電界効果型トランジスタの製造方法を提供する。 【解決手段】 本発明の半導体基板は、Ｓｉ基板上に、
Ｇｅ組成比が表面に向けて漸次増加する複数のＳｉＧｅ
の傾斜組成層を積層したＳｉＧｅバッファ層を備え、こ
れらの傾斜組成層各々は、隣接する２つの傾斜組成層の
うち上側の傾斜組成層の下面側のＧｅ組成比は、下側の
傾斜組成層の上面側のＧｅ組成比より大であることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板と電界効果型トランジスタ並
びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法に関する。
等に用いられる半導体基板と電界効果型トランジスタ並
びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）ウェーハ上にＳ
ｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキ
シャル成長した歪みＳｉ層をチャネル領域に用いた高速
のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されて
いる。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定
数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生
じ、そのためＳｉのバンド構造が変化して縮退が解けて
キャリア移動度が高まる。したがって、この歪みＳｉ層
をチャネル領域として用いることにより、通常の１．３
〜８倍程度の高速化したＦＥＴが可能になるものであ
る。また、プロセスとしてＣＺ法による通常のＳｉ基板
を基板として使用できるため、従来のＣＭＯＳ工程で高
速ＣＭＯＳを実現可能にするものである。
ｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキ
シャル成長した歪みＳｉ層をチャネル領域に用いた高速
のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されて
いる。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定
数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生
じ、そのためＳｉのバンド構造が変化して縮退が解けて
キャリア移動度が高まる。したがって、この歪みＳｉ層
をチャネル領域として用いることにより、通常の１．３
〜８倍程度の高速化したＦＥＴが可能になるものであ
る。また、プロセスとしてＣＺ法による通常のＳｉ基板
を基板として使用できるため、従来のＣＭＯＳ工程で高
速ＣＭＯＳを実現可能にするものである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。現状では、歪みＳｉ−
ＦＥＴ用のＳｉ基板は、例えば、Ｓｉ（００１）基板上
に、ＳｉＧｅのＧｅ組成比を０から高濃度まで連続的に
変化させたＳｉＧｅバッファ層を成膜することにより、
高速ＦＥＴが実現可能となっている。
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。現状では、歪みＳｉ−
ＦＥＴ用のＳｉ基板は、例えば、Ｓｉ（００１）基板上
に、ＳｉＧｅのＧｅ組成比を０から高濃度まで連続的に
変化させたＳｉＧｅバッファ層を成膜することにより、
高速ＦＥＴが実現可能となっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術を用いて成膜されたＳｉＧｅの結
晶性は、貫通転位密度がデバイスとして要望されるレベ
ルには及ばない悪い状態であった。また、実際にデバイ
スを作製する際に不良原因となる表面ラフネスについて
も転位密度が低い状態で良好なものを得ることが困難で
あった。この表面ラフネスは、内部の転位のために生じ
た凹凸が表面にまで影響を及ぼしたものである。
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術を用いて成膜されたＳｉＧｅの結
晶性は、貫通転位密度がデバイスとして要望されるレベ
ルには及ばない悪い状態であった。また、実際にデバイ
スを作製する際に不良原因となる表面ラフネスについて
も転位密度が低い状態で良好なものを得ることが困難で
あった。この表面ラフネスは、内部の転位のために生じ
た凹凸が表面にまで影響を及ぼしたものである。
【０００６】例えば、Ｇｅ組成比を傾斜させたバッファ
層を用いる場合では、貫通転位密度を比較的低くするこ
とができるが、表面ラフネスが悪化してしまう不都合が
あり、逆にＧｅ組成比を階段状にしたバッファ層を用い
る場合では、表面ラフネスを比較的少なくすることがで
きるが、貫通転位密度が多くなってしまう不都合があっ
た。また、オフカットウェーハを用いる場合では、転位
が成膜方向ではなく横に抜け易くなるが、まだ十分な低
転位化を図ることができていない。したがって、貫通転
位によるＦＥＴの動作不良を防ぐためには、貫通転位密
度を低減する必要がある。
層を用いる場合では、貫通転位密度を比較的低くするこ
とができるが、表面ラフネスが悪化してしまう不都合が
あり、逆にＧｅ組成比を階段状にしたバッファ層を用い
る場合では、表面ラフネスを比較的少なくすることがで
きるが、貫通転位密度が多くなってしまう不都合があっ
た。また、オフカットウェーハを用いる場合では、転位
が成膜方向ではなく横に抜け易くなるが、まだ十分な低
転位化を図ることができていない。したがって、貫通転
位によるＦＥＴの動作不良を防ぐためには、貫通転位密
度を低減する必要がある。
【０００７】本発明は、前述の課題に鑑みてなされたも
ので、貫通転位密度が低くかつ表面ラフネスも小さい半
導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法を提供することを目的と
する。
ので、貫通転位密度が低くかつ表面ラフネスも小さい半
導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板上に、Ｇｅ組成比が表面に向
けて漸次増加するＳｉＧｅの傾斜組成層を複数層積層状
態としたＳｉＧｅバッファ層を備え、これらの傾斜組成
層各々は、隣接する２つの傾斜組成層のうち上側の傾斜
組成層の下面側のＧｅ組成比は、下側の傾斜組成層の上
面側のＧｅ組成比より大であることを特徴とする。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板上に、Ｇｅ組成比が表面に向
けて漸次増加するＳｉＧｅの傾斜組成層を複数層積層状
態としたＳｉＧｅバッファ層を備え、これらの傾斜組成
層各々は、隣接する２つの傾斜組成層のうち上側の傾斜
組成層の下面側のＧｅ組成比は、下側の傾斜組成層の上
面側のＧｅ組成比より大であることを特徴とする。
【０００９】また、本発明のＳｉＧｅ層の形成方法は、
Ｓｉ基板上に、Ｇｅ組成比が表面に向けて漸次増加する
ＳｉＧｅの傾斜組成層を複数層積層状態としたＳｉＧｅ
バッファ層を成膜する方法であって、積層方向に隣接す
る２つの傾斜組成層の上側の傾斜組成層の下面側のＧｅ
組成比が下側の傾斜組成層の上面側のＧｅ組成比より大
であるように、前記ＳｉＧｅの傾斜組成層をエピタキシ
ャル成長する工程を複数回繰り返し、各々のＳｉＧｅの
傾斜組成層を成膜することを特徴とする。
Ｓｉ基板上に、Ｇｅ組成比が表面に向けて漸次増加する
ＳｉＧｅの傾斜組成層を複数層積層状態としたＳｉＧｅ
バッファ層を成膜する方法であって、積層方向に隣接す
る２つの傾斜組成層の上側の傾斜組成層の下面側のＧｅ
組成比が下側の傾斜組成層の上面側のＧｅ組成比より大
であるように、前記ＳｉＧｅの傾斜組成層をエピタキシ
ャル成長する工程を複数回繰り返し、各々のＳｉＧｅの
傾斜組成層を成膜することを特徴とする。
【００１０】本発明者らは、ＳｉＧｅの成膜技術につい
て研究を行ってきた結果、結晶中の転位が以下のような
傾向を有することがわかった。すなわち、ＳｉＧｅ層を
成膜する際に、成膜中に発生する転位は成膜方向に対し
て斜め方向又は横方向（成膜方向に直交する方向：＜１
１０＞方向）のいずれかに走り易い特性を持っている。
また、転位は層の界面で横方向に走り易いが、組成が急
峻に変化する界面では、上記斜め方向に走り易くなると
共に多くの転位が高密度に発生すると考えられる。
て研究を行ってきた結果、結晶中の転位が以下のような
傾向を有することがわかった。すなわち、ＳｉＧｅ層を
成膜する際に、成膜中に発生する転位は成膜方向に対し
て斜め方向又は横方向（成膜方向に直交する方向：＜１
１０＞方向）のいずれかに走り易い特性を持っている。
また、転位は層の界面で横方向に走り易いが、組成が急
峻に変化する界面では、上記斜め方向に走り易くなると
共に多くの転位が高密度に発生すると考えられる。
【００１１】したがって、Ｇｅ組成比を単純な階段状に
して成膜すると、急峻な組成変化となる界面部分で多く
の転位が高密度に生じると共に、転位が成膜方向の斜め
方向に走り易く、貫通転位となるおそれが高いと考えら
れる。また、Ｇｅ組成比を単純に緩く傾斜させて成膜す
ると、上記斜め方向に走った転位が横方向に逃げるきっ
かけとなる部分（界面等）が無く、表面にまで貫通して
しまうと考えられる。
して成膜すると、急峻な組成変化となる界面部分で多く
の転位が高密度に生じると共に、転位が成膜方向の斜め
方向に走り易く、貫通転位となるおそれが高いと考えら
れる。また、Ｇｅ組成比を単純に緩く傾斜させて成膜す
ると、上記斜め方向に走った転位が横方向に逃げるきっ
かけとなる部分（界面等）が無く、表面にまで貫通して
しまうと考えられる。
【００１２】これらに対し、本発明のＳｉＧｅ層の形成
方法では、上側の傾斜組成層の下面側のＧｅ組成比が、
下側の傾斜組成層の上面側のＧｅ組成比より大となるよ
うに、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅ
の傾斜組成層をエピタキシャル成長する工程を複数回繰
り返し、各ＳｉＧｅの傾斜組成層を成膜し、また、本発
明の半導体基板では、Ｇｅ組成比が表面に向けて漸次増
加するＳｉＧｅの傾斜組成層各々が、隣接する２つの傾
斜組成層のうち上側の傾斜組成層の下面側のＧｅ組成比
を下側の傾斜組成層の上面側のＧｅ組成比より大とした
ＳｉＧｅバッファ層を備えているので、積層された各傾
斜組成層の界面がＧｅ組成比が不連続な面となり、転位
密度が小さくかつ表面ラフネスが小さいＳｉＧｅ層を形
成することができる。
方法では、上側の傾斜組成層の下面側のＧｅ組成比が、
下側の傾斜組成層の上面側のＧｅ組成比より大となるよ
うに、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅ
の傾斜組成層をエピタキシャル成長する工程を複数回繰
り返し、各ＳｉＧｅの傾斜組成層を成膜し、また、本発
明の半導体基板では、Ｇｅ組成比が表面に向けて漸次増
加するＳｉＧｅの傾斜組成層各々が、隣接する２つの傾
斜組成層のうち上側の傾斜組成層の下面側のＧｅ組成比
を下側の傾斜組成層の上面側のＧｅ組成比より大とした
ＳｉＧｅバッファ層を備えているので、積層された各傾
斜組成層の界面がＧｅ組成比が不連続な面となり、転位
密度が小さくかつ表面ラフネスが小さいＳｉＧｅ層を形
成することができる。
【００１３】すなわち、界面において転位が横方向に走
り易くなり、貫通転位が生じ難くなる。また、界面での
組成変化が小さいので、界面での転位発生が抑制され、
傾斜組成層の層内で転位が均等に発生して、表面ラフネ
スの悪化を抑制することができる。
り易くなり、貫通転位が生じ難くなる。また、界面での
組成変化が小さいので、界面での転位発生が抑制され、
傾斜組成層の層内で転位が均等に発生して、表面ラフネ
スの悪化を抑制することができる。
【００１４】本発明の半導体基板は、Ｓｉ基板上にＳｉ
Ｇｅ層が形成された半導体基板であって、上述した本発
明のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成
されていることを特徴とする。すなわち、この半導体基
板では、上記本発明のＳｉＧｅ層の形成方法によりＳｉ
Ｇｅ層が形成されているので、転位密度が小さくかつ表
面ラフネスが小さい良質なＳｉＧｅ層が得られ、例えば
歪みＳｉ層をＳｉＧｅ層上に形成するための基板として
好適である。
Ｇｅ層が形成された半導体基板であって、上述した本発
明のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成
されていることを特徴とする。すなわち、この半導体基
板では、上記本発明のＳｉＧｅ層の形成方法によりＳｉ
Ｇｅ層が形成されているので、転位密度が小さくかつ表
面ラフネスが小さい良質なＳｉＧｅ層が得られ、例えば
歪みＳｉ層をＳｉＧｅ層上に形成するための基板として
好適である。
【００１５】本発明の半導体基板は、上記本発明の半導
体基板の前記ＳｉＧｅバッファ層上に直接又は他のＳｉ
Ｇｅ層を介して形成された歪みＳｉ層を備えていること
を特徴とする。また、本発明の歪みＳｉ層の形成方法
は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成
する方法であって、前記Ｓｉ基板上に、上記本発明のＳ
ｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエピタ
キシャル成長する工程と、該ＳｉＧｅバッファ層上に直
接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシ
ャル成長する工程とを有することを特徴とする。また、
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介し
て歪みＳｉ層が形成された半導体基板であって、上記本
発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形
成されていることを特徴とする。
体基板の前記ＳｉＧｅバッファ層上に直接又は他のＳｉ
Ｇｅ層を介して形成された歪みＳｉ層を備えていること
を特徴とする。また、本発明の歪みＳｉ層の形成方法
は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成
する方法であって、前記Ｓｉ基板上に、上記本発明のＳ
ｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエピタ
キシャル成長する工程と、該ＳｉＧｅバッファ層上に直
接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシ
ャル成長する工程とを有することを特徴とする。また、
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介し
て歪みＳｉ層が形成された半導体基板であって、上記本
発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形
成されていることを特徴とする。
【００１６】上記半導体基板では、上記本発明の半導体
基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層
を介して形成された歪みＳｉ層を備え、また上記歪みＳ
ｉ層の形成方法では、上記本発明のＳｉＧｅ層の形成方
法によりエピタキシャル成長したＳｉＧｅバッファ層上
に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタ
キシャル成長し、また上記半導体基板では、上記本発明
の歪みＳｉ層の形成方法により歪みＳｉ層が形成されて
いるので、貫通転位密度が低減されかつ表面状態が良好
なＳｉＧｅ層上に歪みＳｉ層を成膜することにより、良
質な歪みＳｉ層を形成することができる。例えば歪みＳ
ｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積
回路用の基板として好適である。
基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層
を介して形成された歪みＳｉ層を備え、また上記歪みＳ
ｉ層の形成方法では、上記本発明のＳｉＧｅ層の形成方
法によりエピタキシャル成長したＳｉＧｅバッファ層上
に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタ
キシャル成長し、また上記半導体基板では、上記本発明
の歪みＳｉ層の形成方法により歪みＳｉ層が形成されて
いるので、貫通転位密度が低減されかつ表面状態が良好
なＳｉＧｅ層上に歪みＳｉ層を成膜することにより、良
質な歪みＳｉ層を形成することができる。例えば歪みＳ
ｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積
回路用の基板として好適である。
【００１７】本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成することを特徴とす
る。また、本発明の電界効果型トランジスタは、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタであって、
上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ
層が形成されていることを特徴とする。
Ｇｅ層上の歪みＳｉ層にチャネル領域を有する電界効果
型トランジスタであって、上記本発明の半導体基板の前
記歪みＳｉ層に前記チャネル領域を有することを特徴と
する。また、本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉ層の形成
方法により前記歪みＳｉ層を形成することを特徴とす
る。また、本発明の電界効果型トランジスタは、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタであって、
上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ
層が形成されていることを特徴とする。
【００１８】これらの電界効果型トランジスタ及び電界
効果型トランジスタの製造方法では、上記本発明の半導
体基板の前記歪みＳｉ層にチャネル領域が形成され、又
は上記本発明の歪みＳｉ層の形成方法により、チャネル
領域が形成される歪みＳｉ層が形成されるので、良質な
歪みＳｉ層により高速動作可能等の高特性を有する電界
効果型トランジスタを高歩留まりで得ることができる。
効果型トランジスタの製造方法では、上記本発明の半導
体基板の前記歪みＳｉ層にチャネル領域が形成され、又
は上記本発明の歪みＳｉ層の形成方法により、チャネル
領域が形成される歪みＳｉ層が形成されるので、良質な
歪みＳｉ層により高速動作可能等の高特性を有する電界
効果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】以下、本発明に係る一実施形態
を、図面を参照しながら説明する。
を、図面を参照しながら説明する。
【００２０】図１は、本発明に係る一実施形態の半導体
ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半
導体ウェーハ（半導体基板）Ｗ１を示す断面図であり、
この半導体ウェーハの構造をその製造プロセスと合わせ
て説明すると、まず、ＣＺ法で引上成長して作製された
Ｓｉ基板１上に、Ｇｅ組成比ｘが０からｙ（例えばｙ＝
０．２６７）まで成膜方向に傾斜をもって段階的に変化
するＳｉ1-xＧｅxのステップ傾斜層（ＳｉＧｅバッファ
層）２を減圧ＣＶＤ法によりエピタキシャル成長する。
なお、上記減圧ＣＶＤ法による成膜は、キャリアガスと
してＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4
を用いている。
ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半
導体ウェーハ（半導体基板）Ｗ１を示す断面図であり、
この半導体ウェーハの構造をその製造プロセスと合わせ
て説明すると、まず、ＣＺ法で引上成長して作製された
Ｓｉ基板１上に、Ｇｅ組成比ｘが０からｙ（例えばｙ＝
０．２６７）まで成膜方向に傾斜をもって段階的に変化
するＳｉ1-xＧｅxのステップ傾斜層（ＳｉＧｅバッファ
層）２を減圧ＣＶＤ法によりエピタキシャル成長する。
なお、上記減圧ＣＶＤ法による成膜は、キャリアガスと
してＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4
を用いている。
【００２１】次に、ステップ傾斜層２上にＧｅ組成比ｚ
が一定（例えばｚ＝０．３）であるＳｉ1-yＧｅyの緩和
層３をエピタキシャル成長して半導体ウェーハＷ０を作
製する。さらに、Ｓｉ1-zＧｅzの緩和層３上にＳｉをエ
ピタキシャル成長して歪みＳｉ層４を形成することによ
り、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷ
１が作製される。なお、各層の膜厚は、例えば、ステッ
プ傾斜層２が１〜２μｍ、緩和層３が０．５〜１μｍ、
歪みＳｉ層４が１５〜２５ｎｍである。
が一定（例えばｚ＝０．３）であるＳｉ1-yＧｅyの緩和
層３をエピタキシャル成長して半導体ウェーハＷ０を作
製する。さらに、Ｓｉ1-zＧｅzの緩和層３上にＳｉをエ
ピタキシャル成長して歪みＳｉ層４を形成することによ
り、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷ
１が作製される。なお、各層の膜厚は、例えば、ステッ
プ傾斜層２が１〜２μｍ、緩和層３が０．５〜１μｍ、
歪みＳｉ層４が１５〜２５ｎｍである。
【００２２】上記ステップ傾斜層２の成膜は、図２及び
図３に示すように、ステップ傾斜層２の第１の傾斜組成
層２ａのＳｉ基板１側のＧｅ組成比が、Ｓｉ基板１に対
して不連続となるように、Ｓｉ基板１のＧｅ組成比より
大とし、さらに、第４の傾斜組成層２ｄ上に、Ｇｅ組成
比が第４の傾斜組成層２ｄの最終的な組成比である上面
側のＧｅ組成比より大とされ、かつＧｅ組成比が膜厚方
向で一定であるＳｉＧｅの一定組成層がエピタキシャル
成長されている。
図３に示すように、ステップ傾斜層２の第１の傾斜組成
層２ａのＳｉ基板１側のＧｅ組成比が、Ｓｉ基板１に対
して不連続となるように、Ｓｉ基板１のＧｅ組成比より
大とし、さらに、第４の傾斜組成層２ｄ上に、Ｇｅ組成
比が第４の傾斜組成層２ｄの最終的な組成比である上面
側のＧｅ組成比より大とされ、かつＧｅ組成比が膜厚方
向で一定であるＳｉＧｅの一定組成層がエピタキシャル
成長されている。
【００２３】例えば、本実施形態では、１回のＳｉＧｅ
の傾斜組成層のエピタキシャル成長工程を１ステップと
すると、まず最初のステップとして、Ｓｉ基板１上に第
１の傾斜組成層２ａを、Ｇｅ組成比を０．０３３から
０．０６７まで漸次増加させて成長させる。次に、第２
のステップとして、第１の傾斜組成層２ａ上に第２の傾
斜組成層２ｂを、Ｇｅ組成比を０．１００から０．１３
３まで漸次増加させて成長させる。
の傾斜組成層のエピタキシャル成長工程を１ステップと
すると、まず最初のステップとして、Ｓｉ基板１上に第
１の傾斜組成層２ａを、Ｇｅ組成比を０．０３３から
０．０６７まで漸次増加させて成長させる。次に、第２
のステップとして、第１の傾斜組成層２ａ上に第２の傾
斜組成層２ｂを、Ｇｅ組成比を０．１００から０．１３
３まで漸次増加させて成長させる。
【００２４】次に、第３のステップとして、第２の傾斜
組成層２ｂ上に第３の傾斜組成層２ｃを、Ｇｅ組成比を
０．１６７から０．２００まで漸次増加させて成長させ
る。次に、第４のステップとして、第３の傾斜組成層２
ｃ上に第４の傾斜組成層２ｄを、Ｇｅ組成比を０．２３
３から０．２６７まで漸次増加させて成長させる。
組成層２ｂ上に第３の傾斜組成層２ｃを、Ｇｅ組成比を
０．１６７から０．２００まで漸次増加させて成長させ
る。次に、第４のステップとして、第３の傾斜組成層２
ｃ上に第４の傾斜組成層２ｄを、Ｇｅ組成比を０．２３
３から０．２６７まで漸次増加させて成長させる。
【００２５】ここでは、第１の傾斜組成層２ａ〜第４の
傾斜組成層２ｄそれぞれの膜厚は、いずれも同一になる
ように設定されている。すなわち、第１の傾斜組成層２
ａの膜厚をｌ1、第２の傾斜組成層２ｂの膜厚をｌ2、第
３の傾斜組成層２ｃの膜厚をｌ3、第４の傾斜組成層２
ｄの膜厚ａをｌ 4とすると、ｌ1＝ｌ2＝ｌ3＝ｌ4となる
ように積層されている。
傾斜組成層２ｄそれぞれの膜厚は、いずれも同一になる
ように設定されている。すなわち、第１の傾斜組成層２
ａの膜厚をｌ1、第２の傾斜組成層２ｂの膜厚をｌ2、第
３の傾斜組成層２ｃの膜厚をｌ3、第４の傾斜組成層２
ｄの膜厚ａをｌ 4とすると、ｌ1＝ｌ2＝ｌ3＝ｌ4となる
ように積層されている。
【００２６】このように、第１の傾斜組成層２ａ〜第４
の傾斜組成層２ｄ各々は、隣接する２つの傾斜組成層の
うち上側の傾斜組成層の下面側のＧｅ組成比は、下側の
傾斜組成層の上面側のＧｅ組成比より大であるとされて
いる。すなわち、第２の傾斜組成層２ｂの下面側のＧｅ
組成比は、第１の傾斜組成層２ａの上面側のＧｅ組成比
より大とされ、第１の傾斜組成層２ａと第２の傾斜組成
層２ｂとの界面におけるＧｅ組成比は不連続とされてい
る。
の傾斜組成層２ｄ各々は、隣接する２つの傾斜組成層の
うち上側の傾斜組成層の下面側のＧｅ組成比は、下側の
傾斜組成層の上面側のＧｅ組成比より大であるとされて
いる。すなわち、第２の傾斜組成層２ｂの下面側のＧｅ
組成比は、第１の傾斜組成層２ａの上面側のＧｅ組成比
より大とされ、第１の傾斜組成層２ａと第２の傾斜組成
層２ｂとの界面におけるＧｅ組成比は不連続とされてい
る。
【００２７】第３の傾斜組成層２ｃも同様に、その下面
側のＧｅ組成比は、第２の傾斜組成層２ｂの上面側のＧ
ｅ組成比より大とされ、この界面におけるＧｅ組成比は
不連続とされている。第４の傾斜組成層２ｄも同様に、
その下面側のＧｅ組成比は、第３の傾斜組成層２ｃの上
面側のＧｅ組成比より大とされ、この界面におけるＧｅ
組成比は不連続とされている。
側のＧｅ組成比は、第２の傾斜組成層２ｂの上面側のＧ
ｅ組成比より大とされ、この界面におけるＧｅ組成比は
不連続とされている。第４の傾斜組成層２ｄも同様に、
その下面側のＧｅ組成比は、第３の傾斜組成層２ｃの上
面側のＧｅ組成比より大とされ、この界面におけるＧｅ
組成比は不連続とされている。
【００２８】ここで、傾斜組成層のエピタキシャル成長
工程を４回（ステップ数４）繰り返し行い、第１の傾斜
組成層２ａ〜第４の傾斜組成層２ｄが積層されたステッ
プ傾斜層２としたのは、貫通転位密度及び表面ラフネス
の両方を低くすることができるからである。
工程を４回（ステップ数４）繰り返し行い、第１の傾斜
組成層２ａ〜第４の傾斜組成層２ｄが積層されたステッ
プ傾斜層２としたのは、貫通転位密度及び表面ラフネス
の両方を低くすることができるからである。
【００２９】図４は、上記のエピタキシャル成長工程
を、ＳｉＧｅバッファ層が全体で１．５μｍとなるよう
に繰り返した場合のステップ数（Ｎ）と成膜表面の貫通
転位密度との関係を示す図であり、この図４によれば、
貫通転位密度はステップ数が２以上であればステップ数
が１の場合の約半分以下になることが分かった。また、
ここでは図示しないが、ステップ数と表面ラフネス（Ｒ
ＭＳ：Root Mean Square）との関係により、表面ラフネ
スはステップ数が１以上であればステップが無い場合に
比べて非常に小さくなることが分かっている。
を、ＳｉＧｅバッファ層が全体で１．５μｍとなるよう
に繰り返した場合のステップ数（Ｎ）と成膜表面の貫通
転位密度との関係を示す図であり、この図４によれば、
貫通転位密度はステップ数が２以上であればステップ数
が１の場合の約半分以下になることが分かった。また、
ここでは図示しないが、ステップ数と表面ラフネス（Ｒ
ＭＳ：Root Mean Square）との関係により、表面ラフネ
スはステップ数が１以上であればステップが無い場合に
比べて非常に小さくなることが分かっている。
【００３０】貫通転位密度を低減するためには、各傾斜
組成層の厚みを臨界膜厚（Ｔc）以下とすることが有効
である。この点について図５及び図６に基づき説明す
る。図５は、Ｓｉ基板上のＧｅ組成比を０とし、表面に
向けて漸次組成比が増加するＧｅ組成比プロファイルで
あり、このプロファイルにおいては、Ｇｅ組成比が不連
続に変化する部分を有し、かつＧｅ組成比がｘ1でｇ0か
らｇ（ｘ1）に不連続に変化した場合、Ｇｅ組成比が連
続的に変化する区間（Ｔ1）の始点ｘ1のＧｅ組成比ｇ
（ｘ1）は、終点ｘ2のＧｅ組成比ｇ（ｘ2）よりも低く
なる。
組成層の厚みを臨界膜厚（Ｔc）以下とすることが有効
である。この点について図５及び図６に基づき説明す
る。図５は、Ｓｉ基板上のＧｅ組成比を０とし、表面に
向けて漸次組成比が増加するＧｅ組成比プロファイルで
あり、このプロファイルにおいては、Ｇｅ組成比が不連
続に変化する部分を有し、かつＧｅ組成比がｘ1でｇ0か
らｇ（ｘ1）に不連続に変化した場合、Ｇｅ組成比が連
続的に変化する区間（Ｔ1）の始点ｘ1のＧｅ組成比ｇ
（ｘ1）は、終点ｘ2のＧｅ組成比ｇ（ｘ2）よりも低く
なる。
【００３１】このように、膜中でＧｅ組成比が変化する
膜の臨界膜厚（Ｔc）は、例えば次のように評価するこ
とができる。Ｇｅ組成比が連続的に変化する区間
（Ｔ1） の平均Ｇｅ組成比Ｇは、
膜の臨界膜厚（Ｔc）は、例えば次のように評価するこ
とができる。Ｇｅ組成比が連続的に変化する区間
（Ｔ1） の平均Ｇｅ組成比Ｇは、
【数１】
として求めることができる。
【００３２】求められた平均Ｇｅ組成比Ｇを用いれば、
ＰｅｏｐｌｅとＢｅａｎの理論（R.People and J.C.Bea
n, Appl. Phys. Lett. 47, 322(1985); 49, 229(198
6)）から臨界膜厚（Ｔc）を求めることができる。貫通
転位密度を低減するためには、 Ｔc／Ｔ1≧１ とすることが有効である。
ＰｅｏｐｌｅとＢｅａｎの理論（R.People and J.C.Bea
n, Appl. Phys. Lett. 47, 322(1985); 49, 229(198
6)）から臨界膜厚（Ｔc）を求めることができる。貫通
転位密度を低減するためには、 Ｔc／Ｔ1≧１ とすることが有効である。
【００３３】このようにして成膜した場合のＳｉ基板の
表面における貫通転位密度は、Ｇｅ組成比が０から高い
組成比まで連続的に変化したＳｉＧｅの傾斜組成層にお
ける貫通転位密度よりも小さくなっている。この貫通転
位密度の低減効果は、特に１＜Ｔc／Ｔ1＜２０の範囲で
顕著である。
表面における貫通転位密度は、Ｇｅ組成比が０から高い
組成比まで連続的に変化したＳｉＧｅの傾斜組成層にお
ける貫通転位密度よりも小さくなっている。この貫通転
位密度の低減効果は、特に１＜Ｔc／Ｔ1＜２０の範囲で
顕著である。
【００３４】本実施形態の半導体ウェーハＷ０及び歪み
Ｓｉ層を備えた半導体ウェーハＷ１では、Ｓｉ基板１上
に、下地材料（成長する際の下地がＳｉ基板１の場合は
Ｓｉ、傾斜組成層２ａ〜２ｄの場合はＳｉＧｅ）のＧｅ
組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜
組成層をエピタキシャル成長する工程を複数回繰り返す
ことにより、傾斜組成層２ａ〜２ｄからなるステップ傾
斜層２を形成したので、傾斜組成層２ａ〜２ｄ各々の界
面におけるＧｅ組成比が不連続となり、上述したように
転位密度が少なくかつ表面ラフネスが少ないステップ傾
斜層２を形成することができる。
Ｓｉ層を備えた半導体ウェーハＷ１では、Ｓｉ基板１上
に、下地材料（成長する際の下地がＳｉ基板１の場合は
Ｓｉ、傾斜組成層２ａ〜２ｄの場合はＳｉＧｅ）のＧｅ
組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜
組成層をエピタキシャル成長する工程を複数回繰り返す
ことにより、傾斜組成層２ａ〜２ｄからなるステップ傾
斜層２を形成したので、傾斜組成層２ａ〜２ｄ各々の界
面におけるＧｅ組成比が不連続となり、上述したように
転位密度が少なくかつ表面ラフネスが少ないステップ傾
斜層２を形成することができる。
【００３５】すなわち、本実施形態では、上記成膜方法
により、格子緩和に必要な転位を均等に発生させると共
に、転位をできるだけ横方向に走らせて表面上に貫通し
て出ないようにＳｉＧｅ層を成膜することができるの
で、このように良好な表面状態を得ることができる。
により、格子緩和に必要な転位を均等に発生させると共
に、転位をできるだけ横方向に走らせて表面上に貫通し
て出ないようにＳｉＧｅ層を成膜することができるの
で、このように良好な表面状態を得ることができる。
【００３６】図７は、本発明のステップ傾斜層の変形例
を示す図であり、ステップ傾斜層の膜厚に対するＧｅ組
成比を示している。このステップ傾斜層は、上述したス
テップ傾斜層２の第４の傾斜組成層２ｄ上に、Ｇｅ組成
比が第４の傾斜組成層２ｄの最終的な組成比である上面
側のＧｅ組成比より大とされ、かつＧｅ組成比が膜厚方
向で一定であるＳｉＧｅの一定組成層をエピタキシャル
成長している。
を示す図であり、ステップ傾斜層の膜厚に対するＧｅ組
成比を示している。このステップ傾斜層は、上述したス
テップ傾斜層２の第４の傾斜組成層２ｄ上に、Ｇｅ組成
比が第４の傾斜組成層２ｄの最終的な組成比である上面
側のＧｅ組成比より大とされ、かつＧｅ組成比が膜厚方
向で一定であるＳｉＧｅの一定組成層をエピタキシャル
成長している。
【００３７】図８は、本発明のステップ傾斜層の他の変
形例を示す図である。このステップ傾斜層は、上述した
ステップ傾斜層２の第１の傾斜組成層２ａのＳｉ基板１
側のＧｅ組成比が、Ｓｉ基板１に対して不連続となるよ
うに、Ｓｉ基板１のＧｅ組成比より大とされている。
形例を示す図である。このステップ傾斜層は、上述した
ステップ傾斜層２の第１の傾斜組成層２ａのＳｉ基板１
側のＧｅ組成比が、Ｓｉ基板１に対して不連続となるよ
うに、Ｓｉ基板１のＧｅ組成比より大とされている。
【００３８】図９は、本発明のステップ傾斜層の他の変
形例を示す図である。このステップ傾斜層は、上述した
ステップ傾斜層２の第１の傾斜組成層２ａのＳｉ基板１
側のＧｅ組成比が、Ｓｉ基板１に対して不連続となるよ
うに、Ｓｉ基板１のＧｅ組成比より大とし、さらに、第
４の傾斜組成層２ｄ上に、Ｇｅ組成比が第４の傾斜組成
層２ｄの最終的な組成比である上面側のＧｅ組成比と同
一であり、かつＧｅ組成比が膜厚方向で一定であるＳｉ
Ｇｅの一定組成層をエピタキシャル成長している。
形例を示す図である。このステップ傾斜層は、上述した
ステップ傾斜層２の第１の傾斜組成層２ａのＳｉ基板１
側のＧｅ組成比が、Ｓｉ基板１に対して不連続となるよ
うに、Ｓｉ基板１のＧｅ組成比より大とし、さらに、第
４の傾斜組成層２ｄ上に、Ｇｅ組成比が第４の傾斜組成
層２ｄの最終的な組成比である上面側のＧｅ組成比と同
一であり、かつＧｅ組成比が膜厚方向で一定であるＳｉ
Ｇｅの一定組成層をエピタキシャル成長している。
【００３９】図１０は、本発明のステップ傾斜層のさら
に他の変形例を示す図である。このステップ傾斜層は、
下地材料のＧｅ組成比からＧｅ組成比を所定値まで漸次
増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長
する工程を複数回繰り返すことにより行われ、ここで
は、４層のＳｉＧｅの傾斜組成層２ａ〜２ｄが積層され
たステップ傾斜層２が得られる。
に他の変形例を示す図である。このステップ傾斜層は、
下地材料のＧｅ組成比からＧｅ組成比を所定値まで漸次
増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長
する工程を複数回繰り返すことにより行われ、ここで
は、４層のＳｉＧｅの傾斜組成層２ａ〜２ｄが積層され
たステップ傾斜層２が得られる。
【００４０】次に、本発明の上記歪みＳｉ層を備えた半
導体ウェーハＷ１を用いた電界効果型トランジスタ（Ｍ
ＯＳＦＥＴ）を、その製造プロセスと合わせて図１１を
参照して説明する。図１１は、本発明の電界効果型トラ
ンジスタの概略的な構造を示す断面図であり、この電界
効果型トランジスタを製造するには、上記の製造工程で
作製した歪みＳｉ層を備えた半導体ウェーハＷ１の表面
の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲー
トポリシリコン膜６を順次堆積する。そして、チャネル
領域となる部分の上のゲートポリシリコン膜６の上に、
ゲート電極（図示略）をパターニングして形成する。
導体ウェーハＷ１を用いた電界効果型トランジスタ（Ｍ
ＯＳＦＥＴ）を、その製造プロセスと合わせて図１１を
参照して説明する。図１１は、本発明の電界効果型トラ
ンジスタの概略的な構造を示す断面図であり、この電界
効果型トランジスタを製造するには、上記の製造工程で
作製した歪みＳｉ層を備えた半導体ウェーハＷ１の表面
の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲー
トポリシリコン膜６を順次堆積する。そして、チャネル
領域となる部分の上のゲートポリシリコン膜６の上に、
ゲート電極（図示略）をパターニングして形成する。
【００４１】次に、ゲート酸化膜５もパターニングする
ことにより、ゲート電極下以外の部分を除去する。さら
に、ゲート電極をマスクに用いたイオン注入により、歪
みＳｉ層４及び緩和層３にｎ型あるいはｐ型のソース領
域Ｓ及びドレイン領域Ｄを自己整合的に形成する。次い
で、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成し、歪みＳｉ
層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥ
Ｔが製造される。
ことにより、ゲート電極下以外の部分を除去する。さら
に、ゲート電極をマスクに用いたイオン注入により、歪
みＳｉ層４及び緩和層３にｎ型あるいはｐ型のソース領
域Ｓ及びドレイン領域Ｄを自己整合的に形成する。次い
で、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成し、歪みＳｉ
層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥ
Ｔが製造される。
【００４２】このＭＯＳＦＥＴでは、歪みＳｉ層を備え
た半導体ウェーハＷ１の歪みＳｉ層４にチャネル領域を
形成したので、良質な歪みＳｉ層４により高速動作可能
等の高特性を有するＭＯＳＦＥＴを高歩留まりで得るこ
とができる。
た半導体ウェーハＷ１の歪みＳｉ層４にチャネル領域を
形成したので、良質な歪みＳｉ層４により高速動作可能
等の高特性を有するＭＯＳＦＥＴを高歩留まりで得るこ
とができる。
【００４３】なお、本発明は上記実施形態に限定される
ものではなく、本発明の趣旨を逸脱しない範囲において
種々の変更を加えることが可能である。例えば、上記実
施形態の半導体ウェーハＷ１の歪みＳｉ層４上に、さら
にＳｉＧｅ層を備えた構成としてもよい。また、ＳｉＧ
ｅ層３の上にさらにＳｉＧｅ層を成膜した構成としても
よい。また、上記実施形態では、傾斜組成層のエピタキ
シャル成長工程を繰り返す回数を４回（ステップ数４）
としたが、４回に限定することなく、貫通転位密度及び
表面ラフネスの両方を効果的に低下させることを条件に
回数を設定しても良い。
ものではなく、本発明の趣旨を逸脱しない範囲において
種々の変更を加えることが可能である。例えば、上記実
施形態の半導体ウェーハＷ１の歪みＳｉ層４上に、さら
にＳｉＧｅ層を備えた構成としてもよい。また、ＳｉＧ
ｅ層３の上にさらにＳｉＧｅ層を成膜した構成としても
よい。また、上記実施形態では、傾斜組成層のエピタキ
シャル成長工程を繰り返す回数を４回（ステップ数４）
としたが、４回に限定することなく、貫通転位密度及び
表面ラフネスの両方を効果的に低下させることを条件に
回数を設定しても良い。
【００４４】また、上記実施形態では、ＭＯＳＦＥＴ用
の基板として歪みＳｉ層を備えた半導体ウェーハＷ１を
作製したが、他の用途に適用する基板としても構わな
い。例えば、本発明のＳｉＧｅ層の形成方法及び半導体
基板を太陽電池用の基板に適用してもよい。すなわち、
上述した各実施形態のいずれかのシリコン基板上に最表
面で１００％ＧｅとなるようにＧｅ組成比を漸次増加さ
せた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上に
ＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池
用基板を作製してもよい。この場合、低転位密度で高特
性の太陽電池用基板が得られる。
の基板として歪みＳｉ層を備えた半導体ウェーハＷ１を
作製したが、他の用途に適用する基板としても構わな
い。例えば、本発明のＳｉＧｅ層の形成方法及び半導体
基板を太陽電池用の基板に適用してもよい。すなわち、
上述した各実施形態のいずれかのシリコン基板上に最表
面で１００％ＧｅとなるようにＧｅ組成比を漸次増加さ
せた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上に
ＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池
用基板を作製してもよい。この場合、低転位密度で高特
性の太陽電池用基板が得られる。
【００４５】
【実施例】次に、本発明に係る半導体基板の実施例につ
いて説明する。まず、比較対象としてのＳｉ（００１）
基板上にＧｅ組成を０から３０％まで連続的に変化させ
た傾斜組成層（区間膜厚：１５００ｎｍ）を有する試料
を作製し、比較例とした。
いて説明する。まず、比較対象としてのＳｉ（００１）
基板上にＧｅ組成を０から３０％まで連続的に変化させ
た傾斜組成層（区間膜厚：１５００ｎｍ）を有する試料
を作製し、比較例とした。
【００４６】一方、本実施例に係る試料として、上記の
傾斜組成層（区間膜厚：１５００ｎｍ）をＮ区間に分割
（ステップ１〜ステップＮ）し、各ステップでＧｅ濃度
を３０／（２Ｎ＋１）％だけ不連続に変化させた後、１
５００／Ｎ（ｎｍ）の区間をＧｅ濃度を３０／（２Ｎ＋
１）％だけ増加するプロファイルとした。表１に作製し
た各試料の例を示した。
傾斜組成層（区間膜厚：１５００ｎｍ）をＮ区間に分割
（ステップ１〜ステップＮ）し、各ステップでＧｅ濃度
を３０／（２Ｎ＋１）％だけ不連続に変化させた後、１
５００／Ｎ（ｎｍ）の区間をＧｅ濃度を３０／（２Ｎ＋
１）％だけ増加するプロファイルとした。表１に作製し
た各試料の例を示した。
【００４７】
【表１】
【００４８】各試料は、さらに共通の構造として、厚み
７５０ｎｍのＧｅ組成が３０％の層と、厚み２０ｎｍの
Ｓｉ層を成膜し、最表面における貫通転位密度を測定し
た。その結果、図４に示したように、貫通転位密度は、
ステップ数Ｎが２以上で比較対象試料（比較例）の転位
密度１．２×１０6ｃｍ-2よりも小さく、効果があるこ
とが分かった。
７５０ｎｍのＧｅ組成が３０％の層と、厚み２０ｎｍの
Ｓｉ層を成膜し、最表面における貫通転位密度を測定し
た。その結果、図４に示したように、貫通転位密度は、
ステップ数Ｎが２以上で比較対象試料（比較例）の転位
密度１．２×１０6ｃｍ-2よりも小さく、効果があるこ
とが分かった。
【００４９】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板によれば、Ｓｉ基板上に、Ｇｅ組成
比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層を
複数層積層状態としたＳｉＧｅバッファ層を備え、これ
らの傾斜組成層各々は、隣接する２つの傾斜組成層のう
ち上側の傾斜組成層の下面側のＧｅ組成比は、下側の傾
斜組成層の上面側のＧｅ組成比より大としたので、転位
を横方向に走らせて表面上に貫通する転位を低減するこ
とができる。また、界面での組成変化が小さいので、界
面での転位発生を抑制することができる。
本発明の半導体基板によれば、Ｓｉ基板上に、Ｇｅ組成
比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層を
複数層積層状態としたＳｉＧｅバッファ層を備え、これ
らの傾斜組成層各々は、隣接する２つの傾斜組成層のう
ち上側の傾斜組成層の下面側のＧｅ組成比は、下側の傾
斜組成層の上面側のＧｅ組成比より大としたので、転位
を横方向に走らせて表面上に貫通する転位を低減するこ
とができる。また、界面での組成変化が小さいので、界
面での転位発生を抑制することができる。
【００５０】したがって、格子緩和に必要な転位を均等
に発生させて表面ラフネスを低減させると共に、転位を
できるだけ横方向に走らせて貫通転位を低減させて成膜
を施すことができ、貫通転位密度及び表面ラフネスの小
さい良質な結晶性を得ることができる。
に発生させて表面ラフネスを低減させると共に、転位を
できるだけ横方向に走らせて貫通転位を低減させて成膜
を施すことができ、貫通転位密度及び表面ラフネスの小
さい良質な結晶性を得ることができる。
【００５１】また、本発明のＳｉＧｅ層の形成方法によ
れば、積層方向に隣接する２つの傾斜組成層の上側の傾
斜組成層の下面側のＧｅ組成比が下側の傾斜組成層の上
面側のＧｅ組成比より大であるように、前記ＳｉＧｅの
傾斜組成層をエピタキシャル成長する工程を複数回繰り
返し、各々のＳｉＧｅの傾斜組成層を成膜するので、界
面での集中的な転位発生を抑制し、さらに転位を横方向
に走らせて表面上に貫通する転位を低減し、貫通転位密
度及び表面ラフネスの小さい良質な結晶性を有する半導
体基板を容易に製造することができる。
れば、積層方向に隣接する２つの傾斜組成層の上側の傾
斜組成層の下面側のＧｅ組成比が下側の傾斜組成層の上
面側のＧｅ組成比より大であるように、前記ＳｉＧｅの
傾斜組成層をエピタキシャル成長する工程を複数回繰り
返し、各々のＳｉＧｅの傾斜組成層を成膜するので、界
面での集中的な転位発生を抑制し、さらに転位を横方向
に走らせて表面上に貫通する転位を低減し、貫通転位密
度及び表面ラフネスの小さい良質な結晶性を有する半導
体基板を容易に製造することができる。
【００５２】また、本発明の歪みＳｉ層を備えた半導体
基板によれば、本発明の半導体基板のＳｉＧｅバッファ
層上に直接又は他のＳｉＧｅ層を介して形成された歪み
Ｓｉ層を備えたので、表面状態が良好なＳｉＧｅ層上に
Ｓｉ層を成膜することができ、良質な歪みＳｉ層を形成
することができる。
基板によれば、本発明の半導体基板のＳｉＧｅバッファ
層上に直接又は他のＳｉＧｅ層を介して形成された歪み
Ｓｉ層を備えたので、表面状態が良好なＳｉＧｅ層上に
Ｓｉ層を成膜することができ、良質な歪みＳｉ層を形成
することができる。
【００５３】また本発明の歪みＳｉ層の形成方法によれ
ば、本発明のＳｉＧｅ層の形成方法によりエピタキシャ
ル成長したＳｉＧｅバッファ層上に直接又は他のＳｉＧ
ｅ層を介して歪みＳｉ層をエピタキシャル成長するの
で、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜で
き、良質な歪みＳｉ層を形成することができる。
ば、本発明のＳｉＧｅ層の形成方法によりエピタキシャ
ル成長したＳｉＧｅバッファ層上に直接又は他のＳｉＧ
ｅ層を介して歪みＳｉ層をエピタキシャル成長するの
で、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜で
き、良質な歪みＳｉ層を形成することができる。
【００５４】また、本発明の電界効果型トランジスタに
よれば、本発明の半導体基板の前記歪みＳｉ層にチャネ
ル領域が形成されているので、良質な歪みＳｉ層により
高速動作可能等の高特性を有するＭＯＳＦＥＴを得るこ
とができる。
よれば、本発明の半導体基板の前記歪みＳｉ層にチャネ
ル領域が形成されているので、良質な歪みＳｉ層により
高速動作可能等の高特性を有するＭＯＳＦＥＴを得るこ
とができる。
【００５５】また、本発明の電界効果型トランジスタの
製造方法によれば、本発明の歪みＳｉ層の形成方法によ
りチャネル領域となる歪みＳｉ層が形成されているの
で、良質な歪みＳｉ層により高速動作可能等の高特性を
有するＭＯＳＦＥＴを高歩留まりで作製することができ
る。
製造方法によれば、本発明の歪みＳｉ層の形成方法によ
りチャネル領域となる歪みＳｉ層が形成されているの
で、良質な歪みＳｉ層により高速動作可能等の高特性を
有するＭＯＳＦＥＴを高歩留まりで作製することができ
る。
【図１】 本発明に係る一実施形態の半導体ウェーハを
示す断面図である。
示す断面図である。
【図２】 本発明に係る一実施形態のステップ傾斜層を
示す断面図である。
示す断面図である。
【図３】 本発明に係る一実施形態のステップ傾斜層の
膜厚に対するＧｅ組成比を示す図である。
膜厚に対するＧｅ組成比を示す図である。
【図４】 本発明に係る一実施形態のステップ数と貫通
転位密度との関係を示す図である。
転位密度との関係を示す図である。
【図５】 本発明に係る一実施形態のＳｉ基板上のステ
ップ傾斜層の膜厚に対するＧｅ組成比を示す説明図であ
る。
ップ傾斜層の膜厚に対するＧｅ組成比を示す説明図であ
る。
【図６】 本発明に係る一実施形態のＳｉ基板上のステ
ップ傾斜層の膜厚に対するＧｅ組成比を示す説明図であ
る。
ップ傾斜層の膜厚に対するＧｅ組成比を示す説明図であ
る。
【図７】 本発明に係る一実施形態のステップ傾斜層の
変形例を示す図である。
変形例を示す図である。
【図８】 本発明に係る一実施形態のステップ傾斜層の
他の変形例を示す図である。
他の変形例を示す図である。
【図９】 本発明に係る一実施形態のステップ傾斜層の
他の変形例を示す図である。
他の変形例を示す図である。
【図１０】 本発明に係る一実施形態のステップ傾斜層
の他の変形例を示す図である。
の他の変形例を示す図である。
【図１１】 本発明に係る一実施形態のＭＯＳＦＥＴを
示す概略断面図である。
示す概略断面図である。
１ Ｓｉ基板
２ ステップ傾斜層（ＳｉＧｅバッファ層）
２ａ〜２ｄ、傾斜組成層
３ 緩和層
４ 歪みＳｉ層
５ ＳｉＯ2ゲート酸化膜
６ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
Ｗ０ 半導体ウェーハ（半導体基板）
Ｗ１ 歪みＳｉ層を備えた半導体ウェーハ（半導体基
板）
板）
フロントページの続き
(72)発明者 水嶋 一樹
埼玉県さいたま市北袋町１丁目297番地
三菱マテリアル株式会社総合研究所内
(72)発明者 塩野 一郎
埼玉県さいたま市北袋町１丁目297番地
三菱マテリアル株式会社総合研究所内
Ｆターム(参考） 5F045 AA06 AB01 AB02 AC01 AF03
AF13 BB12 DA53 DA58 HA22
5F102 FA00 GD01 GJ03 GK02 GK08
GK09 HC01
5F140 AA01 AC28 BA01 BA05 BA20
BB03 BB18 BC12 BF04 BK13
CD06
Claims (9)
- 【請求項１】 Ｓｉ基板上に、Ｇｅ組成比が表面に向け
て漸次増加するＳｉＧｅの傾斜組成層を複数層積層状態
としたＳｉＧｅバッファ層を備え、 これらの傾斜組成層各々は、隣接する２つの傾斜組成層
のうち上側の傾斜組成層の下面側のＧｅ組成比は、下側
の傾斜組成層の上面側のＧｅ組成比より大であることを
特徴とする半導体基板。 - 【請求項２】 請求項１記載の半導体基板において、 前記ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を
介して形成された歪みＳｉ層を備えていることを特徴と
する半導体基板。 - 【請求項３】 ＳｉＧｅ層上の歪みＳｉ層にチャネル領
域を有する電界効果型トランジスタであって、 請求項２記載の半導体基板の前記歪みＳｉ層に前記チャ
ネル領域を有することを特徴とする電界効果型トランジ
スタ。 - 【請求項４】 Ｓｉ基板上に、Ｇｅ組成比が表面に向け
て漸次増加するＳｉＧｅの傾斜組成層を複数層積層状態
としたＳｉＧｅバッファ層を成膜する方法であって、 積層方向に隣接する２つの傾斜組成層の上側の傾斜組成
層の下面側のＧｅ組成比が下側の傾斜組成層の上面側の
Ｇｅ組成比より大であるように、前記ＳｉＧｅの傾斜組
成層をエピタキシャル成長する工程を複数回繰り返し、
各々のＳｉＧｅの傾斜組成層を成膜することを特徴とす
るＳｉＧｅ層の形成方法。 - 【請求項５】 Ｓｉ基板上にＳｉＧｅ層を介して歪みＳ
ｉ層を形成する方法であって、 前記Ｓｉ基板上に、請求項４記載のＳｉＧｅ層の形成方
法によりＳｉＧｅバッファ層をエピタキシャル成長する
工程と、 該ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介
して歪みＳｉ層をエピタキシャル成長する工程とを有す
ることを特徴とする歪みＳｉ層の形成方法。 - 【請求項６】 ＳｉＧｅ層上にエピタキシャル成長され
た歪みＳｉ層にチャネル領域が形成される電界効果型ト
ランジスタの製造方法であって、 請求項５記載の歪みＳｉ層の形成方法により前記歪みＳ
ｉ層を形成することを特徴とする電界効果型トランジス
タの製造方法。 - 【請求項７】 Ｓｉ基板上にＳｉＧｅ層が形成された半
導体基板であって、 請求項４記載のＳｉＧｅ層の形成方法により前記ＳｉＧ
ｅ層が形成されていることを特徴とする半導体基板。 - 【請求項８】 Ｓｉ基板上にＳｉＧｅ層を介して歪みＳ
ｉ層が形成された半導体基板であって、 請求項５記載の歪みＳｉ層の形成方法により前記歪みＳ
ｉ層が形成されていることを特徴とする半導体基板。 - 【請求項９】 ＳｉＧｅ層上にエピタキシャル成長され
た歪みＳｉ層にチャネル領域が形成される電界効果型ト
ランジスタであって、 請求項５記載の歪みＳｉ層の形成方法により前記歪みＳ
ｉ層が形成されていることを特徴とする電界効果型トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206385A JP4039013B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206385A JP4039013B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003023146A true JP2003023146A (ja) | 2003-01-24 |
| JP4039013B2 JP4039013B2 (ja) | 2008-01-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001206385A Expired - Fee Related JP4039013B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
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|---|---|---|---|---|
| EP1681711A1 (de) * | 2005-01-05 | 2006-07-19 | Siltronic AG | Halbleiterscheibe mit Silicium-Germanium-Schicht und Verfahren zu deren Herstellung |
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| JP2009545169A (ja) * | 2006-07-24 | 2009-12-17 | エーエスエム アメリカ インコーポレイテッド | 半導体バッファ構造体内の歪み層 |
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| JP2011018946A (ja) * | 2002-08-23 | 2011-01-27 | Taiwan Semiconductor Manufacturing Co Ltd | 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法 |
| US9127345B2 (en) | 2012-03-06 | 2015-09-08 | Asm America, Inc. | Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent |
| US9218963B2 (en) | 2013-12-19 | 2015-12-22 | Asm Ip Holding B.V. | Cyclical deposition of germanium |
| US10553423B2 (en) | 2012-09-05 | 2020-02-04 | Asm Ip Holding B.V. | Atomic layer deposition of GeO2 |
-
2001
- 2001-07-06 JP JP2001206385A patent/JP4039013B2/ja not_active Expired - Fee Related
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| US10811249B2 (en) | 2012-09-05 | 2020-10-20 | Asm Ip Holding B.V. | Atomic layer deposition of GeO2 |
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| US10741388B2 (en) | 2013-12-19 | 2020-08-11 | Asm Ip Holding B.V. | Cyclical deposition of germanium |
| US9576794B2 (en) | 2013-12-19 | 2017-02-21 | Asm Ip Holding B.V. | Cyclical deposition of germanium |
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