JP2007088213A

JP2007088213A - 半導体薄膜素子およびその製造方法

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Publication number: JP2007088213A
Application number: JP2005275259A
Authority: JP
Inventors: Yoshiyuki Suda; 良幸須田; Hirotaka Maekawa; 裕隆前川
Original assignee: Tokyo University of Agriculture and Technology NUC; Tokyo University of Agriculture
Current assignee: Tokyo University of Agriculture and Technology NUC; Tokyo University of Agriculture
Priority date: 2005-09-22
Filing date: 2005-09-22
Publication date: 2007-04-05

Abstract

【課題】層の厚みが薄く、貫通転位密度が十分小さく、かつ、Ｓｉ（００１）基板の面内の格子定数に対してバッファ最上層の面内の格子定数が大きく、かつ、ドーパント濃度の高いＳｉ（００１）基板にも対応できるＳｉ_１−ｙＧｅ_ｙ層を含む半導体薄膜素子を提供する
【解決手段】 Si基板上に、歪緩和層を有するＳｉ_１-ｙＧｅ_ｙ層を含む複数の層を積層する半導体薄膜素子において、前記Ｓｉ_１-ｙＧｅ_ｙ層が、Ｇｅ組成が0.21以下であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第１の層と、前記第1の層の上部に積層され、Ｇｅ組成が0.22以上である１層のＳｉとＧｅの混晶層、またはＧｅ組成が0.22以上であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第２の層とを有する。
【選択図】図１

Description

本発明は、Ｓｉ基板上にＳｉ_１−ｙＧｅ_ｙ層を含む歪緩和した層からなる半導体歪緩和層に関する。

Ｓｉ層は、成長面方向に引張り歪をもっていると、歪をもっていない場合と比較して、成長面方向に走る電子の速度が速くなる。そこで、成長面方向に引張り歪をもったＳｉ層が高速素子の材料として用いられている。ゲート酸化膜の下の電子の走行層であるＳｉ層が走行層方向に引張り歪をもったＭＯＳ（Metal Oxide Semiconductor、金属酸化物半導体）は、歪ＭＯＳと呼ばれ、高速素子の１つとして開発が進められている。

ＳｉとＧｅから成りＧｅを100ｙ％混ぜた混晶半導体Ｓｉ_１−ｙＧｅ_ｙの格子定数（原子間隔に対応）は、ｙが増えるほど格子定数が大きくなる。但し、ここで、ｙは０および1を含む０から１の間の値で、ｙが０のときはＳｉ単体を、ｙが1のときはＧｅ単体を指している。自由空間にあるＳｉ_１−ｙＧｅ_ｙ半導体は、横方向も縦方向も格子定数が同じである。これを立方晶構造と言う。Ｓｉの格子定数をａ（Ｓｉ）とすると、Ｓｉ_１−ｙＧｅ_ｙの格子定数ａ（Ｓｉ_１−ｙＧｅ_ｙ）は、
（１＋0.0417ｙ）ａ（Ｓｉ）
の式に従って増加する。
また、Ｓｉ_１−ｙＧｅ_ｙ半導体の横方向を広げる（この伸びを引張り歪と言う）と縦方向は縮む（この縮みを圧縮歪と言う）。逆に、横方向を縮めると縦方向は伸びる。このように、縦方向と横方向の原子間隔、つまり格子定数が外力で変化した場合の構造を正方晶構造と言う。

格子定数の大きな厚い立方晶のＳｉ_１−ｙＧｅ_ｙ層の上に薄いＳｉ層を積層すると、厚い立方晶のＳｉ_１−ｙＧｅ_ｙ層の格子定数は変化せずに、薄いＳｉ層の格子定数が変化するように積層できる。すなわち、薄いＳｉ層は成長面（面内）方向で伸び、成長面に垂直な方向で縮む。すなわち成長面方向で引張り歪を生じ、Ｓｉ層は正方晶構造と成る。このようなＳｉ層は、電子の走行層方向に引張り歪をもったＳｉ層として用いられる。

格子定数の大きなＳｉ_１−ｙＧｅ_ｙ層は、通常表面に（００１）面をもつＳｉ（００１）基板上に形成する。Ｓｉ（００１）基板は立方晶で格子定数は変化しない。通常、Ｓｉ_１−ｙＧｅ_ｙ層が薄い場合は、Ｓｉ_１−ｙＧｅ_ｙ層の面内の格子定数（原子間隔）はＳｉ（００１）基板の面内の格子定数（原子間隔）と一致するため、薄いＳｉ_１−ｙＧｅ_ｙ層は広がらず面内方向に縮んだ正方晶構造となる。
しかし、Ｓｉ_１−ｙＧｅ_ｙ層を厚くして行くと、Ｓｉ（００１）基板と、広がろうとするＳｉ_１−ｙＧｅ_ｙ層の界面の応力が大きくなり、界面の結合が切断して、Ｓｉ（００１）基板上に、格子定数の大きな、理想的には歪のない立方晶のＳｉ_１−ｙＧｅ_ｙ層が形成される。これは歪を緩和したと言う意味で歪緩和層と呼ぶ。Ｓｉ_１−ｙＧｅ_ｙ層が立方晶となれば、歪が全くないことに対応するので、完全歪緩和層と呼ばれる。完全歪緩和層の歪緩和率は100％となる。

Ｓｉ_１−ｙＧｅ_ｙ層の面内の格子定数（原子間隔）がＳｉ（００１）基板の面内の格子定数（原子間隔）と一致しているときは、歪緩和率は0％である。すなわち歪緩和はない。歪が若干でも解放（緩和）されれば（歪緩和率が100％未満）、Ｓｉ_１−ｙＧｅ_ｙ層の面内の格子定数（原子間隔）はＳｉ（００１）基板の面内の格子定数（原子間隔）より大きくなることになる。Ｓｉ_１−ｙＧｅ_ｙ層の面内の格子定数がＳｉ（００１）基板の面内の格子定数より大きい場合、このＳｉ_１−ｙＧｅ_ｙ層の上に薄いＳｉ層をさらに形成すると、このＳｉ層が薄いため、薄いＳｉ層の面内の格子定数（原子間隔）がＳｉ_１−ｙＧｅ_ｙ層の面内の格子定数（原子間隔）と一致する。そして薄いＳｉ層は、面内方向で引張り歪（伸び）を生じるので、電子走行層として用いられる。

しかし、Ｓｉ（００１）基板上に厚くＳｉ_１−ｙＧｅ_ｙ層を形成し、基板とＳｉ_１−ｙＧｅ_ｙ層界面の結合を切断して基板上に歪緩和したＳｉ_１−ｙＧｅ_ｙ層を形成すると、切断によって生じる結晶欠陥（不整合転位）が上層に伝播し、歪緩和層表面に結晶欠陥として表出する（貫通転位）ため、歪緩和層の上部に形成する層の結晶性を悪化し、電子走行特性を悪化する。

Ｓｉ（００１）基板上に単一のＳｉ_１−ｙＧｅ_ｙ層で歪緩和を行おうとすると、貫通転位が表面に１０^１２／ｃｍ^２の密度で発生する。この歪緩和層を歪緩和バッファまたはバッファと呼ぶ。バッファ上層に形成する電子走行層の走行特性を悪化させないためには、バッファ表面の貫通転位密度を１０^５／ｃｍ^２程度以下にする必要がある。

そこで組成傾斜型バッファが提案された。Ｓｉ（００１）基板上に積層するＳｉ_１−ｙＧｅ_ｙ層において、Ｇｅの組成ｙを１ミクロンメートル当たり0.1変化させる。例えば、ｙ＝0.3にするためには、ｙを徐々に変化させながら３ミクロンメートル積層する。この組成傾斜型バッファでは、不整合転位が次第に成長層の断面方向に曲がって伝播していくため、バッファ表面に表出する貫通転位密度が１０^６／ｃｍ^２程度に減少する。しかし、この貫通転位密度をさらに下げる必要がある。また、ミクロン単位でＳｉ_１−ｙＧｅ_ｙ層を成長すると、成膜時間が長く、成膜のための全体のエネルギー供給量が大きくなるという問題が生じる。

そこで、バッファの厚みが薄く、貫通転位密度をさらに減少した２層構成の歪緩和バッファ（２層バッファ）を提案しているものもある（非特許文献１）。この歪緩和バッファは、Ｓｉ（００１）基板上の１２０ｎｍのＳｉ_0.82Ｇｅ_0.18層とその上の５０ｎｍのＳｉ_0.75Ｇｅ_0.25層から構成される。この場合、Ｓｉ_0.82Ｇｅ_0.18層は２００ｎｍ程度まで正方晶で歪をもって成長し、歪は全く緩和されない。従って、この段階でＳｉ（００１）基板とＳｉ_0.82Ｇｅ_0.18層界面に不整合転位が発生せずＳｉ_0.82Ｇｅ_0.18表面に貫通転位が発生しない。しかし、その上部に５０ｎｍの、Ｇｅ組成がより高いＳｉ_0.75Ｇｅ_0.25層を形成すると、Ｓｉ（００１）基板とＳｉ_0.82Ｇｅ_0.18層との界面の応力が大きくなり、この界面に不整合転位が生じて歪がある割合解放される。しかし、この不整合転位の伝播が多くの場合Ｓｉ_0.75Ｇｅ_0.25層の前で止まる。よって、Ｓｉ_0.75Ｇｅ_0.25層表面、すなわちこの２層バッファ表面の貫通転位の表出が５×１０^５／ｃｍ^２程度と少なくなる。

２層バッファの場合、バッファ表面の面内方向の格子定数を大きくしようとすると、２層目のＧｅの組成を大きくする必要がある。しかし、Ｓｉ基板と１層目の不整合転位を減らして、結果的に貫通転位密度を下げようとすると、１層目のＧｅの組成を下げる必要がある。このため、１層目と２層目の本来の立方晶の格子定数の差が大きくなり、２層目を成膜した際に１層目と２層目の間に不整合転位が発生して、その転位が２層目を貫通して、逆に、バッファ表面に表出する貫通転位の密度が増加してしまう。

そこで、Ｇｅ組成が比較的高く極薄である５ｎｍ〜８ｎｍ厚のＳｉ_0.75Ｇｅ_0.25層と５ｎｍの極薄のＳｉ層を、前記２層バッファの下に挿入したＳｉ挿入４層バッファを提案したものもある（非特許文献１）。この構成は、Ｓｉ_0.75Ｇｅ_0.25層が極薄のため歪緩和しない。しかし、Ｓｉ（００１）基板のすぐ上層に、前記２層バッファにおけるＳｉ_0.88Ｇｅ_0.12層に代えて、より格子定数が大きいＳｉ_0.75Ｇｅ_0.25層を挿入している。そのため、最上層のＳｉ_0.75Ｇｅ_0.25層を形成したとき、前記２層バッファより、不整合転位が発生し易くなり、歪緩和率が増大する。表出した貫通転位の密度は、３×１０^５／ｃｍ^２程度であった。

H.Maekawa, M.Shoji, Y.Suda,"Material Science in Semiconductor Processing", ２００５, ８巻、p.４１７−４２１

バッファ上層の結晶性を向上し、十分な電気的特性を得るためには、２層、Ｓｉ挿入４層バッファとも貫通転位密度の低減がさらに必要である。一方、電子走行特性を向上するためには、歪緩和バッファの表面の歪緩和率が大きくバッファの表面の面内の格子定数がＳｉ基板面内の格子定数より大きいほど、バッファ上層の薄いＳｉ層の面内の引張り歪も大きくなり好ましい。しかし、不整合転位が発生するため、歪緩和率の向上と貫通転位密度の低減との両立が課題となっている。

また、２層バッファ、Ｓｉ挿入４層バッファにおいても、Ｓｉ（００１）基板に高い濃度のＰ（リン）などのドーパント原子が含まれ、ポテンシャル的に見たＳｉ基板の一様性が減少すると、Ｓｉ基板とバッファとの界面との不整合転位が増加し、貫通転位密度が増加する傾向にあった。

そこで、本発明は、層の厚みが薄く、貫通転位密度が十分小さく、かつ、Ｓｉ（００１）基板の面内の格子定数に対してバッファ最上層の面内の格子定数が大きく、かつ、ドーパント濃度の高いＳｉ（００１）基板にも対応できるＳｉ_１−ｙＧｅ_ｙ層を含む半導体薄膜素子を提供することを目的としている。

上記した目的を達成するために、請求項１記載の半導体薄膜素子は、Si基板上に、歪緩和層を有するＳｉ_１-ｙＧｅ_ｙ層を含む複数の層を積層する半導体薄膜素子において、前記Ｓｉ_１-ｙＧｅ_ｙ層が、Ｇｅ組成が0.22未満であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第１の層と、前記第1の層の上部に積層され、Ｇｅ組成が0.22以上である１層のＳｉとＧｅの混晶層、またはＧｅ組成が0.22以上であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第２の層とを有することを特徴とする。

請求項２記載の発明は、請求項１記載の半導体薄膜素子において、前記Ｓｉ_１-ｙＧｅ_ｙ層がアニールされることを特徴とする。

請求項３記載の発明は、請求項１または２記載の半導体薄膜素子において、前記Ｓｉ_１-ｙＧｅ_ｙ層の上部にSi層を積層し、アニールされることを特徴とする。

請求項４記載の半導体薄膜素子製造方法は、Si基板上に、歪緩和層を有するＳｉ_１-ｙＧｅ_ｙ層を含む複数の層を積層する半導体薄膜素子製造方法において、前記Ｓｉ_１-ｙＧｅ_ｙ層が、Ｇｅ組成が0.22未満であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第1の層を積層するステップと、Ｇｅ組成が0.22以上である１層のＳｉとＧｅの混晶層、またはＧｅ組成が0.22以上であり、かつＧｅ組成の異なる少なくとも１層以上のＳｉとＧｅの混晶層で構成される第２の層を前記第1の層の上部に積層するステップとを有することを特徴とする。

以上の説明で明らかなように、本発明によれば、歪緩和層を有するＳｉ_１-ｙＧｅ_ｙ層が、Ｇｅ組成が0.22未満であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第１の層と、前記第1の層の上部に積層され、Ｇｅ組成が0.22以上である１層のＳｉとＧｅの混晶層、またはＧｅ組成が0.22以上であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第２の層とを有する。よって、Si基板と第１の層との間、第１の層と第２の層との間というように応力を複数の界面に分散して形成することができる。
上部の第２の層は下部の第１の層で発生した応力を高めて、下部界面を切断して不整合を発生し歪緩和を起こす駆動力を与えている。また、応力を下部の複数の界面に分散して、不整合転位の発生を複数の界面に分散することもでき、その場合分散した歪緩和効果を合計して、バッファの表面の面内方向の格子定数を大きくできる。したがって、ドーパント濃度の高いSi基板など、ポテンシャルのゆらぎ（不均一性）が大きくて、不整合転位が発生しやすい場合でも、バッファ表面の面内方向の格子定数を大きくしながらバッファ表面の貫通転位密度を低減できる。
また、第1の層のＧｅの組成比が0.22未満であれば、不整合転位が生じにくく、貫通転位の表出を抑えることができる。

また、請求項２記載の本発明によれば、Ｓｉ_１-ｙＧｅ_ｙ層全体をアニールすることで、下部Ｓｉ_１-ｙＧｅ_ｙ層の歪緩和をさらに進行できる。

また、請求項３記載の本発明によれば、アニールによって下部Ｓｉ_１-ｙＧｅ_ｙ層の歪緩和が進行した際に、Ｓｉ_１-ｙＧｅ_ｙ層表面に伝播する貫通転位が新たに発生した場合でもＳｉ直下でその転位の伝播を停止して、表面の貫通転位密度の増加を抑えることができる。

Ｓｉ_１−ｙＧｅ_ｙ層を含む歪緩和層が上部と下部の２部構造で構成される。下部はＧｅ組成が0.22未満であってかつＧｅ組成の異なる２層以上のＳｉとＧｅの混晶層で構成する。例えば、Ｓｉ（００１）基板上に下部構造として第１層目にＳｉ_0.88Ｇｅ_0.12、第２層目にＳｉ_0.82Ｇｅ_0.18を形成する。下部の厚みは２層構成の場合２５０ｎｍ以下程度である。下部構造の層のＧｅの組成比が0.22以上になると、下部構造形成時に不整合転位が生じやすくなり、上部を形成する前に、貫通転位が表面に現れる。貫通転位が表面に存在している場合は、その上部に層を形成しても、転位が次々に伝播に抑制にならない。上部の層を構成して後に下部に不整合転位が活性するようにすれば、転位の伝播が上部層直下で停止する。

上部はＧｅ組成が0.22以上である1層のＳｉとＧｅの混晶層、または0.22以上であってかつＧｅ組成の異なる２層以上のＳｉとＧｅの混晶層で構成される。例えば、３層目（上部１層目）としてＳｉ_0.75Ｇｅ_0.25を、４層目（上部２層目）としてＳｉ_0.70Ｇｅ_0.30を用いる。通常、上部層が成長する過程で、下部が歪緩和する。下部の歪緩和によって、上部の層の面内の格子定数が広がる。３層目形成時に歪緩和するが、転位の伝播を３層目直下で止めるため３層目表面の貫通転位は少ない。したがって、結晶性の高い表面に４層目が積層されるので、４層目にも貫通転位は表出しない。このようにして、上部は下部に不整合転位を発生させるが、上部に貫通転位を導入させないように働く。

また、アニールを施せば、前記の状態でアニールされるので、下部の不整合転位の発生は増加するが、上部の貫通転位は増加しない。バッファの最上層にＳｉを形成すれば、アニール時に転位が新たに伝播してもＳｉ直下で止めることができる。

以下、図面を参照して本発明の実施の形態を説明する。
まず、図１に示す３層バッファ部を持つ半導体薄膜素子１００での貫通転位密度を測定した。Ｓｉ（００１）基板１１上に下部構造として厚さ１００ｎｍのＳｉ_0.88Ｇｅ_0.12層１２および３０ｎｍのＳｉ_0.82Ｇｅ_0.18層１３、上部構造として厚さ８０ｎｍのＳｉ_0.75Ｇｅ_0.25層１４を積層して構成した（バッファＤ）。最上層の格子のＳｉ基板に対する伸び率は0.49％であった。貫通転位密度は１×１０^５／ｃｍ^２以下を達成した。これを、従来の単１層バッファ（バッファＡ）、２層バッファ（バッファＢ）、Ｓｉ挿入４層バッファ（バッファＣ）の特性と比較した（表１）。バッファＡの格子の伸び率は0.24％、貫通転位密度は３×１０^８／ｃｍ^２。バッファＢの格子の伸び率は0.35％、貫通転位密度は５×１０^５／ｃｍ^２、バッファＣの格子の伸び率は0.45％、貫通転位密度は３×１０^５／ｃｍ^２であった。本発明によるバッファＤは、従来のバッファより、最上層の面内の格子の伸び率が大きく、貫通転位密度が低減した。

また、Ｐが高い濃度で混入しているＳｉ（００１）基板上に形成した場合、従来のバッファＡ、バッファＢ、バッファＣでは貫通転位密度が増加したが、本発明によるバッファＤでは変化しなかった。

次に、図２に示す４層バッファ部を持つ半導体薄膜素子２００で貫通転位密度を測定した。Ｓｉ（００１）基板２１上に下部構造として厚さ１００ｎｍのＳｉ_0.88Ｇｅ_0.12層２２および３０ｎｍのＳｉ_0.82Ｇｅ_0.18層２３、上部構造として厚さ８０ｎｍのＳｉ_0.75Ｇｅ_0.25層２４および３０ｎｍのＳｉ_0.70Ｇｅ_0.30層２５を積層して構成した（バッファＥ）。最上層の格子のＳｉ基板に対する伸び率は０．６３％であった。貫通転位密度は１×１０^５／ｃｍ^２以下を達成した。表１より、格子の伸び率はバッファＡ，Ｂ，Ｃ，Ｄのいづれよりも高く、上部駆動層を２層にした効果が現れている。しかし、貫通転位密度は低いままであった。
また、Ｐが高い濃度で混入しているＳｉ（００１）基板上に形成した場合、本発明によるバッファＥでは貫通転位密度は変化しなかった。

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

例えば、本発明による歪緩和バッファは、上記実施形態に限定されることなく、下部２層上部１層、下部３層上部１層、下部２層上部２層など様々な構成をとることができる。

本発明の一実施形態に係る３層バッファ部を有する半導体薄膜素子１００を示す図である。同上の実施形態における４層バッファ部を有する半導体薄膜素子２００を示す図である。

符号の説明

１００、２００半導体薄膜素子
１１、２１Ｓｉ（００１）基板
１２、２２厚さ１００ｎｍのＳｉ_0.88Ｇｅ_0.12層
１３、２３厚さ３０ｎｍのＳｉ_0.82Ｇｅ_0.18層
１４、２４厚さ８０ｎｍのＳｉ_0.75Ｇｅ_0.25層
２５厚さ３０ｎｍのＳｉ_0.70Ｇｅ_0.30層

Claims

Si基板上に、歪緩和層を有するＳｉ_１-ｙＧｅ_ｙ層を含む複数の層を積層する半導体薄膜素子において、
前記Ｓｉ_１-ｙＧｅ_ｙ層が、
Ｇｅ組成が0.22未満であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第１の層と、
前記第1の層の上部に積層され、Ｇｅ組成が0.22以上である１層のＳｉとＧｅの混晶層、またはＧｅ組成が0.22以上であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第２の層とを有する
ことを特徴とする半導体薄膜素子。
前記Ｓｉ_１-ｙＧｅ_ｙ層がアニールされることを特徴とする請求項1記載の半導体薄膜素子。
前記Ｓｉ_１-ｙＧｅ_ｙ層の上部にSi層を積層し、アニールされることを特徴とする請求項1または２記載の半導体薄膜素子。
Si基板上に、歪緩和層を有するＳｉ_１-ｙＧｅ_ｙ層を含む複数の層を積層する半導体薄膜素子製造方法において、
前記Ｓｉ_１-ｙＧｅ_ｙ層が、
Ｇｅ組成が0.22未満であり、かつＧｅ組成の異なる少なくとも２層以上のＳｉとＧｅの混晶層で構成される第1の層を積層するステップと、
Ｇｅ組成が0.22以上である１層のＳｉとＧｅの混晶層、またはＧｅ組成が0.22以上であり、かつＧｅ組成の異なる少なくとも１層以上のＳｉとＧｅの混晶層で構成される第２の層を前記第1の層の上部に積層するステップと
を有することを特徴とする半導体薄膜素子製造方法。