JP2015035536A - Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法 - Google Patents

Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法 Download PDF

Info

Publication number
JP2015035536A
JP2015035536A JP2013166377A JP2013166377A JP2015035536A JP 2015035536 A JP2015035536 A JP 2015035536A JP 2013166377 A JP2013166377 A JP 2013166377A JP 2013166377 A JP2013166377 A JP 2013166377A JP 2015035536 A JP2015035536 A JP 2015035536A
Authority
JP
Japan
Prior art keywords
layer
group iii
iii nitride
nitride semiconductor
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013166377A
Other languages
English (en)
Other versions
JP5698321B2 (ja
Inventor
雅年 岩田
Masatoshi Iwata
雅年 岩田
大鹿　嘉和
Yoshikazu Oshika
嘉和 大鹿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dowa Electronics Materials Co Ltd
Original Assignee
Dowa Electronics Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dowa Electronics Materials Co Ltd filed Critical Dowa Electronics Materials Co Ltd
Priority to JP2013166377A priority Critical patent/JP5698321B2/ja
Priority to US14/904,207 priority patent/US9543469B2/en
Priority to PCT/JP2014/071351 priority patent/WO2015020233A1/ja
Priority to CN201480044414.2A priority patent/CN105493241B/zh
Publication of JP2015035536A publication Critical patent/JP2015035536A/ja
Application granted granted Critical
Publication of JP5698321B2 publication Critical patent/JP5698321B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/68—Crystals with laminate structure, e.g. "superlattices"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H01L33/325—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen characterised by the doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/173—The laser chip comprising special buffer layers, e.g. dislocation prevention or reduction

Abstract

【課題】クラック発生やＥＬスペクトル形状がダブルピークとなる問題を抑制しつつ、表面平坦性がより優れたIII族窒化物半導体エピタキシャル基板およびこれを用いたIII族窒化物半導体ならびにこれらの製造方法を提供する。【解決手段】本発明に従うIII族窒化物半導体エピタキシャル基板１００は、少なくとも表面部分がＡｌＮからなる基板１１２と、基板１１２上に形成されるアンドープＡｌＮ層１１４と、アンドープＡｌＮ層１１４上に形成されるＳｉドープＡｌＮバッファ層１１６と、ＳｉドープＡｌＮバッファ層１１６上に形成される超格子積層体１２０と、を有し、ＳｉドープＡｌＮバッファ層１１６は、２．０?１０１９／ｃｍ３以上のＳｉ濃度を有し、かつ、厚みが４〜１０ｎｍであることを特徴とする。【選択図】図１

Description

本発明は、III族窒化物半導体エピタキシャル基板およびIII族窒化物半導体発光素子ならびにこれらの製造方法に関する。
近年、一般に、Ａｌ、Ｇａ、ＩｎなどとＮとの化合物からなるIII族窒化物半導体は、発光素子や電子デバイス用素子等に広く用いられている。このようなデバイスの特性は、III族窒化物半導体の原子レベルの表面平坦性に大きく影響されるため、表面平坦性に優れたIII族窒化物半導体を成長させるための技術が求められている。
III族窒化物半導体は、サファイア、ＳｉＣ、ＳｉまたはＧａＡｓなどからなる基板上にエピタキシャル成長させることによって形成される。しかし、III族窒化物半導体とこれらの基板とでは、格子定数や熱膨張係数が大きく異なる。そのため、これらの基板上にIII族窒化物半導体を成長させた場合、格子の不整合、熱膨張係数の違いなど種々の理由により、基板上に形成したIII族窒化物半導体の歪みが大きくなってしまい、原子レベルの優れた表面平坦性を得ることは難しかった。そこで、基板上のＧａＮバッファ層に高濃度のＳｉをドープして高濃度ＳｉドープＧａＮバッファ層を形成し、その上に窒化物半導体層を形成することで、転位を減らすことができることが知られている。
例えば、特許文献１は、基板と、該基板上の、Ｓｉ濃度が４×１０１９ｃｍ−３以上であるＳｉドープＧａＮバッファ層と、該ＳｉドープＧａＮバッファ層上の、エピタキシャル成長法により形成した単結晶の結晶構造を有する窒化物半導体層と、を有する窒化物半導体を開示している。
特開２００４−４７７６４号公報
特許文献１によると、基板に高濃度のＳｉをドープした結果、ＧａＮの成長モードが通常の２次元的な成長モードから、３次元的な島状成長モードに変化する。その結果、ＳｉドープＧａＮ層の島状構造を窒化物半導体の成長によって埋め込み、表面を平坦化する際には基板表面に対して垂直方向に伝播する転位の伝播方向が埋め込み成長の過程で横方向に変化し、その結果、最表面に出現する転位の密度が大幅に減少する、というものである。しかしながら近年、III族窒化物半導体にはより高い結晶性が求められており、そのためには、表面平坦性がより優れたIII族窒化物半導体エピタキシャル基板およびこれを用いたIII族窒化物半導体ならびにこれらの製造方法が求められている。
近年、基板上にＡｌＮからなるバッファ層を介在させることによって、より高い結晶性を有するIII族窒化物半導体を形成可能なIII族窒化物半導体エピタキシャル基板が得られることが知られている。しかしながら、特許文献１に開示されるＧａＮ層へのＳｉドープに比べて、ＡｌＮからなるバッファ層へＳｉをドープする（以下、ＳｉドープしたＡｌＮ組成からなるバッファ層を「ＳｉドープＡｌＮバッファ層」と称する。）と、少量のＳｉドープであっても、ＳｉドープＡｌＮバッファ層表面により急峻な凹凸面が生じることが知られており、Ｓｉドープは従来避けられていた。ところが本発明者らの検討によると、基板上のアンドープＡｌＮ層と、該アンドープＡｌＮ層上の２．０×１０１９／ｃｍ３以上のＳｉ濃度を有し、かつ厚みが４ｎｍ以上であるＳｉドープＡｌＮバッファ層と、該ＳｉドープＡｌＮバッファ層上の超格子積層体とにより、表面平坦性に優れたIII族窒化物半導体エピタキシャル基板を得ることができることを見出し、検討を行った。
ＡｌＮバッファ層へのＳｉドープは従来避けられていたところ、むしろ多量のＳｉドープを行うことで、ＳｉドープＡｌＮバッファ層が２．０×１０１９／ｃｍ３以上のＳｉ濃度を有し、かつ、厚みが４ｎｍ以上とすることにより、原子レベルの表面平坦性が向上したのである。ところが、本発明者らのより詳細な検討によると、かようにして得た表面平坦性に優れたIII族窒化物半導体エピタキシャル基板上にｎ型クラッド層、活性層およびｐ型クラッド層（以下、これらをまとめて「素子形成層」と称する。）を順次形成してなるIII族窒化物半導体発光素子を作製した場合に、III族窒化物半導体エピタキシャル基板が優れた表面平坦性を有していても、ＥＬ（Electroluminescence）スペクトル形状がダブルピークになってしまう場合があることが判明した。ここで、「ダブルピーク」とは、活性層で発光する理論上の発光波長に加えて、長波長側にも強い発光が見られる現象を指す。ＥＬスペクトル形状がダブルピークとなった場合、目的とする波長以外でのエネルギー消費により内部量子効率が低いうえ、発光素子として必要とする発光波長以外の波長成分が含まれ、通常の発光素子として用いることができない。ＥＬスペクトル形状がダブルピークとなってしまっては、発光素子としては不適格である。また、発明者らがさらに検討したところ、Ｓｉ濃度と、ＳｉドープＡｌＮバッファ層の厚みとの関係によっては、III族窒化物半導体発光素子にクラックが発生してしまう場合があることも判明した。ここで、クラックが発生すると素子破壊の原因になることから、クラックのあるIII族窒化物半導体発光素子は、発光素子としては不適格なものである。なお、「クラック」とは、基板が分割されることは無い程度のひび割れや亀裂を意味する。
そこで本発明は、上記諸課題に鑑み、基板上にＳｉドープしたＡｌＮからなるバッファ層を有する場合においても、クラック発生やＥＬスペクトル形状がダブルピークとなる問題を抑制しつつ、表面平坦性が優れたIII族窒化物半導体エピタキシャル基板およびこれを用いたIII族窒化物半導体ならびにこれらの製造方法を提供することを目的とする。
本発明者らは基板上のＡｌＮ層へのＳｉドープ条件を鋭意検討し、ＳｉドープＡｌＮバッファ層のＳｉ濃度を２．０×１０１９／ｃｍ３とし、かつ、その厚みを４〜１０ｎｍとすることにより、優れた表面平坦性に加えて上述したクラックおよびダブルピークを抑制できることを見出し、本発明を完成するに至った。本発明は、このような知見に基づきなされたものであり、本発明の要旨構成は以下のとおりである。
（１）少なくとも表面部分がＡｌＮからなる基板と、該基板上に形成されるアンドープＡｌＮ層と、該アンドープＡｌＮ層上に形成されるＳｉドープＡｌＮバッファ層と、該ＳｉドープＡｌＮバッファ層上に形成される超格子積層体と、を有するIII族窒化物半導体エピタキシャル基板において、
前記ＳｉドープＡｌＮバッファ層は、２．０×１０１９／ｃｍ３以上のＳｉ濃度を有し、かつ、厚みが４〜１０ｎｍであることを特徴とするIII族窒化物半導体エピタキシャル基板。
（２）前記超格子積層体は、前記ＳｉドープＡｌＮバッファ層上に、結晶成長方向の平均組成ｘが０．９＜ｘ≦１からなる高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）を積層し、さらに結晶成長方向の平均組成ｙが０＜ｙ＜ｘからなる低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）と前記高Ａｌ含有層とを交互にｎ組（但し、ｎは４≦ｎ≦１０を満たす整数である）積層してなり、
前記ＳｉドープＡｌＮバッファ層側から数えて１番目から（ｎ−２）番目までの前記低Ａｌ含有層が、第１の厚みを有し、（ｎ−１）番目の前記低Ａｌ含有層が、前記第１の厚みよりも厚い第２の厚みを有し、ｎ番目の前記低Ａｌ含有層が、前記第２の厚み以上の第３の厚みを有する（１）に記載のIII族窒化物半導体エピタキシャル基板。
（３）前記低Ａｌ含有層は、Ａｌ組成が結晶成長方向に沿って減少する組成傾斜層である（２）に記載のIII族窒化物半導体エピタキシャル基板。
（４）前記高Ａｌ含有層は、ＡｌＮ層（ｘ＝１）である上記（２）または（３）に記載のIII族窒化物半導体エピタキシャル基板。
（５）前記第３の厚みは、前記第２の厚みよりも厚い上記（２）〜（４）のいずれかに記載のIII族窒化物半導体エピタキシャル基板。
（６）前記高Ａｌ含有層は、等しい厚みを有する上記（２）〜（５）のいずれかに記載のIII族窒化物半導体エピタキシャル基板。
（７）上記（１）〜（６）のいずれかに記載のIII族窒化物半導体エピタキシャル基板と、該基板上にｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に有するIII族窒化物半導体発光素子。
（８）少なくとも表面部分がＡｌＮからなる基板上にアンドープＡｌＮ層を形成する工程と、該アンドープＡｌＮ層上にＳｉドープＡｌＮバッファ層を形成する工程と、該ＳｉドープＡｌＮバッファ層上に超格子積層体を形成する工程と、とを有するIII族窒化物半導体エピタキシャル基板の製造方法において、
前記ＳｉドープＡｌＮバッファ層を形成する工程では、２．０×１０１９／ｃｍ３以上のＳｉ濃度となるようにＳｉドープし、かつ、前記ＳｉドープＡｌＮバッファ層の厚みを４〜１０ｎｍとすることを特徴とするIII族窒化物半導体エピタキシャル基板の製造方法。
（９）上記（８）に記載のIII族窒化物半導体エピタキシャル基板上に、さらにｎ型クラッド層と、活性層と、ｐ型クラッド層とを順次形成する工程とを有するIII族窒化物半導体発光素子の製造方法。
本発明によれば、基板上のＡｌＮ層へのＳｉドープ条件を適切にしたので、クラック発生やＥＬスペクトル形状がダブルピークとなる問題を抑制しつつ、表面平坦性がより優れたIII族窒化物半導体エピタキシャル基板およびこれを用いたIII族窒化物半導体発光素子ならびにこれらの製造方法を提供することができる。
本発明の一実施形態に従うIII族窒化物半導体エピタキシャル基板１００の模式的断面図である。 本発明の好適実施形態に従うIII族窒化物半導体エピタキシャル基板２００の模式的断面図である。 図２のIII族窒化物半導体エピタキシャル基板２００における第１積層体２２１の拡大図である。 本発明の一実施形態に従うIII族窒化物半導体エピタキシャル基板１００上に素子形成層１３０を設けて形成したIII族窒化物半導体発光素子１５０の一例である。 本発明のIII族窒化物半導体エピタキシャル基板１００の製造方法における、ＴＭＧ（トリメチルガリウム）およびＴＭＡ（トリメチルアルミニウム）の混合比の経時変化の一例を示す図である。 本発明のIII族窒化物半導体エピタキシャル基板１００の製造方法における、ＴＭＧおよびＴＭＡの混合比の経時変化の一例を示す図である。 反り量（ＳＯＲＩ）の定義を説明する基板の模式断面図である。 実施例１（試行例１）にかかるIII族窒化物半導体発光素子の逆格子空間マッピングを示す図である。 比較例３（試行例６）にかかるIII族窒化物半導体発光素子の逆格子空間マッピングを示す図である。 実施例１（試行例１）にかかるIII族窒化物半導体発光素子のＥＬスペクトルを示すグラフである。 比較例２（試行例５）にかかるIII族窒化物半導体発光素子のＥＬスペクトルを示すグラフである。
以下、本発明のIII族窒化物半導体エピタキシャル基板の実施形態について、図面を参照しながら説明する。なお、図１，図２，図３および図４では説明の便宜上、実際の厚さの割合とは異なり、各層の厚さを基板に対して誇張して示す。また、図１，図２および図４では、超格子積層体１２０，２２０の積層構造の一部を省略している。さらに、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。
ここで、本明細書において単に「ＡｌＧａＮ」と表記する場合は、III族元素（Ａｌ，Ｇａの合計）とＮとの化学組成比が１：１であり、III族元素ＡｌとＧａとの比率は不定の任意の化合物を意味するものとする。「ＡｌＧａＮ」と表記することによって、ＡｌＮまたはＧａＮであることを排除するものではない。また、この化合物におけるIII族元素中のＡｌ組成の割合が結晶成長方向に変化しない場合に、特に「Ａｌ含有率」と称する。なお、本発明におけるＡｌＮからなる層および表面部分とはいずれも単結晶のＡｌＮ層であり、例えば９００℃以下の低温で成長された多結晶やアモルファスを主体とするＡｌＮ層ではない。
図１に示すように、本発明の一実施形態であるIII族窒化物半導体エピタキシャル基板１００は、少なくとも表面部分がＡｌＮからなる基板１１２と、この基板１１２上に形成されるアンドープＡｌＮ層１１４と、このアンドープＡｌＮ層１１４上に形成されるＳｉドープＡｌＮバッファ層１１６と、このＳｉドープＡｌＮバッファ層１１６上に形成される超格子積層体１２０と、を有する。ここで、ＳｉドープＡｌＮバッファ層１１６は、２．０×１０１９／ｃｍ３以上のＳｉ濃度を有し、かつ、その厚み（「膜厚」、とも言う）が４〜１０ｎｍであることが肝要である。
少なくとも表面部分がＡｌＮからなる基板１１２は、サファイア、ＳｉＣ、Ｓｉ、ダイヤモンド、Ａｌなどの金属からなる基板の上にＡｌＮ単結晶が形成されたＡｌＮテンプレート基板と、基板全体がＡｌＮであるＡｌＮ単結晶基板とが挙げられる。基板１１２の厚みは、各層のエピタキシャル成長後の反り量などを勘案して適宜設定されるが、例えば４００〜２０００μｍの範囲内である。
なお、本発明に使用する基板１１２の表面部分のＡｌＮは結晶性が良く、例えばＸ線ロッキングカーブ回折法（ＸＲＣ;X-ray Rocking Curve）によるＡｌＮの（１０２）面における半値幅が６００秒以下の基板であることが好ましい。転位密度としては、１．０×１０９／ｃｍ２以下であることが好ましい。転位の少ない基板を用いることで、後述するＳｉドープＡｌＮバッファ層１１６を用いる場合の、転位発生が過剰になることによるクラック発生を抑制することができるためである。
少なくとも表面部分がＡｌＮからなる基板１１２上には、アンドープＡｌＮ層１１４が形成される。このアンドープＡｌＮ層１１４は、結晶性の良い基板のＡｌＮの結晶性を引き継ぐことを目的としており、厚さは１０〜５０ｎｍの範囲内である。なお、ここで言う「アンドープ」とは、意図的に不純物をドープしないことを意味し、装置起因や拡散等による不可避的不純物の排除まで意図するものではない。具体的には、アンドープにおいて、不可避的不純物ではないｐ型またはｎ型になりうる不純物の不純物濃度は、５．０×１０１６／ｃｍ３以下として定義することができる。これは、ＬＥＤ等の発光デバイスにおいて、電気伝導に寄与しないレベルの濃度である。
アンドープＡｌＮ層１１４上には、ＡｌＮ組成からなり、２．０×１０１９／ｃｍ３以上のＳｉ濃度を有するＳｉドープＡｌＮバッファ層１１６が形成される。本明細書において、Ｓｉ濃度はＳＩＭＳ（二次イオン質量分析計：Secondary Ion-microprobe Mass Spectrometer）により得られた不純物の検出強度のピーク値を濃度換算した値を意味する。また、ＳｉドープＡｌＮバッファ層１１６の厚みは、４〜１０ｎｍである。ＳｉドープＡｌＮバッファ層１１６が２．０×１０１９／ｃｍ３以上のＳｉ濃度を有する理由および厚みを４〜１０ｎｍとする理由については、後述する。
ＳｉドープＡｌＮバッファ層１１６上に、超格子積層体１２０が形成される。この超格子積層体１２０は、ド・ブロイ波長程度の膜厚を有する第１の層と、この第１の層とは異なる組成であって、ド・ブロイ波長程度の膜厚を有する第２の層とを複数層交互に積層することにより形成される。この超格子積層体１２０は、III族窒化物半導体エピタキシャル基板の最表面への転位を抑制することができる。
例えば、ＳｉドープＡｌＮバッファ層１１６上に、第１Ａｌ含有層１２０Ａを形成し、さらにその上にＡｌ組成が異なる第２Ａｌ含有層１２０Ｂと、第１Ａｌ含有層１２０Ａとを交互に複数層積層して超格子積層体１２０を形成することができる。この場合、超格子積層体１２０の最下層および最上層は、第１Ａｌ含有層１２０Ａとなる。なお、本実施形態において、超格子積層体１２０には導電性が求められないので、第１Ａｌ含有層１２０Ａと第２Ａｌ含有層１２０Ｂとの少なくとも一方はアンドープ層である。例えば、一方がアンドープ層で、一方がＭｇなどの不純物をドープした層とすることができる。また、第１Ａｌ含有層１２０Ａと第２Ａｌ含有層１２０Ｂとの両方がアンドープであってもよい。本実施形態の超格子積層体１２０の限定を意図しないが、例えば、第１Ａｌ含有層１２０Ａおよび第２Ａｌ含有層１２０Ｂは、互いにＡｌの平均組成が異なるＡｌＧａＮ組成とすることができる。例えば、第１Ａｌ含有層１２０ＡのＡｌ含有率を第２Ａｌ含有層１２０ＢのＡｌの平均組成よりも高くすることができる。なお、この超格子積層体１２０は、ＳｉドープＡｌＮバッファ層１１６の全面上に形成される。
ＳｉドープＡｌＮバッファ層１１６は、２．０×１０１９／ｃｍ３以上のＳｉ濃度を有し、かつ、その厚みが４〜１０ｎｍであることが、本発明の一実施形態に従うIII族窒化物半導体エピタキシャル基板１００の特に特徴となる構成である。このような構成を採用することにより、表面平坦性がより優れたIII族窒化物半導体エピタキシャル基板を提供することが可能となる。
このような構成を採用することの技術的意義を、作用効果を含めて以下に説明する。本発明者らは、表面平坦性に優れたIII族窒化物半導体エピタキシャル基板を得るために、少なくとも表面部分がＡｌＮからなる基板１１２上のバッファ層を種々検討した。ここで、既述のとおり、ＧａＮ層へのＳｉドープに比べて、ＡｌＮ層へのＳｉドープは、ＡｌＮ層表面により急峻な凹凸面が生じるため、従来は避けられていた。しかしながら本発明者らの検討によると、基板１１２とアンドープＡｌＮ層１１４と、ＳｉドープＡｌＮ層１１６と、超格子積層体１２０とにより、表面平坦性に優れたIII族窒化物半導体エピタキシャル基板１００を得ることができることを見出し、検討を行った。すなわち、基板１１２上にＡｌＮからなるバッファ層（アンドープＡｌＮ層１１４およびＳｉドープＡｌＮバッファ層１１６に相当）を形成し、このバッファ層の超格子積層体に近い側の表層部（ＳｉドープＡｌＮバッファ層１１６に相当）を２．０×１０１９／ｃｍ３以上のＳｉ濃度でＳｉドープし、かつ、その厚みを４ｎｍ以上とし、さらに超格子積層体１２０を形成したときに、表面平坦性に優れたIII族窒化物半導体エピタキシャル基板が得られることを見出したのである。
実施例において後述するように、本発明者らのより詳細な検討によると、ＳｉドープＡｌＮバッファ層１１６のＳｉ濃度が２．０×１０１９／ｃｍ３未満であるとしても、III族窒化物半導体エピタキシャル基板が優れた表面平坦性を有することができる。しかしながら、Ｓｉ濃度が２．０×１０１９／ｃｍ３未満、例えば１．０×１０１９／ｃｍ３であると、III族窒化物半導体エピタキシャル基板上に素子形成層を形成してなるIII族窒化物半導体発光素子を作製した場合に、ＥＬスペクトル形状がダブルピークになってしまう傾向にあることが判明した。このため、ＳｉドープＡｌＮバッファ層１１６のＳｉ濃度は２．０×１０１９／ｃｍ３以上であることが必要である。
一方、ＳｉドープＡｌＮバッファ層１１６のＳｉ濃度が２．０×１０１９／ｃｍ３以上であっても、ＳｉドープＡｌＮバッファ層１１６の厚みによっては、高濃度Ｓｉドープに起因するクラックが発生してしまう場合や、ＥＬスペクトルがダブルピークになってしまう場合があることも判明した。本発明者らのより詳細な検討によると、ＳｉドープＡｌＮバッファ層１１６が２．０×１０１９／ｃｍ３以上のＳｉ濃度を有していても、厚みが１０ｎｍを超えると、ＳｉドープＡｌＮバッファ層１１６全体としてのＳｉドープ量が過剰となり、格子緩和が進みすぎて引っ張り歪みによりクラックが発生してしまう傾向にある。また、厚みが４ｎｍ未満となると、ＳｉドープＡｌＮバッファ層１１６全体としてのＳｉドープ量が不足するためにＳｉドープＡｌＮバッファ層上に発生する欠陥が互いに合体消失しきれずに、ＥＬスペクトル形状がダブルピークになってしまう傾向にある。また、ＳｉドープＡｌＮバッファ層１１６が２．０×１０１９／ｃｍ３以上のＳｉ濃度を有することで、基板１１２と、ＳｉドープＡｌＮバッファ層上に成長させるIII族窒化物層からなる素子形成層との間の歪みの緩和効果を生じるため、III族窒化物半導体エピタキシャル基板の反りを低減できることも判明した。
このように、アンドープＡｌＮ層１１４と、超格子積層体１２０の間のＳｉドープＡｌＮバッファ層１１６が２．０×１０１９／ｃｍ３以上のＳｉ濃度を有し、かつ、その厚みが４〜１０ｎｍである場合に、本発明目的を達成することができることを本発明者らは見出し、本発明は完成するに至ったのである。また、本発明に従うIII族窒化物半導体エピタキシャル基板は、これを用いたIII族窒化物半導体発光素子のクラック発生を抑制でき、ＥＬスペクトルを正常なシングル（ピークが一つ）とすることができる。
上記の効果が得られる理由は、理論的に明らかとなったわけではないが、本発明者らは以下のように考えている。ＡｌＮからなるバッファ層へのＳｉドープは、バッファ層表面に凹凸を形成して、表面を荒らす作用があるために、半導体エピタキシャル基板を得るためには、従来避けられていた。転位が多い基板を使用した場合、ＳｉドープＡｌＮバッファ層を用いると、転位が多くなりすぎてクラックが発生することも、従来避けられてきた理由と考えられる。
転位が多い基板を使用した場合には、基板から貫通する転位が多いために面欠陥の合体消失も多く、そのため反って大きな凸が出来ず、結果的に平坦となる場合があった。一方、転位が少ない基板を使用した場合、基板から貫通する転位は僅かであり、面欠陥が発生しても、その面欠陥は消失せずに残り、大きな凸部を形成してしまうことが判明した。そこで、Ｓｉ濃度を２．０×１０１９／ｃｍ３以上と、むしろ高濃度の層を適切な厚さで挿入することで、大きな凸部を形成する前に面欠陥を消失させて、優れた表面平坦性を得ることができると共に、さらに反りを低減できることを見出したのである。
本発明は理論に縛られるものではないが、本実施形態のIII族窒化物半導体エピタキシャル基板１００は、上記のような作用により、優れた表面平坦性を実現することができ、このIII族窒化物半導体エピタキシャル基板１００を用いてIII族窒化物半導体発光素子を作製しても、クラックの発生を抑制でき、かつ、ＥＬスペクトル形状を正常にすることが可能となるものと考えられる。さらに、III族窒化物半導体エピタキシャル基板の反りを低減することができる。
本発明の好適実施形態に従うIII族窒化物半導体エピタキシャル基板２００において、超格子積層体２２０は、ＡｌＮバッファ層２１６上に、結晶成長方向の平均組成ｘが０．９＜ｘ≦１からなる高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）と、結晶成長方向の平均組成ｙが０＜ｙ＜ｘからなる低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）との２種類のＡｌ平均組成のＡｌＧａＮ層を交互に積層してなることが好ましい。この場合、ＡｌＮバッファ層側から数えて１番目から（ｎ−２）番目までの低Ａｌ含有層が、第１の厚みを有し、（ｎ−１）番目の低Ａｌ含有層が、第１の厚みよりも厚い第２の厚みを有し、ｎ番目の低Ａｌ含有層が、第２の厚み以上の第３の厚みを有することが好ましい。ｎを１０以下とすることで、超格子積層体２２０の積層数を減らして、III族窒化物半導体エピタキシャル基板２００の反り量をさらに低減することができる。
ここに、超格子積層体２２０において、ＡｌＮバッファ層２１６直上の高Ａｌ含有層から、ＡｌＮバッファ層２１６側から数えて（ｎ−２）番目の高Ａｌ含有層までの層からなる積層体を「第１積層体２２１」と称す。この第１積層体２２１における高Ａｌ含有層を高Ａｌ含有層２２１Ａと表し、低Ａｌ含有層を低Ａｌ含有層２２１Ｂと表す。また、第１積層体２２１直上の低Ａｌ含有層を低Ａｌ含有層２２２Ｂと表し、この低Ａｌ含有層２２２Ｂ上の高Ａｌ含有層を高Ａｌ含有層２２２Ａと表し、低Ａｌ含有層２２２Ｂおよび高Ａｌ含有層２２２Ａからなる積層体を「第２積層体２２２」と称す。さらに、第２積層体２２２直上の低Ａｌ含有層を低Ａｌ含有層２２３Ｂと表し、この低Ａｌ含有層２２３Ｂ上の高Ａｌ含有層を高Ａｌ含有層２２３Ａと表し、低Ａｌ含有層２２３Ｂおよび高Ａｌ含有層２２３Ａからなる積層体を「第３積層体２２３」と称す。すなわち、低Ａｌ含有層２２２Ｂは、ＡｌＮバッファ層側から数えて（ｎ−１）番目の低Ａｌ含有層であり、第２の厚みを有する。また、低Ａｌ含有層２２３Ｂは、ＡｌＮバッファ層側から数えてｎ番目の低Ａｌ含有層であり、第３の厚みを有する。
以下、図２および図３を用いて、本発明の好適実施形態に従う超格子積層体２２０の詳細を説明する。
ＡｌＮバッファ層２１６上には、既述の第１積層体２２１と、第２積層体２２２と、第３積層体２２３とから構成される超格子積層体２２０が形成されることが好ましい。この超格子積層体２２０は、既述のとおり、結晶成長方向の平均組成ｘが０．９＜ｘ≦１からなる高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）と、結晶成長方向の平均組成ｙが０＜ｙ＜ｘからなる低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）との２種類のＡｌ平均組成のＡｌＧａＮ層を交互に積層してなることが好ましい。ここで、高Ａｌ含有層のＡｌの平均組成ｘに関し、「ＡｌｘＧａ１−ｘＮ（０．９＜ｘ≦１）」であるとは、Ａｌ組成が高Ａｌ含有層内において、一定であっても、連続的または不連続に変化してよく、結晶成長方向のＡｌ平均組成ｘが０．９＜ｘ≦１であることを意味する。低Ａｌ含有層のＡｌ平均組成ｙが「ＡｌｙＧａ１−ｙＮ（０＜ｙ＜ｘ≦１）」と表されることも、同様の意味である。また、高Ａｌ含有層２２１Ａ〜２２３Ａは、同じＡｌ平均組成ｘを有することが好ましい。同様に、低Ａｌ含有層２２１Ｂ〜２２３Ｂは、同じＡｌ平均組成ｙを有することが好ましい。
ここで、超格子積層体２２０の積層数に関して、ＡｌＮバッファ層２１６上の高Ａｌ含有層を除く、交互に順次形成される低Ａｌ含有層と高Ａｌ含有層の積層数をｎ組（但し、ｎは４≦ｎ≦１０を満たす整数である）と表す。上記ｎを用いると、第１積層体２２１は、ＡｌＮバッファ層２１６上に高Ａｌ含有層２２１Ａを１層積層し、さらに低Ａｌ含有層２２１Ｂおよび高Ａｌ含有層２２１Ａをこの順に交互に（ｎ−２）組積層することで形成される。高Ａｌ含有層２２１Ａの膜厚は、１〜１０ｎｍ程度とすることができる。第１積層体２２１におけるそれぞれの高Ａｌ含有層２２１Ａは、この範囲内で任意の値をそれぞれ取ることができる。一方、低Ａｌ含有層２２１Ｂの膜厚である第１の厚みは、０．５〜１．５ｎｍ程度とすることができるが、第１の厚みは、第１積層体２２１において一定とすることが好ましい。第１積層体２２１の総膜厚は、３〜９２ｎｍ程度とすることができる。
第１積層体２２１上の第２積層体２２２では、第１の厚みよりも厚い第２の厚みを有する低Ａｌ含有層２２２Ｂと、高Ａｌ含有層２２２Ａとをこの順に１層ずつ積層されることが好ましい。高Ａｌ含有層２２２Ａの膜厚は、１〜１０ｎｍ程度とすることができ、第１積層体２２１の高Ａｌ含有層２２１Ａの膜厚と同じ膜厚としてもよいし、異なっていてもよい。一方、低Ａｌ含有層２２２Ｂの膜厚（第２の厚み）は、第１積層体２２１の低Ａｌ含有層２２１Ｂの第１の厚みよりも膜厚が厚いという条件の下、１．５〜２．５ｎｍ程度とすることができる。第２積層体２２２の総膜厚は、２．５〜１２．５ｎｍ程度とすることができる。
第２積層体２２２上には、第２の厚み以上である第３の厚みを有する低Ａｌ含有層２２３Ｂと、高Ａｌ含有層２２３Ａとをこの順に１層ずつ積層してなる第３積層体２２３が形成される。高Ａｌ含有層２２３Ａの膜厚は、１〜１０ｎｍ程度とすることができ、第１積層体２２１の高Ａｌ含有層２２１Ａの膜厚および／または第２積層体の高Ａｌ含有層２２２Ａと同じ膜厚としてもよいし、異なっていてもよい。一方、低Ａｌ含有層２２３Ｂの膜厚（第３の厚み）は、第２積層体２２２の低Ａｌ含有層２２２Ｂの膜厚（第２の厚み）以上であるという条件の下、１．５〜３．５ｎｍ程度とすることができる。換言すれば、前述した第１の厚みと第２の厚みとの関係とは異なり、第２の厚みと第３の厚みとは、同一の厚みであってもよいが、後述するように、第３の厚みが第２の厚みより厚くなることがより好ましい。
ここで、既述のとおり、低Ａｌ含有層および高Ａｌ含有層を交互に積層する組数ｎの上限を、１０以下とすることが好ましく、総厚を減らすことで欠陥の発生位置を揃え、かつ、欠陥同士を繋げて消滅させ、その結果、III族窒化物半導体エピタキシャル基板２００の平坦化を促進することができる。この交互に積層する組数ｎは、好ましくは５以上７以下（５≦ｎ≦７）であり、最も好ましくは６（ｎ＝６）である。ｎを５以上とすることで、応力を緩和することができ、ｎを７以下とすることで、欠陥をより低減することができる。また、ｎを６とすることで、これらの効果が最も得られる。なお、ＡｌＮバッファ層２１６上に形成される高Ａｌ含有層２２１Ａ以降の、低Ａｌ含有層および高Ａｌ含有層が、例えば交互に６組（ｎ＝６）積層されて超格子積層体２２０が形成されるときに、超格子積層体２２０の積層組数は「６．５組」である、と言う。すなわち、既述のｎを用いれば、超格子積層体２２０の積層組数を、（ｎ＋０．５）組と表すことができる。
超格子積層体２２０が第１積層体２２１，第２積層体２２２および第３積層体２２３を有し、かつ、交互に積層する組数ｎが既述の数値範囲であることが好適である理由の詳細を以下に説明する。
本発明者らは、III族窒化物半導体エピタキシャル基板２００の反りをより低減するために、ＡｌＮバッファ層２１６上に形成する超格子積層体２２０の積層組数を、従来公知の積層組数（例えば、４０．５組）よりも相当数減らして形成した場合の表面平坦性を種々検討した。ＡｌＮバッファ層２１６へのＳｉドープする不純物濃度を２．０×１０１９／ｃｍ３未満とし、超格子積層体２２０の積層組数が４．５組であり、かつ、第２および第３積層体を形成しなかった場合、超格子積層体２２０の上に形成されるｎ型コンタクト層の表面にはランダムな高さの凹凸が形成されていた。これに対して、Ｓｉドープする不純物濃度を変えずに、第２および第３積層体をさらに設けて超格子積層体２２０の積層組数を６．５組としたときに、超格子積層体２２０の上に形成されるｎ型コンタクト層の表面には、凹凸は発生するものの、その凸面の高さが揃っていた。これは、第２および第３積層体をさらに設けたことにより、同一面での核発生のみが残存したためだと考えられる。また、ＳｉドープＡｌＮバッファ層のＳｉ濃度を２．０×１０１９／ｃｍ３以上とし、第１積層体の積層組数を４．５組として、さらに第２および第３積層体を超格子積層体２２０に設けて積層組数を６．５組としたときに、超格子積層体２２０の上に形成されるｎ型コンタクト層の表面には凹凸がなくなり、最上面での高さが揃っていた。これは、Ｓｉドープを多量とすることによって、面欠陥の発生源が増加して飽和し、その結果、同一面を発生起源とする面欠陥が成長方向に伸びる際に、ほぼ全ての隣り合う面欠陥同士が合体消滅したためであると本発明者らは考えている。
ここで、既述のとおり、ＡｌＮからなるバッファ層へのＳｉドープは、バッファ層表面に凹凸を形成して、表面を荒らす作用があるために、表面平坦性に優れた半導体エピタキシャル基板を得るためには、従来避けられていた。しかしながら、上述のように、第２および第３積層体を設けることで、超格子積層体２２０の最上面には同一の高さの凹凸面のみが形成されることに本発明者らは着目した。ＡｌＮバッファ層２１６にあえてＳｉを多量にドープすることにより、高さの揃った凸面を増加させて飽和させることによって、積層組数が１０．５組以下であるような場合であっても、超格子積層体２２０の最上面の平坦性を向上することを本発明者らは見出したのである。また、平坦性の向上と同時に、ＡｌＮバッファ層２１６にＳｉを多量にドープすることにより、欠陥が多く導入され、応力が低減し、その結果、反りが低減していると考えられる。なお、このように、超格子積層体２２０の最上面の平坦性が揃うのは、超格子積層体２２０として第１積層体のみを形成していたときには、転位がランダムに残っていたところ、第１積層体とは低Ａｌ含有層の厚みが異なる第２積層体および第３積層体の形成により、一定方向の転位のみ残るようになり、面欠陥の形成により歪みが緩和されたためであると本発明者らは考えている。
このように、第１，第２および第３の厚みをそれぞれ有する低Ａｌ含有層２２１Ｂ〜２２３Ｂを含む超格子積層体２２０を設けることにより、より優れた表面平坦性およびより低減した反りを実現したIII族窒化物半導体エピタキシャル基板およびIII族窒化物半導体発光素子を得ることができ、好ましい。
なお、本発明者らの検討によると、ｎが１０以下の場合、超格子積層体２２０には、第２積層体２２２および第３積層体２２３の両方が含まれることが好ましい。これは、従来公知の積層組数（例えば、４０．５組）よりも積層組数が相当数少ない場合（すなわち、ｎが１０以下の場合）においては、低Ａｌ含有層２２１Ｂの第１の厚みよりも膜厚が厚い低Ａｌ含有層を２層以上設けることで、転位を一定方向のみとしやすくなると考えられるためである。
ここで、上記好適実施形態において、低Ａｌ含有層２２３Ｂの第３の厚みは、低Ａｌ含有層２２２Ｂの第２の厚みよりも厚いことが、より好ましい。第２積層体とは異なる応力を発生させることにより、転位の方向を変化させ、転位の消滅作用がより期待でき、表面平坦性がより優れたIII族窒化物半導体エピタキシャル基板１０を得ることができる。
また、高Ａｌ含有層２２１Ａ〜２２３Ａは、等しい厚みを有することで、応力緩和効果をさらに得ることができ、好ましい。
また、結晶成長方向の平均組成が０＜ｙ＜ｘであるＡｌｙＧａ１−ｙＮからなる低Ａｌ含有層２２１Ｂ〜２２３Ｂは、Ａｌ組成を結晶成長方向に沿って減少させる組成傾斜層とすることが好ましい。この組成傾斜層に対して、Ａｌ組成が結晶成長方向に一定である層を、「組成矩形層」と称することとする。低Ａｌ含有層２２１Ｂ〜２２３Ｂは、組成傾斜層および組成矩形層のいずれであっても、本発明の効果を得られるものである。しかしながら、以下の理由のために、低Ａｌ含有層２２１Ｂ〜２２３Ｂは組成傾斜層であることがより好ましい。
既述のとおり、組成傾斜層は、ＡｌＧａＮ中のＡｌ組成が結晶成長方向に連続又は不連続に減少するように組成を傾斜させた層である。結晶成長方向に減少するように組成傾斜層のＡｌ組成を傾斜させることで、低Ａｌ含有層の熱膨張率が、組成傾斜層の基板２１２側の面では比較的高いＡｌ組成となり基板の膨張率に近づく。一方、上記組成傾斜層の結晶成長方向側の面では、比較的低いＡｌ組成となり、III族窒化物半導体エピタキシャル基板２１０上に素子形成層を形成した場合に、素子形成層の熱膨張率に近づくため、反り量を低減し、かつ、クラック発生を抑制することができる。
組成傾斜層の組成としては、ＡｌＧａＮ中のＡｌ組成の値が、少なくとも表面部分がＡｌＮからなる基板２１２に近い側をｙ１、結晶成長方向側の面をｙ２とすると、基板２１２に近い側では好ましくは０．７≦ｙ１≦ｘの範囲であり、より好ましくは０．９≦ｙ１≦ｘの範囲である、また、結晶成長方向側の面では、好ましくは０≦ｙ２＜０．３の範囲であり、より好ましくは０≦ｙ２＜０．１の範囲である。ｙの値を上記範囲としてｙ１からｙ２に組成傾斜すれば、基板と、組成傾斜層との格子定数の差を低減する結果、素子形成層を形成した場合の結晶性を向上させることができるためである。
なお、組成傾斜層のＡｌｙＧａ１−ｙＮのＡｌ組成は、結晶成長方向に減少すれば、連続的でも不連続的でもよい。また、Ａｌ組成が減少する割合は、一定であっても、不規則であっても構わない。なお、ｙ１からｙ２に連続的に組成を変化させた場合、平均組成ｙ＝（ｙ１＋ｙ２）/２として表すことができる。
高Ａｌ含有層は組成傾斜層、組成矩形層のいずれであっても良いが、Ａｌ組成が結晶成長方向に一定である組成矩形層の方が好ましい。また、高Ａｌ含有層２２１Ａ〜２２３Ａは、全てＡｌＮ層（すなわち、ｘ＝１）であることが好ましい。これにより、隣接する低Ａｌ含有層とのＡｌ平均組成の差が最大となり、歪緩衝効果が最大となるためである。
なお、ＳｉドープＡｌＮバッファ層１１４，２１４のＳｉ濃度は、２．０×１０１９／ｃｍ３以上であれば、本発明の効果を得られものであることは既述のとおりである。しかしながら、この不純物濃度は８×１０１９／ｃｍ３未満であることがより好ましい。８×１０１９／ｃｍ３以上では、ＡｌＮバッファ層を起因とする転位が過剰となり、クラックが発生する場合が生ずるためである。
本発明の一実施形態に従うIII族窒化物半導体エピタキシャル基板１００は、例えば発光素子、レーザーダイオード、トランジスタなど、任意の半導体素子に用いることができる。図４は、本発明に従うIII族窒化物半導体エピタキシャル基板１００を用いて形成したIII族窒化物半導体発光素子１５０である。
III族窒化物半導体発光素子１５０は、III族窒化物半導体エピタキシャル基板１００上にｎ型クラッド層１３３と、活性層１３４と、ｐ型クラッド層１３５とをこの順に有することを特徴とする。
例えば、ＭＯＣＶＤ法など既知の手法を用いてエピタキシャル成長させることにより、超格子積層体１２０の上に、さらに接続層１３１と、ｎ型コンタクト層１３２と、ｎ型クラッド層１３３と、活性層としての多重量子井戸層（ＭＱＷ層）１３４と、ｐ型クラッド層１３５と、ｐ型コンタクト層１３６とを含む素子形成層１３０を順次形成する。この素子形成層１３０の形成後、例えばドライエッチング法によりｎ型コンタクト層１３２の一部を露出させ、この露出させたｎ型コンタクト層１３２およびｐ型コンタクト層１３６の上に、ｎ側電極１４１およびｐ側電極１４２をそれぞれ配置することで、横型構造のIII族窒化物発光素子１５０を形成することができる。
III族窒化物半導体発光素子１５０は、III族窒化物半導体発光素子１５０が優れた表面平坦性を有しているので、結晶性が高く、また、クラックの発生を抑制でき、かつ、ＥＬスペクトルは正常となる。
なお、本明細書において、高Ａｌ含有層および低Ａｌ含有層を構成する「ＡｌＧａＮ」は、他のIII族元素であるＢおよび／またはＩｎを合計１％以下含んでいてもよい。また、例えばＳｉ，Ｈ，Ｏ，Ｃ，Ｍｇ，Ａｓ，Ｐなどの微量の不純物を含んでいてもよく、部分的にＭｇ不純物を意図して添加しても良い。なお、III族窒化物積層体を構成するＡｌＮなども同様に他のIII族元素を合計１％以下含んでいてもよい。
また、本明細書において、「一定」、「等しい」、「同じ」、「同一」などの表現は、厳密に数学的な意味での等しさを意味するものではなく、製造工程上不可避な誤差をはじめ、本発明の作用効果を奏する範囲で許容される誤差を含むものであることは勿論であり、この点は他の実施形態においても同様である。このような誤差としては、３％以内を「一定」、「等しい」、「同じ」、「同一」に含めることとする。
（III族窒化物半導体エピタキシャル基板の製造方法）
本発明のIII族窒化物半導体エピタキシャル基板１００の製造方法は、少なくとも表面部分がＡｌＮからなる基板１１２上にアンドープＡｌＮ層１１４を形成する工程と、該アンドープＡｌＮ層１１４上にＡｌＮバッファ層１１６を形成する工程と、該ＡｌＮバッファ層１１６上に、超格子積層体１２０を形成する工程と、を有する。ここで、ＡｌＮバッファ層１１６を形成する工程では、２．０×１０１９／ｃｍ３以上のＳｉ濃度となるようにＳｉドープし、かつ、ＡｌＮバッファ層１１６の厚みを４〜１０ｎｍとすることを特徴とする。
また、本発明に従うIII族窒化物半導体発光素子１５０の製造方法は、このIII族窒化物半導体エピタキシャル基板１００上に、さらにｎ型クラッド層１３３と、活性層１３４と、ｐ型クラッド層１３５とを順次形成する工程とを有する。
さらに、超格子積層体１２０に替えて、既述の超格子積層体２２０を形成してもよい。超格子積層体２２０を形成する工程では、結晶成長方向の平均組成ｘが０．９＜ｘ≦１からなる高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）を積層し、さらに結晶成長方向の平均組成ｙが０＜ｙ＜ｘからなる低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）と前記高Ａｌ含有層とをとを交互にｎ組（但し、ｎは４≦ｎ≦１０を満たす整数である）積層するにあたり、ＡｌＮバッファ層２１６側から数えて１番目から（ｎ−２）番目までの前記低Ａｌ含有層の厚みを第１の厚みとし、（ｎ−１）番目の前記低Ａｌ含有層の厚みを、前記第１の厚みよりも厚い第２の厚みとし、ｎ番目の前記低Ａｌ含有層の厚みを、前記第２の厚み以上の第３の厚みとすることが好ましい。
本発明における各層のエピタキシャル成長方法としては、ＭＯＣＶＤ法、ＭＢＥ法など既知の手法を用いることができる。ＡｌＧａＮを形成する場合の原料ガスとしては、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、アンモニアを挙げることができ、膜中のＡｌ組成の制御は、ＴＭＡとＴＭＧとの混合比を各層の成長段階に応じて制御することにより行うことができる。
すなわち、各層において、組成矩形層としてＡｌ組成を一定とする場合には、図５に示すように、ＴＭＡとＴＭＧとの混合比を各層の成長段階に応じて経時変化させることで、Ａｌ組成を制御することができる。また、エピタキシャル成長時間を制御すれば、各層の膜厚を任意に制御することができる。
また、組成傾斜層を形成する場合にも、ＴＭＧおよびＴＭＡの混合比を、各層のエピタキシャル成長時間に応じて経時変化させることで、組成傾斜層を形成することができる。図６を用いて、低Ａｌ含有層のＡｌ組成を結晶成長方向に１から０．０２に連続的に減少させるときの実施形態を説明する。
まず、ＴＭＧガスを流さずＴＭＡの割合を１００％として、ＡｌＮ層（高Ａｌ含有層）を形成する。その後、ＴＭＡガス流量を変化させずに、ＴＭＧガスを流し始め、ＴＭＧガスの流量を０ｓｃｃｍから、理論上、Ａｌ組成が０．０２（Ｇａ組成が０．９８）となるＴＭＧ流量まで一定時間の間に流量を連続的に増加させることで、Ａｌ組成を結晶成長方向に１から０．０２に連続的に減少するＡｌＧａＮ組成傾斜層（低Ａｌ含有層）を形成する（Ａｌの平均組成は０．５１である）。ここで、「理論上、Ａｌ組成が０．０２となるＴＭＧ流量」とは、使用する装置の結晶成長条件下において、所定のＴＭＡ流量およびＴＭＧ流量を流すことで、所定のＡｌ組成となることが、実験的に予め確認される流量のことである。この際、ＳＩＭＳによるＡｌ組成の定量分析を可能とする十分な厚みの層を形成して、ＴＭＡ流量およびＴＭＧ流量を確認すればよい。なお、組成傾斜層を形成するにあたってＴＭＡガス流量は必ずしも一定である必要はなく、目的とするＡｌ組成にあわせて変化させても構わない。これを繰り返して、第１積層体２２１として、高Ａｌ含有層と低Ａｌ含有層とが交互に積層された積層体（５層のＡｌＮ層および４層のＡｌＧａＮ組成傾斜層）を形成する。ここで、低Ａｌ含有層の厚み（第１の厚み）は、エピタキシャル成長時間が等ければ、全て等しい。次に第２積層体２２２としてのＡｌＧａＮ組成傾斜層およびＡｌＮ層の形成が行われる。第1積層体のときよりもＴＭＧ流量の時間当たりの流量増加率を減らし、これに対応してＴＭＧ流量の時間当たりの流量増加率を増加させながら、Ａｌ組成を０．０２まで減少させることで、第１積層体よりも厚いＡｌＧａＮ組成傾斜層（低Ａｌ含有層）を形成する。その後、ＴＭＧ流量を０として、ＡｌＮ層（高Ａｌ含有層）を形成する。例えば、第２積層体２２２の形成にあたり、ＴＭＧ流量を増加させる間のエピタキシャル成長時間を第１積層体の２倍とした場合、第２積層体２２２における低Ａｌ含有層２２２Ｂの膜厚（第２の厚み）は、第１積層体２２１における低Ａｌ含有層２２１Ｂの膜厚（第１の厚み）の２倍となる。さらに、第３積層体２２３として、第２積層体のときよりもＴＭＧ流量の時間当たりの流量増加率をさらに減らし、これに対応してＴＭＧ流量の時間当たりの流量増加率を増加させながらＡｌ組成を０．０２まで減少させることで、第２積層体よりも厚いＡｌＧａＮ組成傾斜層（低Ａｌ含有層）を形成する。その後、ＴＭＧ流量を０として、ＡｌＮ層（高Ａｌ含有層）を形成する。例えば、第３積層体２２３でのＴＭＧ流量を増加させる間のエピタキシャル成長時間を第１積層体２２１の３倍とした場合、第３積層体２２３における低Ａｌ含有層２２３Ｂの膜厚（第３の厚み）は、第１積層体２２１における低Ａｌ含有層２１Ｂの膜厚（第１の厚み）の３倍となる。なお、図５および図６を用いて説明した、組成矩形層および組成傾斜層の形成にあたり、ＴＭＡおよびＴＭＧに対するアンモニアのV／III比は適宜定めればよい。
なお、エピタキシャル成長後のＡｌ組成や膜厚の評価は、光学反射率法、ＴＥＭ−ＥＤＳ、フォトルミネッセンスなど既知の手法を用いることができる。なお、超格子構造の数ｎｍ〜数十ｎｍの膜厚については、ＴＥＭ測定結果による値を用いることとする。なお、ＴＥＭとＳＩＭＳ分析はＥＡＧ（Evans Analytical Group）に依頼した。
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
（試行例１）
サファイア基板（厚さ：４３０μｍ）上にアンドープのＡｌＮ層（厚さ：６００ｎｍ、ＸＲＣ（; X-ray Rocking Curve）によるＡｌＮ(１０２)面の半値幅：２４２秒）を形成したＡｌＮテンプレート基板を用意した。このＡｌＮテンプレート基板上に、ＭＯＣＶＤ法を用いて、圧力１０ｋＰａ、温度１１５０℃にてＴＭＡ：１１．５ｓｃｃｍ、ＮＨ３：５７５ｓｃｃｍを流して厚さ２１．６ｎｍのアンドープのＡｌＮ層を形成したのち、ＴＭＡ：１１．５ｓｃｃｍ、ＮＨ３：５７５ｓｃｃｍ、ＳｉＨ４：５０ｓｃｃｍを流して不純物濃度２．０×１０１９／ｃｍ３のＳｉがドープされた厚さ５．４ｎｍのＳｉドープのＡｌＮバッファ層を形成した。すなわち、ＡｌＮテンプレート基板上に、アンドープのＡｌＮ層と、ＳｉドープされたＡｌＮバッファ層が形成されている。すなわち、ＡｌＮテンプレート基板上の、アンドープのＡｌＮ層とＳｉドープされたＡｌＮバッファ層の層厚の和は２７ｎｍであるうち、Ｓｉがドープされた厚さは５．４ｎｍである。次に、ＳｉドープされたＡｌＮバッファ層上に、超格子積層体を構成する第１積層体、第２積層体および第３積層体を順次エピタキシャル成長させた。
第１積層体では、高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）として膜厚８ｎｍの組成一定のＡｌＮ層（平均組成ｘ＝１）を用いた。この高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）の形成にあたり、ＴＭＡ：１１．５ｓｃｃｍ、ＮＨ３：５７５ｓｃｃｍを３００秒間流した。また、低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）として、膜厚１ｎｍ、平均組成ｙ＝０．５１の組成傾斜層を用いた。この低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）の形成にあたり、ＴＭＡ：１１．５ｓｃｃｍ、ＮＨ３：５７５ｓｃｃｍを流しつつ、ＴＭＧの流量を１０秒のエピタキシャル成長時間の間に、０ｓｃｃｍから４５ｓｃｃｍまで一定割合で増加させた。低Ａｌ含有層は理論上、結晶成長方向に沿ってＡｌ組成が１〜０．０２まで連続的に減少していると考えられる。第１積層体では、ＡｌＮバッファ層の上に高Ａｌ含有層から形成し、その後、低Ａｌ含有層と高Ａｌ含有層とを交互に４組積層した。最初の高Ａｌ含有層を０．５組として数えて４．５組となる。第１積層体に続く第２積層体の形成にあたり、ＴＭＧの流量を、２０秒のエピタキシャル成長時間の間に０ｓｃｃｍから４５ｓｃｃｍまで一定割合で増加させた以外は第１積層体と同様にして、低Ａｌ含有層（膜厚２ｎｍ，平均組成ｙ＝０．５１の組成傾斜層）および高Ａｌ含有層（膜厚８ｎｍ，平均組成ｘ＝１）を順次形成した。さらに、第２積層体に続く第３積層体として、ＴＭＧの流量を、３０秒のエピタキシャル成長時間の間に０ｓｃｃｍから４５ｓｃｃｍまで一定割合で増加させた以外は第１積層体と同様にして、低Ａｌ含有層（膜厚３ｎｍ，平均組成ｙ＝０．５１の組成傾斜層）および高Ａｌ含有層（膜厚８ｎｍ，平均組成ｘ＝１）を順次形成した。すなわち、本試行例においては第１積層体が４．５組、第２積層体が１組、第３積層体が１組で超格子積層体の積層組数は計６．５組であり、ｎ＝６である。
その後、超格子積層体上に、さらに接続層としてのアンドープのＡｌＧａＮ層（Ａｌ含有率：０．７、厚さ：２４００ｎｍ）およびｎ型コンタクト層としてのｎ型ＡｌＧａＮ層（Ａｌ含有率：０．６、厚さ：１２００ｎｍ）を順次エピタキシャル成長させて、実施例１にかかるIII族窒化物半導体エピタキシャル基板を作製した。
このIII族窒化物半導体エピタキシャル基板に対して、さらに、ｎ型クラッド層としてのｎ型ＡｌＧａＮ層（Ａｌ含有率：６１％、膜厚：１２００ｎｍ、ドーパント：Ｓｉ）、活性層（ＡｌＧａＮ系ＭＱＷ層、膜厚：７４ｎｍ、井戸層のＡｌ含有率：４１％）、ｐ型クラッド層としてのｐ型ＡｌＧａＮ層（Ａｌ含有率：７５％、膜厚：２０ｎｍ、ドーパント：Ｍｇ）、ｐ型ＧａＮコンタクト層（膜厚：３５ｎｍ、ドーパント：Ｍｇ）を順次エピタキシャル成長させて、試行例１のIII族窒化物エピタキシャル基板を用いたフリップチップ型構造のIII族窒化物半導体発光素子を作製した。実施例１にかかるIII族窒化物半導体発光素子を、かように作製した。なお、このIII族窒化物半導体発光素子を作製するにあたり、ドライエッチング法によりｎ型コンタクト層の一部を露出させ、この露出させたｎ型コンタクト層およびｐ型コンタクト層の上に、ｎ側電極およびｐ側電極をそれぞれ配置している。
なお、上記各層の成長方法としては、原料としてＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、アンモニアを用いたＭＯＣＶＤ法を用いた。キャリアガスとしては、窒素・水素を用いた。また、ＳｉドープにはＳｉＨ４（モノシラン）を用いた。各層の成長条件は、いずれも圧力１０ｋＰａ、温度１１５０℃とした。また、ＴＭＡとＴＭＧとの供給比率を、図５および図６を用いて既述したように制御することで、各層ごとのＡｌ組成比を制御した。
以下の試行例２〜７では、ＡｌＮテンプレート基板上の、アンドープのＡｌＮ層とＳｉドープされたＡｌＮバッファ層の層厚の和は２７ｎｍであり、この層厚の和を一定としつつ、ＳｉドープされるＡｌＮ層の厚さおよびＳｉ濃度を変化させる試験を行うものである。
（試行例２）
ＳｉドープＡｌＮバッファ層のＳｉ濃度を４．０×１０１９／ｃｍ３に変えた以外は、試行例１と同様の方法により、実施例２にかかるIII族窒化物半導体エピタキシャル基板およびIII族窒化物半導体発光素子を作製した。
（試行例３）
ＳｉドープＡｌＮバッファ層のＳｉ濃度を１．２×１０１９／ｃｍ３に変えた以外は、試行例１と同様の方法により、比較例１にかかるIII族窒化物半導体エピタキシャル基板およびIII族窒化物半導体発光素子を作製した。
（試行例４）
アンドープのＡｌＮ層を１８．９ｎｍとし、ＳｉドープＡｌＮバッファ層の膜厚を８．１ｎｍに変えた以外は、試行例２と同様の方法により、実施例３にかかるIII族窒化物半導体エピタキシャル基板およびIII族窒化物半導体発光素子を作製した。
（試行例５）
アンドープのＡｌＮ層を１４．３ｎｍとし、ＳｉドープＡｌＮバッファ層の膜厚を２．７ｎｍに変えた以外は、試行例２と同様の方法により、比較例２にかかるIII族窒化物半導体エピタキシャル基板およびIII族窒化物半導体発光素子を作製した。
（試行例６）
アンドープのＡｌＮ層を形成せず、ＳｉドープＡｌＮバッファ層の膜厚を２７ｎｍに変えた以外は、試行例１と同様の方法により、比較例３にかかるIII族窒化物半導体エピタキシャル基板を作製した。
（試行例７）
アンドープのＡｌＮ層を形成せず、ＳｉドープＡｌＮバッファ層の膜厚を２７ｎｍに変えた以外は、試行例３と同様の方法により、比較例４にかかるIII族窒化物半導体エピタキシャル基板およびIII族窒化物半導体発光素子を作製した。
以上の試行例１〜７にかかるIII族窒化物半導体エピタキシャル基板の、基板形成条件を表１にまとめて表記した。
（評価１：表面平坦性）
各試行例のIII族窒化物半導体エピタキシャル基板について、金属顕微鏡装置（Nikon社製）を用い、ｎ型コンタクト層表面の表面写真を取得し、表面凹凸の有無を判定した。表面凹凸がなければ、III族窒化物半導体エピタキシャル基板の表面平坦性が優れていることを意味する。結果を表１に示す。なお、表１中、表面凹凸があったものを×とし、表面凹凸がなかったものを○と評価している。
（評価２：基板の反りの測定）
各試行例のIII族窒化物半導体エピタキシャル基板について、光学干渉方式による反り測定装置（Ｎｉｄｅｋ社製、ＦＴ−９００）を用いて、超格子積層体上の、中間層およびｎ型コンタクト層の形成後の基板の反り量をＳＥＭＩ規格に準じて測定した。結果を表１に示す。本発明における「反り量」は、ＳＥＭＩ Ｍ１−０３０２に準じて測定したものを意味するものとする。すなわち、非強制状態で測定を行い、反り量は非吸着での全測定点データの最大値と最小値との差の値である。図７に示すように、基準面を最小二乗法により求められた仮想平面とすると、反り量（ＳＯＲＩ）は最大値Ａと最小値Ｂの絶対値の和で示される。なお、従来公知のIII族窒化物半導体エピタキシャル基板は１４０μｍ程度である。そこで、反り量が１００μｍ未満の試行例を○と評価し、１００μｍ以上である試行例を×と評価した。
（評価３：クラック）
各試行例のIII族窒化物半導体発光素子について、金属顕微鏡（Ｎｉｋｏｎ社製）を用い、素子表面の表面写真を取得し、表面凹凸の有無に加えて、クラック発生の有無を判定した。結果を表１に示す。なお、表１中、クラックの発生について、下記のとおり評価した。
◎：クラックの発生が表面写真では確認できない。
○：クラックの発生が表面写真では一部確認できるが、実用上許容できる。
×：クラックが明確に発生しており、許容できない。
ここで、基板外周から５ｍｍ以内にあるクラック、および、基板外周から５ｍｍより内側にあるクラックであって直線の本数が５本以内である場合に、実用上許容できるクラックと判定する。
クラック発生についてより詳細に説明するために、代表例として、試行例１（実施例１）および試行例６（比較例３）にかかるIII族窒化物半導体発光素子の、逆格子空間マッピングを測定した結果を図８および図９にそれぞれ示す。なお、逆格子空間マッピング測定は次のように行った。１０°の開口角と、０．００６°の角度分解能を持った１次元検出器を用い、ωステージを指定角度に動かし、１次元検出器で２θのピーク強度分布を１０°幅で測定する。次に、ωステージを０．１°動かして、１次元検出器で、再び２θのピーク強度分布を１０°幅で測定する。これを繰り返すことでマッピングデータを得た。なお、ωの測定角度範囲は、３１．５°〜３５．７°を０．０１°間隔で行い、２θの測定角度範囲は、１０４．５°〜１１１．５°で行った。ここで、図８および図９において、「１」の目印をつけた部分がＡｌＮのピークを示し、「２」の目印をつけた部分がアンドープのＡｌＧａＮ層（接続層）のピークを示し、「３」の目印をつけた部分がｎ型ＡｌＧａＮ層（ｎ型クラッド層）のピークを示す。なお、ＧａＮ組成のピークは「９」の目印をつけた部位に現れる。なお、図８，図９には、ＡｌＮのａ軸にコヒーレントなラインおよび、ＡｌＮとＧａＮとのピークに相当する部位を直線で結んだ理想的なＡｌＧａＮのラインを加えている。
試行例１（実施例１）にかかるIII族窒化物半導体発光素子では、図８に示されるように、格子定数が回復して、ｎ型ＡｌＧａＮ層（「３」の部位）のピークがＡｌＧａＮのラインに近づき、引っ張り歪み量が低減する結果、ｎ型ＡｌＧａＮ層（ｎ型クラッド層）でのクラック発生が抑制されると考えられる。一方、図９からわかるように、試行例６（比較例３）にかかるIII族窒化物半導体発光素子では、ｎ型ＡｌＧａＮ層（「３」の部位）のピークがＡｌＧａＮのラインから大きく外れる。このことは、ａ軸が伸び、ｃ軸が縮むために、引っ張り歪み量が増加したからだと考えられ、ｎ型クラッド層でのクラック発生の原因となる。
（評価４：ＥＬスペクトル形状）
各試行例のIII族窒化物半導体発光素子について、結晶成長面をダイヤペンで罫書き、ｎ型クラッド層（ｎ型ＡｌＧａＮ層）を露出させた点と、この露出させた点から１．５ｍｍ離れた点とに、ドット状のインジウムを物理的に押圧して２点を成形した。そして、この２点をそれぞれｎ型およびｐ型電極とする簡易的な窒化物半導体素子を作製した。この発光素子の電極にプローバーを接触させ、直流電流１０ｍＡを通電した後の光出力を基板の裏面より射出させ、光ファイバを通じてマルチ・チャンネル型分光器へ導光し、ＥＬスペクトルを測定した。結果を表１に示す。表１中、ＥＬスペクトルにおける発光ピークが、活性層（発光層）の組成から想定されるピーク波長に位置するピーク（凸部）が１つであり、他の波長にピークがあったとしても発光強度が弱く、無視できるほどであったものを「シングル」と表記する。また、発光ピークのスペクトルにおいて、活性層（発光層）の組成から想定されるピーク波長に位置するピークと、そのピーク波長から１０ｎｍ以上離れた波長に位置にし、かつ発光強度が無視できない程度（例えば想定されるピーク波長の強度の１／３以上）のピークとの２つが現れたものを「ダブル」と表記する。ここで、試行例１（実施例１），試行例５（比較例２）にかかるIII族窒化物半導体発光素子のＥＬスペクトルを、代表例として図１０，図１１にそれぞれ示す。試行例１（実施例１）ではＥＬスペクトルがシングルであり、図１０に示すように、活性層の組成から想定されるピーク波長２８５ｎｍにピークが１つ現れた。一方、試行例５（比較例２）ではＥＬスペクトルがダブルであり、図１１に示すように、波長２８５ｎｍのピークの他に、長波長側に波長３３９ｎｍのピークが現れた。なお、発光強度については、図１０および図１１から明らかなように、シングルの方がダブルの場合よりも強度が優れる。
本発明条件を満足する試行例１，２，４（すなわち、実施例１〜３）にかかるIII族窒化物半導体エピタキシャル基板はいずれも、優れた表面平坦性を有していた。また、III族窒化物半導体発光素子のクラックの発生を抑制でき、かつ、ＥＬスペクトル形状もシングルを示していた。さらに、試行例１，２，４にかかるIII族窒化物半導体エピタキシャル基板は、従来公知のIII族窒化物半導体エピタキシャル基板に比べて、低減した反り量を示していた。
一方、本発明条件を少なくとも１つ以上満足しない試行例３，５〜７（すなわち、比較例１〜４）にかかるIII族窒化物半導体エピタキシャル基板およびIII族窒化物半導体発光素子は、表面平坦性、反り、クラックまたはＥＬスペクトルのうち、少なくとも１つ以上の条件を満足することができなかった。
これらの結果から、以下のことがわかった。
ＳｉドープＡｌＮ層のＳｉ濃度のみが異なる試行例１〜３を比較すると、Ｓｉ濃度が２．０×１０１９／ｃｍ３未満であると、ＥＬスペクトルのピークがダブルになっていた。また、試行例１〜３とは厚みは異なるが、やはりＳｉドープＡｌＮ層のＳｉ濃度のみが異なる試行例６，７を比較しても、Ｓｉ濃度が２．０×１０１９／ｃｍ３未満であると、ＥＬスペクトルのピークがダブルになっていた。したがって、Ｓｉ濃度が２．０×１０１９／ｃｍ３未満であると、ＥＬスペクトルのピークがダブルになってしまう傾向にあることがわかる。
また、ＳｉドープＡｌＮ層の厚みのみが異なる試行例２，４，５を比較すると、優れた表面平坦性を実現するためには、ＳｉドープＡｌＮ層の厚みは４ｎｍ以上であることが必要であることがわかる。さらに、ＳｉドープＡｌＮ層の厚みのみが異なる試行例１，６を比較すると、クラックの発生を抑制するためには、ＳｉドープＡｌＮ層の厚みは４ｎｍ以上１０ｎｍ以下であることが必要であることがわかる。
本発明によれば、クラック発生やＥＬスペクトル形状がダブルピークとなる問題を抑制しつつ、表面平坦性がより優れたIII族窒化物半導体エピタキシャル基板およびこれを用いたIII族窒化物半導体発光素子ならびにこれらの製造方法を提供することができる。
１００，２００ III族窒化物半導体エピタキシャル基板
１１２，２１２ 基板（少なくとも表面部分がＡｌＮからなる基板）
１１４，２１４ アンドープＡｌＮ層
１１６，２１６ ＳｉドープＡｌＮバッファ層
１２０，２２０ 超格子積層体
１２０Ａ 第１Ａｌ含有層
１２０Ｂ 第２Ａｌ含有層
１３０ 素子形成層
１３１ 接続層
１３２ ｎ型コンタクト層
１３３ ｎ型クラッド層
１３４ 多重量子井戸層（ＭＱＷ層）
１３５ ｐ型クラッド層
１３６ ｐ型コンタクト層
１４１ ｎ側電極
１４２ ｐ側電極
１５０ III族窒化物半導体発光素子
２２１ 第１積層体
２２１Ａ 高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）
２２１Ｂ 低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）
２２２ 第２積層体
２２２Ａ 高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）
２２２Ｂ 低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）
２２３ 第３積層体
２２３Ａ 高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）
２２３Ｂ 低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）

Claims (9)

  1. 少なくとも表面部分がＡｌＮからなる基板と、
    該基板上に形成されるアンドープＡｌＮ層と、
    該アンドープＡｌＮ層上に形成されるＳｉドープＡｌＮバッファ層と、
    該ＳｉドープＡｌＮバッファ層上に形成される超格子積層体と、を有するIII族窒化物半導体エピタキシャル基板において、
    前記ＳｉドープＡｌＮバッファ層は、２．０×１０１９／ｃｍ３以上のＳｉ濃度を有し、かつ、厚みが４〜１０ｎｍであることを特徴とするIII族窒化物半導体エピタキシャル基板。
  2. 前記超格子積層体は、前記ＳｉドープＡｌＮバッファ層上に、結晶成長方向の平均組成ｘが０．９＜ｘ≦１からなる高Ａｌ含有層（ＡｌｘＧａ１−ｘＮ）を積層し、さらに結晶成長方向の平均組成ｙが０＜ｙ＜ｘからなる低Ａｌ含有層（ＡｌｙＧａ１−ｙＮ）と前記高Ａｌ含有層と結晶成長方向結晶成長方向を交互にｎ組（但し、ｎは４≦ｎ≦１０を満たす整数である）積層してなり、
    前記ＳｉドープＡｌＮバッファ層側から数えて１番目から（ｎ−２）番目までの前記低Ａｌ含有層が、第１の厚みを有し、（ｎ−１）番目の前記低Ａｌ含有層が、前記第１の厚みよりも厚い第２の厚みを有し、ｎ番目の前記低Ａｌ含有層が、前記第２の厚み以上の第３の厚みを有する請求項１に記載のIII族窒化物半導体エピタキシャル基板。
  3. 前記低Ａｌ含有層は、Ａｌ組成が結晶成長方向に沿って減少する組成傾斜層である請求項２に記載のIII族窒化物半導体エピタキシャル基板。
  4. 前記高Ａｌ含有層は、ＡｌＮ層（ｘ＝１）である請求項２または３に記載のIII族窒化物半導体エピタキシャル基板。
  5. 前記第３の厚みは、前記第２の厚みよりも厚い請求項２〜４いずれか１項に記載のIII族窒化物半導体エピタキシャル基板。
  6. 前記高Ａｌ含有層は、等しい厚みを有する請求項２〜５いずれか１項に記載のIII族窒化物半導体エピタキシャル基板。
  7. 請求項１〜６いずれか１項に記載のIII族窒化物半導体エピタキシャル基板と、該基板上にｎ型クラッド層と、活性層と、ｐ型クラッド層とをこの順に有するIII族窒化物半導体発光素子。
  8. 少なくとも表面部分がＡｌＮからなる基板上にアンドープＡｌＮ層を形成する工程と、
    該アンドープＡｌＮ層上にＳｉドープＡｌＮバッファ層を形成する工程と、
    該ＳｉドープＡｌＮバッファ層上に超格子積層体を形成する工程と、とを有するIII族窒化物半導体エピタキシャル基板の製造方法において、
    前記ＳｉドープＡｌＮバッファ層を形成する工程では、２．０×１０１９／ｃｍ３以上のＳｉ濃度となるようにＳｉドープし、かつ、前記ＳｉドープＡｌＮバッファ層の厚みを４〜１０ｎｍとすることを特徴とするIII族窒化物半導体エピタキシャル基板の製造方法。
  9. 請求項８に記載のIII族窒化物半導体エピタキシャル基板上に、さらにｎ型クラッド層と、活性層と、ｐ型クラッド層とを順次形成する工程とを有するIII族窒化物半導体発光素子の製造方法。
JP2013166377A 2013-08-09 2013-08-09 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法 Active JP5698321B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013166377A JP5698321B2 (ja) 2013-08-09 2013-08-09 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法
US14/904,207 US9543469B2 (en) 2013-08-09 2014-08-06 III nitride semiconductor epitaxial substrate and III nitride semiconductor light emitting device, and methods of producing the same
PCT/JP2014/071351 WO2015020233A1 (ja) 2013-08-09 2014-08-06 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法
CN201480044414.2A CN105493241B (zh) 2013-08-09 2014-08-06 第iii族氮化物半导体外延基板和第iii族氮化物半导体发光元件以及它们的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013166377A JP5698321B2 (ja) 2013-08-09 2013-08-09 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015008121A Division JP6033342B2 (ja) 2015-01-19 2015-01-19 Ｉｉｉ族窒化物半導体発光素子およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015035536A true JP2015035536A (ja) 2015-02-19
JP5698321B2 JP5698321B2 (ja) 2015-04-08

Family

ID=52461552

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013166377A Active JP5698321B2 (ja) 2013-08-09 2013-08-09 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法

Country Status (4)

Country Link
US (1) US9543469B2 (ja)
JP (1) JP5698321B2 (ja)
CN (1) CN105493241B (ja)
WO (1) WO2015020233A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016137220A1 (ko) * 2015-02-25 2016-09-01 엘지이노텍 주식회사 발광 소자 및 이를 구비한 라이트 유닛
JP2018022883A (ja) * 2016-07-08 2018-02-08 ボルブ インク． 高度にドープされた歪み管理中間層を有する紫外線発光デバイス
JPWO2017188324A1 (ja) * 2016-04-27 2019-02-28 スタンレー電気株式会社 Ｉｉｉ族窒化物積層体、およびｉｉｉ族窒化物発光素子
JP2020136595A (ja) * 2019-02-25 2020-08-31 日本電信電話株式会社 半導体装置
JP2021166308A (ja) * 2019-04-16 2021-10-14 日機装株式会社 窒化物半導体発光素子の製造方法
JP2021170668A (ja) * 2017-10-27 2021-10-28 日機装株式会社 窒化物半導体発光素子及び窒化物半導体発光素子の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5698321B2 (ja) * 2013-08-09 2015-04-08 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法
TWI577046B (zh) * 2014-12-23 2017-04-01 錼創科技股份有限公司 半導體發光元件及其製作方法
CN105374912B (zh) * 2015-10-28 2017-11-21 厦门市三安光电科技有限公司 发光二极管及其制作方法
JP6653750B2 (ja) * 2016-02-26 2020-02-26 サンケン電気株式会社 半導体基体及び半導体装置
JP6268229B2 (ja) * 2016-06-27 2018-01-24 株式会社サイオクス 窒化物半導体積層物、窒化物半導体積層物の製造方法、半導体積層物の製造方法、および半導体積層物の検査方法
CN111527587B (zh) * 2017-12-19 2023-11-21 胜高股份有限公司 第iii族氮化物半导体基板的制备方法
CN109638121B (zh) * 2018-12-19 2020-01-31 湘能华磊光电股份有限公司 4英寸led外延生长方法
CN112242460A (zh) * 2020-09-29 2021-01-19 苏州紫灿科技有限公司 一种具有Si掺杂插入层的AlN复合薄膜及其外延生长方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008539587A (ja) * 2005-04-29 2008-11-13 クリー インコーポレイテッド ２元のｉｉｉ族窒化物をベースとする高電子移動度トランジスタおよびその製造方法
WO2011102045A1 (ja) * 2010-02-16 2011-08-25 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP2011205053A (ja) * 2009-08-24 2011-10-13 Dowa Electronics Materials Co Ltd 窒化物半導体素子およびその製造方法
JP2012089871A (ja) * 2001-12-03 2012-05-10 Cree Inc へテロ接合トランジスタ及びその製造方法
EP2615650A2 (en) * 2012-01-13 2013-07-17 DOWA Electronics Materials Co., Ltd. III-nitride epitaxial substrate and deep ultraviolet light emiting device using the same
WO2013125126A1 (ja) * 2012-02-23 2013-08-29 日本碍子株式会社 半導体素子および半導体素子の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047764A (ja) 2002-07-12 2004-02-12 Hitachi Cable Ltd 窒化物半導体の製造方法および半導体ウェハならびに半導体デバイス
WO2008020599A1 (en) * 2006-08-18 2008-02-21 Showa Denko K.K. Method for manufacturing group iii nitride compound semiconductor light-emitting device, group iii nitride compound semiconductor light-emitting device, and lamp
CN102017082B (zh) * 2008-03-13 2013-03-20 昭和电工株式会社 Ⅲ族氮化物半导体元件及其制造方法、ⅲ族氮化物半导体发光元件及其制造方法和灯
TWI413279B (zh) * 2008-06-20 2013-10-21 Toyoda Gosei Kk Iii族氮化物半導體發光元件及其製造方法、以及燈
KR20140010587A (ko) * 2012-07-13 2014-01-27 삼성전자주식회사 도핑된 버퍼층을 포함하는 반도체 발광 소자 및 그 제조 방법
JP5698321B2 (ja) * 2013-08-09 2015-04-08 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089871A (ja) * 2001-12-03 2012-05-10 Cree Inc へテロ接合トランジスタ及びその製造方法
JP2008539587A (ja) * 2005-04-29 2008-11-13 クリー インコーポレイテッド ２元のｉｉｉ族窒化物をベースとする高電子移動度トランジスタおよびその製造方法
JP2011205053A (ja) * 2009-08-24 2011-10-13 Dowa Electronics Materials Co Ltd 窒化物半導体素子およびその製造方法
WO2011102045A1 (ja) * 2010-02-16 2011-08-25 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
EP2615650A2 (en) * 2012-01-13 2013-07-17 DOWA Electronics Materials Co., Ltd. III-nitride epitaxial substrate and deep ultraviolet light emiting device using the same
WO2013125126A1 (ja) * 2012-02-23 2013-08-29 日本碍子株式会社 半導体素子および半導体素子の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016137220A1 (ko) * 2015-02-25 2016-09-01 엘지이노텍 주식회사 발광 소자 및 이를 구비한 라이트 유닛
US10381509B2 (en) 2015-02-25 2019-08-13 Lg Innotek Co., Ltd. Light emitting device and light unit having same
JPWO2017188324A1 (ja) * 2016-04-27 2019-02-28 スタンレー電気株式会社 Ｉｉｉ族窒化物積層体、およびｉｉｉ族窒化物発光素子
JP2018022883A (ja) * 2016-07-08 2018-02-08 ボルブ インク． 高度にドープされた歪み管理中間層を有する紫外線発光デバイス
JP2021170668A (ja) * 2017-10-27 2021-10-28 日機装株式会社 窒化物半導体発光素子及び窒化物半導体発光素子の製造方法
JP7216776B2 (ja) 2017-10-27 2023-02-01 日機装株式会社 窒化物半導体発光素子及び窒化物半導体発光素子の製造方法
JP2020136595A (ja) * 2019-02-25 2020-08-31 日本電信電話株式会社 半導体装置
JP7338166B2 (ja) 2019-02-25 2023-09-05 日本電信電話株式会社 半導体装置
JP2021166308A (ja) * 2019-04-16 2021-10-14 日機装株式会社 窒化物半導体発光素子の製造方法

Also Published As

Publication number Publication date
JP5698321B2 (ja) 2015-04-08
CN105493241B (zh) 2017-10-24
US9543469B2 (en) 2017-01-10
WO2015020233A1 (ja) 2015-02-12
CN105493241A (zh) 2016-04-13
US20160172534A1 (en) 2016-06-16

Similar Documents

Publication Publication Date Title
JP5698321B2 (ja) Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法
JP5514920B2 (ja) Ｉｉｉ族窒化物エピタキシャル基板および該基板を用いた深紫外発光素子
JP5521068B1 (ja) Ｉｉｉ族窒化物半導体発光素子
JP5853921B2 (ja) Ｉｉｉ族窒化物半導体発光素子およびその製造方法
CN109075226B (zh) Iii族氮化物层叠体及iii族氮化物发光元件
US8759851B2 (en) Nitride semiconductor device, nitride semiconductor wafer and method for manufacturing nitride semiconductor layer
JP5383880B1 (ja) 窒化物半導体層の製造方法及び半導体発光素子の製造方法
JP6302254B2 (ja) 窒化物半導体素子、窒化物半導体ウェーハ、及び、窒化物半導体素子の製造方法
JP6226627B2 (ja) Ｉｉｉ族窒化物半導体エピタキシャル基板およびその製造方法
JP2013014450A (ja) 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス
JP6033342B2 (ja) Ｉｉｉ族窒化物半導体発光素子およびその製造方法
EP2525417A2 (en) Nitride semiconductor device, nitride semiconductor wafer and method for manufacturing nitride semiconductor layer
JP5865271B2 (ja) 結晶積層構造体及び発光素子
JP2004048076A (ja) 半導体素子およびその製造方法
JP2008034754A (ja) 発光素子
JP5175967B1 (ja) 半導体発光素子及び半導体ウェーハ
US11955581B2 (en) Group III nitride semiconductor device and production method therefor
JP7205474B2 (ja) テンプレート基板、電子デバイス，発光デバイス，テンプレート基板の製造方法および電子デバイスの製造方法
JP6071044B2 (ja) 半導体発光素子及びその製造方法
JP2013084957A (ja) 半導体発光素子
KR20120128088A (ko) 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법
JP5340351B2 (ja) 窒化物半導体装置
JP2014146684A (ja) 半導体発光素子及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150212

R150 Certificate of patent or registration of utility model

Ref document number: 5698321

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250