CN104137226B - 适用于具有异质衬底的iii族氮化物器件的缓冲层结构 - Google Patents

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Abstract

本公开内容的实施例包括适用于具有异质衬底的III‑N器件的缓冲结构。缓冲结构可以包括具有第一铝组分的第一缓冲层以及形成在第一缓冲层上的第二缓冲层，第二缓冲层具有第二铝组分。缓冲结构进一步包括在第二界面处形成在第二缓冲层上的第三缓冲层，第三缓冲层具有第三铝组分。第一铝组分在第一缓冲层中朝向界面降低且第二铝组分贯穿第二缓冲层大于界面处的第一铝组分。

Description

适用于具有异质衬底的III族氮化物器件的缓冲层结构
背景技术
由于用于III族氮化物(III-N)半导体的大的同质衬底还不能广泛应用，因此当前通过在合适的非III-N衬底上进行异质外延而生长诸如GaN及其合金的III-N膜。典型地，膜生长在蓝宝石(Al2O3)、碳化硅(SiC)或硅衬底上。硅衬底由于它们的低成本、广泛实用性、大的晶片尺寸、热学特性以及与硅基电子器件的集成裕度而显露出作为用于III-N层的候选的特别有吸引力的衬底。但是，由于硅和III-N材料之间的大晶格失配以及热膨胀系数失配，因此在直接沉积在硅衬底上的III-N外延层中通常会存在净拉伸应力。
这种失配会致使层破裂，并且因此无裂缝并展现出优良结构质量的厚的III-N层难以生长在硅衬底上。例如，会限制在没有持续的实质缺陷的情况下生长的III-N层的最大厚度。如果III-N层生长得太厚，则在冷却时在层中发展的拉伸应力变得严重，这可能造成层的破裂。在采用III-N异质外延层的多种应用中，有必要使质量好的非常厚的III-N层生长在异质衬底上。
技术领域
公开的技术涉及用于生长在异质衬底上的III族氮化物器件中的应力管理的缓冲层设计。
发明内容
在一个方面中，说明了一种形成III-N层结构的方法。该方法包括在第一材料层上形成具有第一铝组分的第一III-N缓冲层，其中第一III-N缓冲层具有相邻于第一材料层的第一侧以及与第一侧相反的第二侧。该方法进一步包括在第一III-N缓冲层的第二侧上形成第二III-N缓冲层，其中第二III-N缓冲层具有第二铝组分且具有大于15纳米的厚度。第一铝组分贯穿第一III-N缓冲层基本上恒定或从第一侧向第二侧降低，并且第二铝组分贯穿第二III-N缓冲层大于第一III-N缓冲层的第二侧处的第一铝组分。
在另一方面中，说明了一种形成III-N层结构的方法。该方法包括在第一材料层上形成具有第一铝组分的第一III-N缓冲层，其中第一III-N缓冲层具有相邻于第一材料层的第一侧以及与第一侧相反的第二侧。该方法进一步包括在第一III-N缓冲层的第二侧上形成第二III-N缓冲层，其中第二III-N缓冲层具有第二铝组分并具有大于15微米的厚度。第一铝组分不从第一侧向第二侧增加，并且第二铝组分贯穿第二III-N缓冲层大于第一III-N缓冲层的第二侧处的第一铝组分。
本文说明的方法可以包括下述步骤或特征中的一个或多个。第一材料层可以是衬底。可以去除该衬底以暴露III-N层结构的表面。第二III-N缓冲层可以具有大于30纳米或大于100纳米的厚度。可以形成第三III-N缓冲层，其中第二III-N缓冲层位于第一III-N缓冲层和第三III-N缓冲层之间。形成第一、第二或第三III-N缓冲层可以包括利用从由铁(Fe)、镁(Mg)和碳(C)构成的组选择的至少一种元素来分别掺杂第一、第二或第三III-N缓冲层。第三III-N缓冲层可以不含铝或可以具有第三铝组分，其中第二铝组分贯穿第二III-N缓冲层是均一的，并且第三铝组分贯穿第三III-N缓冲层低于第二铝组分。第三III-N缓冲层可以不含铝或可以具有第三铝组分，其中第二铝组分贯穿第二III-N缓冲层是不均一的，并且第三铝组分贯穿第三III-N缓冲层低于第二铝组分的最低值。第三III-N缓冲层可以具有相邻于第二III-N缓冲层的第一侧以及与第一侧相反的第二侧，其中第三铝组分是恒定的或从第三III-N缓冲层的第一侧向第三III-N缓冲层的第二侧降低。第三铝组分可以贯穿第三III-N缓冲层为零。
有源器件层可以形成在第三III-N缓冲层上，有源器件层包括III-N半导体材料或由III-N半导体材料形成。III-N层结构可以进一步包括在有源器件层中的电子半导体器件的导电沟道，并且导电沟道与第三III-N缓冲层隔开至少20纳米。该方法可以进一步包括形成电子半导体器件的电极，其中该电极电连接到导电沟道。具有第四铝组分的第四III-N缓冲层可以形成在第三III-N缓冲层的一侧上，其中第三III-N缓冲层不含铝或具有第三铝组分，并且第四铝组分贯穿第四III-N缓冲层大于直接相邻于第三III-N缓冲层的一侧的第三铝组分。具有第五铝组分的第五III-N缓冲层可以形成在第四III-N缓冲层的一侧上，其中第五铝组分贯穿第五III-N缓冲层低于第四铝组分的最低值。第四III-N缓冲层可以具有至少20纳米或至少50纳米的厚度。第一铝组分在第一III-N缓冲层中可以基本上恒定。第一铝组分可以从第一III-N缓冲层的第一侧向第一III-N缓冲层的第二侧降低。
在另一方面中，说明了一种III-N层结构。该结构包括第一材料层上具有第一铝组分的第一III-N缓冲层。第一III-N缓冲层具有相邻于第一材料层的第一侧以及与第一侧相反的第二侧。该结构进一步包括在第一III-N缓冲层的第二侧上的第二III-N缓冲层。第二III-N缓冲层具有第二铝组分并具有大于15纳米的厚度。第一铝组分在第一III-N缓冲层中基本上恒定或从第一侧向第二侧降低，并且第二III-N缓冲层中的第二铝组分大于第一III-N缓冲层的第二侧处的第一铝组分。
在又一方面中，说明了一种III-N结构。该结构包括衬底以及衬底上具有第一铝组分的第一III-N层。第一III-N层具有相邻于衬底的第一侧以及与第一侧相反的第二侧。该结构进一步包括第一III-N层的第二侧上的第二III-N层，其中第二III-N层具有第二铝组分并具有大于30纳米的厚度。该结构进一步在第二III-N层的与第一III-N层的相反侧上包括具有第三铝组分的第三III-N层。第三III-N层具有相邻于第二III-N层的第一侧以及与第一侧相反的第二侧。第一铝组分在第一III-N层中近似恒定或从第一III-N层的第一侧向第一III-N层的第二侧降低，第二III-N层中的第二铝组分大于第一III-N层的第二侧处的第一铝组分，并且第三III-N层的第一侧处的第三铝组分小于第二铝组分的最小值。
本文说明的III-N结构可以包括以下特征中的一个或多个。第一材料层可以是衬底或异质衬底。第二III-N层或第二III-N缓冲层可以具有大于100纳米的厚度。第一铝组分可以从第一侧向第二侧单调降低。第一铝组分可以从第一侧向第二侧连续梯度降低。第一III-N层或第一III-N缓冲层可以包括具有恒定铝组分的第一部分以及具有在从第一侧向第二侧的方向上单调降低的铝组分的第二部分。第一铝组分可以从第一侧向第二侧离散梯阶降低。该结构可以进一步包括具有第三铝组分的第三III-N缓冲层，其中第二III-N缓冲层位于第一和第三III-N缓冲层之间。
第一、第二或第三III-N层或缓冲层可以利用从由铁(Fe)、镁(Mg)以及碳(C)构成的组选择的至少一种元素进行掺杂。第二铝组分贯穿第二III-N缓冲层可以是均一的，并且第三铝组分贯穿第三III-N缓冲层可以低于第二铝组分。第二铝组分贯穿第二III-N缓冲层可以是不均一的，并且第三铝组分贯穿第三III-N缓冲层可以低于第二铝组分的最低值。第三III-N缓冲层可以具有相邻于第二III-N缓冲层的第一侧以及与第一侧相反的第二侧，其中第三铝组分从第三III-N缓冲层的第一侧至III-N缓冲层的第二侧降低。第三III-N缓冲层可以具有相邻于第二III-N缓冲层的第一侧以及与第一侧相反的第二侧，其中第三铝组分从第三III-N缓冲层的第一侧向第三III-N缓冲层的第二侧单调降低。第三铝组分可以贯穿第三III-N层或第三III-N缓冲层中恒定或为零。
第一、第二和第三III-N缓冲层的组合厚度可以大于3μm、5μm或7μm。第一、第二和第三III-N层或缓冲层可以各包括铝镓氮化物。该结构可以进一步包括第三III-N层或缓冲层上的有源器件层，其中有源器件层包括III-N半导体材料或由III-N半导体材料形成。该结构可以进一步包括在有源器件层中的电子半导体器件的导电沟道，其中导电沟道与第三III-N层或缓冲层隔开至少20纳米。该结构可以进一步包括电极，其中该电极电连接到导电沟道。III-N半导体器件可以包括该结构或由该结构形成。III-N半导体器件的衬底可以包括硅、碳化硅或蓝宝石材料。III-N半导体器件可以进一步包括具有第三铝组分的第三III-N缓冲层，其中第二III-N缓冲层在第一和第二III-N缓冲层之间。III-N半导体器件中的第二铝组分贯穿第二III-N缓冲层可以是恒定的或不均一的，并且第三铝组分贯穿第三III-N缓冲层可以低于第二铝组分的最低值。III-N半导体器件中的第二III-N缓冲层可以具有大于100纳米的厚度。
III-N半导体器件可以进一步包括第三III-N缓冲层上的有源器件层，有源器件层包括III-N半导体材料或由III-N半导体材料形成。III-N半导体器件可以进一步包括有源器件层中的导电沟道。III-N半导体器件可以是电子器件。III-N半导体器件的导电沟道可以与第三III-N缓冲层隔开至少20纳米。III-N半导体器件可以是晶体管或二极管。III-N半导体器件可以进一步包括电极，其中电极电连接至导电沟道。
III-N半导体器件的第一、第二或第三III-N缓冲层可以掺杂有铁(Fe)、镁(Mg)、碳(C)或上述元素的组合。III-N半导体器件的第一和第二III-N缓冲层可以包括铝镓氮化物或硼铝铟镓氮化物或由其形成。第三铝组分贯穿第三III-N层或缓冲层可以小于第二铝组分的最小值。衬底可以包括硅、SiC或蓝宝石或由其形成。该结构可以进一步包括形成在衬底与第一III-N层或缓冲层之间的成核层。第一或第二III-N层或缓冲层可以包括BaAlbIncGadN，其中a+b+c+d实际上为1，或包括AlxGayN，其中x+y实际上为1。
附图说明
图1是缓冲结构中的缓冲层的截面图。
图2-4是形成在异质衬底上的缓冲结构的缓冲层的截面图。
图5是具有具备根据本公开内容的实施例中说明的缓冲层的缓冲结构的III-N器件的一个实例的截面图。
各个附图中的相同的参考符号表示相同的元件。
具体实施方式
本公开内容的实施例包括适用于半导体器件，特别是III-N器件或形成在异质衬底上或包括异质衬底的半导体器件的缓冲层结构。在III-N层生长在异质衬底上的情况下，衬底和III-N外延层之间的晶格常数以及热膨胀系数，以及化学和结构特性的失配会致使在生长过程中在层中产生明显应力，导致III-N层在生长过程中处于应变状态。此外，III-N层和其上生长或沉积它们的异质衬底之间的热膨胀系数的失配会导致在该层从通常处于约700℃–1500℃的范围内的生长温度被冷却至室温(即25℃)时，在III-N层中进一步产生应力。
因为诸如SiC以及硅衬底的非同质衬底(例如异质衬底)的热膨胀系数小于氮化镓及其合金的热膨胀系数，因此当生长在异质衬底上的III-N膜/堆叠体从生长温度冷却到室温时，III-N膜中的应力变得更多为拉伸的和/或更少为压缩的。如果室温下的III-N膜中的应力的拉伸太高，则诸如裂缝的缺陷会在III-N层中发展。因此，位于衬底上的最终的III-N膜/堆叠体需要在生长温度下处于充分地压缩应力下，以便补偿在冷却过程中发展的拉伸应力。典型地，为了避免外延III-N膜的破裂，在冷却之前使膜在生长温度下处于充分高的压缩应力下，以致膜基本上不存在应力或在室温下处于小压缩应力下。但是如果在生长过程中的任何时间点，III-N膜中的应力太高，则会劣化形成在膜上的器件的性能。因此，希望最终的III-N膜处于充分大的压缩应力下，以致在它们被冷却至室温时，膜基本上没有应力或处于低压缩或拉伸应力下，同时在生长过程中的所有时间中，在生长过程中发展的应力不会超过导致膜中缺陷形成的临界值。
当III-N膜生长在硅衬底上时，其中衬底和外延生长的膜之间的热膨胀系数差异是最大的，用于制造高质量III-N膜的各种缓冲层方案都是可能的，例如使AlxGa1-xN缓冲膜的组分梯度化以从接近衬底的区域中的氮化铝(x＝1)改变至离开衬底的区域中的氮化镓(x＝0)，在缓冲结构中沉积薄的AlN或AlGaN中间层，在薄的(例如薄于10nm)AlN层中插入AlN-GaN超晶格，或生长AlGaN缓冲层，其中铝组分随距离衬底的距离的增加而梯阶降低。
在梯度化的AlxGa1-xN缓冲层以及AlGaN缓冲层，其中铝组分随距离衬底的距离增加而梯阶降低的情况下，缓冲膜中的Al组分xAl保持恒定或在缓冲结构中的各处随离开衬底而单调降低，例如从相邻于衬底的AlN成核层中的1或接近1降至离开衬底的缓冲层的部分中的0或接近0。在包括薄的AlN或AlGaN中间层或包括具有薄的AlN层中的AlN-GaN超晶格的缓冲结构中，除了各个薄的AlN或AlGaN膜的底部界面(即，离衬底最近的界面)之外，缓冲膜的Al组分保持恒定或离开衬底而单调降低。
在许多应用中，例如在诸如大功率晶体管或二极管的大功率III-族氮化物电子器件中，希望所有缓冲层的平均铝(Al)组分尽可能大，以便例如降低次表层泄漏电流和/或增大器件击穿电压。但是，在缓冲结构中跨厚层将Al组分保持得太高会导致缓冲结构内的材料特性的退化。
而且，在许多半导体器件应用中，希望器件有源层下的III-N缓冲层的总厚度相对厚，例如至少3微米或至少5微米厚。在采用梯度化的AlxGa1-xN缓冲层或其中铝组分随距离衬底的距离的增大而梯阶降低的一系列AlGaN缓冲层的层结构中，III-N层中的压缩应力随沉积更多III-N缓冲材料而不断增大。形成裂缝或其他缺陷的临界应力水平通常在沉积或生长足够厚的III-N缓冲层之前达到。因此，在某些应用中不能实现形成足够厚的采用这种III-N层结构的III-N缓冲结构。
如本文所用，术语III族氮化物或III-N材料的层或器件是指由根据化学计量公式AlxInyGazN，其中x+y+z约为1的化合物半导体材料构成的材料或器件。这里，x、y和z分别为Al、In和Ga的分数组分。“衬底”是其顶部上沉积例如外延生长了半导体器件的另外的半导体材料层，以致接触或相邻于衬底的所生长的半导体材料的晶体结构至少部分地与衬底的晶体结构一致或至少部分地由衬底的晶体结构决定的半导体材料层。第一半导体材料上的第二半导体材料的外延生长可以致使接触或相邻于第一半导体材料的第二半导体材料的晶体结构至少部分地与第一半导体材料的晶体结构一致或至少部分地由第一半导体材料的晶体结构决定。相反地，当第二半导体材料结合至或附接至第一半导体材料时，两种半导体材料的晶体结构典型地彼此不一致。
“异质衬底”是由在组分和/或结构上与生长在衬底顶部上的半导体材料基本上不同的材料形成的衬底，而“同质衬底”是由基本上类似于衬底顶部上生长的半导体材料或具有与衬底顶部上生长的半导体材料相同的组分和/或结构的材料形成的衬底。用于III-N材料的生长的异质衬底的实例包括蓝宝石(Al2O3)、碳化硅(SiC)、硅(Si)以及非晶或多晶氮化铝(AlN)衬底。用于III-N材料的生长的同质衬底的实例包括氮化镓(GaN)和结晶AlN。
当用于诸如晶体管、二极管、激光器、LED、光伏电池的器件或其他器件中的III族氮化物半导体材料形成在异质衬底上时，例如，通常一个或多个III-N缓冲层在衬底和有源半导体器件层之间生长在衬底上，以便最小化有源层中的缺陷和/或控制半导体层结构中的应力。在诸如晶体管和二极管的电子半导体器件的情况下，包含导电器件沟道，诸如二维电子气(2DEG)的层被称为“沟道层”。而在电子器件中的多于一个的层可以包含2DEG或其他导电沟道的许多情况下，沟道层是开态器件电流流过的层。同样地，沟道层中的器件沟道电连接至器件电极(例如，源极、漏极、阳极或阴极电极)中的至少一个，以致在器件操作过程中，电流从器件沟道流入器件电极中。
包含沟道的半导体层通常包括位于沟道和衬底之间的部分(厚度方向上)。在某些情况下，该部分具有大于20纳米的厚度。在这些情况下，器件“沟道层”是指包含器件沟道的半导体层的部分，该部分在厚度方向上处于器件沟道的20纳米范围内。
半导体电子器件的沟道层连同沉积或形成在沟道层顶部上的半导体层(即，在沟道层的与衬底相反的一侧上)被统称为“有源层”，因为它们能影响器件的输出电流特性。在某些实施方式中，电子半导体器件的有源层包括形成在至少一个导电器件沟道的与衬底相反的一侧上形成的所有半导体层。在另外的实施方式中，有源半导体层包括位于至少一个导电器件沟道上方或下方，并且距离器件沟道小于100纳米、小于50纳米或小于20纳米(厚度方向上)的所有半导体层。
在诸如激光器、LED以及光伏器件的光或光电子半导体器件的情况下，有源层包括被设计为在器件操作过程中吸收或发射光的层。有源层还包括诸如覆盖层或镜面层的层，它们被设计为限制光子或载流子(即电子和/或空穴)进入发射或吸收层。在某些实施方式中，光或光电子半导体器件的有源层包括距离构成吸收或发射光的任意半导体层小于1微米、小于500纳米、小于200纳米、小于100纳米或小于50纳米的所有半导体层。
如本文所用，“缓冲层”是设置或形成在衬底和器件有源层之间的半导体层。用于某些半导体器件的半导体材料结构包括单一缓冲层或由其形成，而其他包括具有两个以上缓冲层的缓冲结构或由其形成。在某些实施方式中，电子半导体器件的缓冲层是设置或形成在衬底和导电器件沟道(其中导电器件沟道是半导体层中电连接至或构造为电连接至器件电极，以致电流在器件操作过程中从器件沟道流入器件电极，或反之亦然的导电区)之间的半导体层。这种缓冲层与导电器件沟道隔开超过20纳米、超过50纳米或超过100纳米。在其他实施方式中，光或光电子半导体器件的缓冲层是设置或形成在衬底和构造为吸收或发射光的半导体层之间的半导体层，其中缓冲层和构造为吸收或发射光的半导体层之间包括至少一个附加层，附加层厚度大于1微米、大于500纳米、大于200纳米、大于100纳米或大于50纳米。
图1是衬底和缓冲结构100的截面图。缓冲层150可以形成在衬底101上，衬底101可以是异质衬底。在某些实施方式中，在形成缓冲结构100之后去除衬底101。在其他实施方式中，在去除衬底101之后，在通过去除衬底101而暴露的界面(未示出)处，载体晶片附接至缓冲层150。载体晶片可以是半导体、金属或绝缘体。将缓冲层150附接至载体晶片通常不会导致缓冲层的任意部分的晶体结构与载体晶片一致。
缓冲结构100的一个实施例包括第一缓冲层102，在界面103处形成在第一缓冲层102上的第二缓冲层104，以及在第二界面105处形成在第二缓冲层104上的第三缓冲层106。第一缓冲层102具有第一铝组分x1(d)，第二缓冲层104具有第二铝组分x2(d)，并且第三缓冲层106具有第三铝组分x3(d)。Al组分x1(d)，x2(d)以及x3(d)可以每个为恒定或可以随距离衬底的距离d而改变。
在一个实施例中，第一缓冲层102的第一铝组分x1(d)在第一缓冲层102中朝向界面103降低。注意到第一铝组分x1(d)可以朝向界面103以连续梯度或梯度梯阶或连续梯度和梯度梯阶的组合的方式单调降低。第一铝组分x1(d)还可以朝向该界面以离散梯阶方式降低。例如，x1(d)可以在第一缓冲层102的部分处恒定且突然从一个部分至另一部分梯阶突变，或在其他部分中连续梯度化，或上述任意组合。在其他实施例中，第一铝组分x1(d)在第一缓冲层中基本上恒定(例如，贯穿该层的改变小于.02)或为零。
贯穿第二缓冲层104中的第二铝组分x2(d)可以大于界面103处的第一铝组分[x2(d)>x1(d1)]。例如，在一个实施方式中，第二铝组分贯穿第二缓冲层104中是均一的[x2(d)＝恒定]，并且第三缓冲层106的第三铝组分x3(d)在各处都低于第二铝组分[例如，x3(d)<x2(d)]。
替代地，第二铝组分x2(d)贯穿第二缓冲层104可以是变化的，并且第三铝组分x3(d)贯穿第三缓冲层106可以低于第二铝组分的最低值[例如对于所有d来说，x3(d)<x2(d)]。第三铝组分x3(d)在第三缓冲层106中可以从第二界面105朝向d＝d3降低，或贯穿第三缓冲层106为零[x3(d)＝0]。第二缓冲层104的厚度(t＝d2-d1)可以大于15nm、大于20nm、大于50nm、大于100nm或大于200nm。
注意到第三铝组分x3(d)在第三缓冲层106中可以从第二界面105朝向d＝d3单调降低。替代地第三铝组分x3(d)可以贯穿第三缓冲层106中保持恒定。包括了第一102，第二104以及第三缓冲层106的缓冲层150的组合厚度可以大于3μm、5μm或7μm。
图1的缓冲结构100可以如下设计。第一缓冲层102，其中铝组分随离开衬底而降低，可以构造为使得层102中的压缩应力随层102厚度的增大而增大。在第二缓冲层104沉积在层102的顶部上之后，第一缓冲层102生长至小于层中形成缺陷的临界厚度的厚度。其中铝组分始终大于最缓冲层102的靠近层104的部分的铝组分的第二缓冲层104的结构可以使得第一和/或第二缓冲层102和104中的压缩应力分别随层104的厚度增加而降低。第二缓冲层104生长至小于层中形成缺陷的临界厚度的厚度，但是对于基本上降低层102和104中的压缩应力来说已经足够厚。层104的最佳厚度可以取决于层104的平均铝组分以及缓冲结构150的总所需厚度。例如，对于总共约3微米厚的缓冲层150来说，层104可以大于15纳米，例如在15和500纳米之间。对于总共约5微米厚的缓冲层150来说，层104可以大于25或50纳米，例如在25和500纳米之间。如果缓冲层150约为7微米厚，则层104可以大于100和200纳米，例如在100和500纳米之间。
在沉积第二缓冲层104之后，第三缓冲层106沉积在层104顶部上。其中铝组分保持恒定或离开衬底而降低的第三缓冲层106的结构可以使得缓冲层150中的压缩应力随层106的厚度增加而增大。缓冲层106连同生长在缓冲层106顶部上的任意III-N层(例如有源器件层)，可以生长至使得缓冲层150中的总压缩应力在生长温度下足够高到在冷却到室温时不会形成破裂和其他缺陷，但是也没有高到形成与过大压缩应力有关的缺陷的厚度。
缓冲结构100的氮化物材料的特征在于除了层104之外，具有在离开衬底101的方向上贯穿缓冲层150中降低和保持恒定的分数铝组分。贯穿层104的分数铝组分可以大于直接相邻于界面103的层102中的铝组分，并且与紧接在层104的生长之前相比，层104可以至少足够厚以降低紧接在层104的生长之后在缓冲结构105中的应变。因为缓冲层150中的压缩应力在第二缓冲层104的生长过程中降低，因此缓冲层150可以在不产生应变诱发的缺陷的情况下生长至大于在缺少这种应变降低层的结构中能够实现的厚度的总厚度。因此，可以实现厚的III-N缓冲层。而且，缓冲层104中的高Al组分可以致使贯穿缓冲层150中的更高平均Al组分，这对于诸如晶体管和二极管的器件可以是有利的。
缓冲层102、104和/或106中的任何一个或全部可以被掺杂以便使它们更绝缘和/或防止形成诸如二维电子气(2DEG)的导电区。特别地，包括缓冲层104可以导致在相邻于层104的缓冲层102中产生导电沟道，这会妨害形成在缓冲结构100上的晶体管和二极管的性能。同样地，缓冲层102、104和106可以不具有任何导电区、导电沟道或2DEG。可以采用的掺杂剂的实例包括铁(Fe)、镁(Mg)以及碳(C)。
可以使包括第一102、第二104以及第三106层的缓冲结构100的平均带隙高于替代的缓冲结构(例如单层或双层缓冲结构)，由此允许形成在缓冲结构100上的器件的操作过程中的更大的击穿电压/电场和/或更低的泄漏电流。
可以选择各个缓冲层102、104和106的具体组分以及厚度使得在通常处于约700℃-1500℃的范围的内生长温度下的层的生长过程中，结构中的压缩应力不会超过导致与过度压缩应力关联的膜破裂或其他缺陷的值。而且，可以选择各个缓冲层102，104和106的组分以及厚度使得结构中的III-N层在冷却之前在生长温度下处于足够高的压缩应力下，以致在结构被冷却至室温之后，III-N层基本上没有应力或在室温下处于小的压缩或拉伸应力下。
被制造并示出以防止与生长温度下的过度压缩应力关联的缺陷，同时致使层在冷却后的室温下基本上没有应力或处于小的压缩或拉伸应力下的图1的缓冲层结构100的一个示例性实施方式如下。衬底101是SiC，层102是145纳米厚的Al0.37Ga0.63N层，层104是0.37纳米厚的Al0.56Ga0.44N层，并且层106是150纳米的Al0.295Ga0.705N层。该结构还包括SiC衬底和层102之间180nm的AlN成核层(图1中未示出)。在本实施方式中，层104具有比层102和106中的任何一个的最大铝浓度大1.5倍的分数铝组分。此外，层104的厚度大于层102和106中的每一个的厚度。
图2是具有形成在异质衬底220上的缓冲层250的缓冲结构200的截面图。缓冲层例如可以包括具有第一铝组分的第一III-N材料的第一缓冲层202，具有第二铝组分的第二III-N材料的第二缓冲层204，以及第三缓冲层206。第一III-N材料可以包括BaAlbIncGadN，其中a+b+c+d基本上为1，或者AlxGayN，其中x+y基本上为1。类似地，第二III-N材料可以包括BaAlbIncGadN，其中a+b+c+d基本上为1，或者AlxGayN，其中x+y基本上为1。缓冲层202、204和206的铝组分如参考图1的示例性缓冲层102、104和106的说明来说明。
第一缓冲层202设置在衬底220上，其可以是硅、SiC、蓝宝石或其他合适的材料。在一个实施例中，结构200可以包括形成在衬底220和第一缓冲层202之间的成核层210。
图3是类似于图1的缓冲结构100的缓冲结构的截面图，但是其在结构中包括多个层的更高分数铝组分材料。缓冲结构350的第一、第二和第三缓冲层302、304和306分别与图1的缓冲结构150的缓冲层102、104和106相同。但是，缓冲层350包括附加层308和310。贯穿第四缓冲层308的分数铝组分可以大于位于或直接相邻于层306和308之间界面的第三缓冲层306中的分数铝组分。贯穿第五缓冲层310的分数铝组分可以小于位于或直接相邻于层308和310之间界面的第四缓冲层308中的分数铝组分。例如，在一种实施方式中，第四缓冲层308中的分数铝组分贯穿该层是均一的，并且第五缓冲层310的分数铝组分在各处都低于第四缓冲层308的分数铝组分。
图3的缓冲结构可以如下设计。首先，如上所述，缓冲层302、304和306生长至小于在结构中形成缺陷的临界厚度的厚度。随后，第四缓冲层308直接沉积在层306的顶部上。其中铝组分始终大于缓冲层306的最接近层308的部分的铝组分的第四缓冲层308的结构可以使得第一、第二和第三缓冲层302、304和306中的任何一个或全部中的压缩应力分别随层308的厚度增大而降低。第四缓冲层308生长至小于层中形成缺陷的临界厚度，但是对于降低层302、304和/或306中的压缩应力来说已经足够厚的厚度。层308的最佳厚度可以取决于层308的平均铝组分、下层的厚度以及缓冲层350的总所需厚度。例如，对于具有约3微米总厚度的缓冲层350来说，层308可以大于15纳米，例如在15和500纳米之间。对于具有约5微米总厚度的缓冲层350来说，层308可以大于25或50纳米，例如在25和500纳米之间。如果层约为7微米厚，则层308可以大于100或200纳米，例如为100和500纳米之间。
图4中示出被制造并示出以防止与生长温度下的过度压缩应力关联的缺陷，同时致使层在冷却后的室温下基本上没有应力或处于小的压缩或拉伸应力下的类似于图3的缓冲层结构的一个示例性实施方式。图4的层402、404、406、408和410分别与图3的层302、304、306、308和310相同。图4的结构包括图3中所示的所有层，以及某些附加层。参考图4，衬底101是SiC，层402是145纳米厚的Al0.37Ga0.63N层，层404是370纳米厚的Al0.56Ga0.44N层，层406是150纳米厚的Al0.295Ga0.705N层，层408是370纳米厚的Al0.56Ga0.44N层，并且层410是160纳米的Al0.215Ga0.785N层。该结构进一步包括SiC衬底和层402之间的180nm的AlN成核层409。该结构进一步包括层410顶部上的附加缓冲层。370纳米厚的Al0.56Ga0.44N层412直接形成在层410上，随后是190纳米的Al0.147Ga0.853N层414，随后是另一370纳米厚的Al0.56Ga0.44N层416。最终的Al0.56Ga0.44N层416的顶部上形成1微米的非故意掺杂的GaN层418，随后是AlGaN势垒层420，选择AlGaN势垒层420的厚度和组分以在相邻于GaN层和AlGaN势垒层之间的界面的GaN层中形成2DEG器件沟道(未示出)。随后由上述结构形成高电子迁移率晶体管(HEMT)。
如上所述，上述实施方式包括四个Al0.56Ga0.44N层，每一个直接在任一侧上包括具有低于Al0.56Ga0.44N层的分数铝组分并小于其厚度的III-N层。而且，对于具有低于0.56的分数铝组分的各个AlGaN层(即层402，406，410和414)来说，铝组分在离开SiC衬底的方向上单调降低。例如，层402具有0.37的铝组分，比层402更离开衬底的层406具有0.295的铝组分，比层406更离开衬底的层410具有0.215的铝组分，比层410更离开衬底的层414具有0.147的铝组分。
图5是具有根据本公开内容说明的缓冲层550的III-N器件500的一个实例的截面图。III-N HEMT结构包括衬底501，形成在衬底501上的可选的成核层509，诸如AlN或AlxGa1-xN，以及缓冲层550。成核层509可以用于使III-N材料在衬底上成核，以致相邻于衬底或与其接触的III-N材料具有至少部分地由衬底的晶体结构决定或至少部分地与衬底的晶体结构一致的晶体结构。在某些情况下，应力管理层(未示出)也可以设置在成核层509上用以附加的应力控制。
该器件结构进一步包括设置在缓冲层550上的有源器件结构560，有源器件结构例如包括沟道层522，例如GaN层，以及形成在沟道层522上的势垒层524，例如AlxGa1-xN层。二维电子气(2DEG)沟道535(由虚线示出)可以形成在沟道层522中靠近沟道层522和势垒层524之间的界面处。替代地，形成在缓冲结构550上的有源器件层可以构造用于其他类型的器件，例如激光器、二极管、LED或光伏电池。
缓冲层550的生长或沉积条件以及厚度和结构的仔细控制用于最小化沟道层522和衬底501之间的晶格和热失配的负面效应。在一个实施例中，缓冲层550包括第一缓冲层502、第二缓冲层504以及第三缓冲层506，如上所述，上述各个层都具有设计用于应力管理的铝组分和厚度。参考用于缓冲层102、104和106的图1的实例说明各个层中的相对铝组分的一个实例。
一般而言，在器件500的操作过程中，第一502、第二504以及第三506缓冲层通常没有移动载流子(例如电子或空穴)或至少基本上没有电子(但是未必不含空穴)，以致缓冲层550是电绝缘或部分绝缘的，或者是非导电性的，或者在最小限度的情况下具有非常低的n型导电性。而且，例如可以利用铁(Fe)、镁(Mg)和/或碳(C)或利用其他掺杂剂掺杂缓冲层502、504和/或506中的一个或多个以进一步电绝缘。
该器件可以进一步分别包括源和漏电极526和530，它们形成在上电极528的相反侧上并接触沟道层522中的2DEG沟道535。栅极528调制在栅区中、即栅极528下面的2DEG535的部分。
一般而言，器件500可以是增强型FET或耗尽型FET。可以制造在异质衬底上并采用具有缓冲层502、504和506的缓冲结构550的典型的III-N器件的其他实例例如可以包括但不限于高电子迁移率晶体管(HEMT)、POLFET、MESFET、LED、二极管激光器以及电流孔隙垂直电子晶体管(CAVET)。
已经说明了多种实施方式。但是，将可以理解的是在不脱离本文说明的技术和器件的精神和范围的情况下可以进行各种变型。各个实施方式中所示的特征可独立或彼此组合使用。因此，其他实施方式也落入下述权利要求的范围内。

Claims (49)

1.一种形成III-N层结构的方法，包括：
在第一材料层上形成具有第一铝组分的第一III-N缓冲层，所述第一III-N缓冲层具有相邻于所述第一材料层的第一侧以及与所述第一侧相反的第二侧；以及
在所述第一III-N缓冲层的所述第二侧上形成第二III-N缓冲层，所述第二III-N缓冲层具有第二铝组分并且大于15纳米厚，
其中，
贯穿所述第二III-N缓冲层的所述第二铝组分大于在所述第一III-N缓冲层的所述第二侧处的所述第一铝组分，
所述第一III-N缓冲层包括第一部分和第二部分，所述第一部分具有恒定的铝组分，所述第二部分具有从所述第一侧向所述第二侧单调降低的第二铝组分，以及
所述第一材料层是衬底。
2.根据权利要求1所述的方法，其中，所述第一材料层是硅衬底。
3.根据权利要求2所述的方法，进一步包括去除所述衬底以暴露所述III-N层结构的表面。
4.根据权利要求1所述的方法，其中，所述第二III-N缓冲层大于100纳米厚。
5.根据权利要求1所述的方法，进一步包括形成第三III-N缓冲层，其中，所述第二III-N缓冲层在所述第一III-N缓冲层和所述第三III-N缓冲层之间。
6.根据权利要求5所述的方法，其中，形成所述第一III-N缓冲层、所述第二III-N缓冲层或所述第三III-N缓冲层包括利用从由铁(Fe)、镁(Mg)和碳(C)构成的组选择的至少一种元素，来分别掺杂所述第一III-N缓冲层、所述第二III-N缓冲层或所述第三III-N缓冲层。
7.根据权利要求5所述的方法，所述第三III-N缓冲层不含铝或具有第三铝组分，其中，所述第二铝组分贯穿所述第二III-N缓冲层是均一的，并且贯穿所述第三III-N缓冲层的所述第三铝组分低于所述第二铝组分。
8.根据权利要求5所述的方法，所述第三III-N缓冲层不含铝或具有第三铝组分，其中，所述第二铝组分贯穿所述第二III-N缓冲层是不均一的，并且贯穿所述第三III-N缓冲层的所述第三铝组分低于所述第二铝组分的最低值。
9.根据权利要求5所述的方法，所述第三III-N缓冲层具有相邻于所述第二III-N缓冲层的第一侧以及与所述第一侧相反的第二侧，其中，所述第三III-N缓冲层具有第三铝组分，并且所述第三铝组分是恒定的或从所述第三III-N缓冲层的所述第一侧向所述第三III-N缓冲层的所述第二侧降低。
10.根据权利要求5所述的方法，其中，所述第三III-N缓冲层具有第三铝组分，并且所述第三铝组分贯穿所述第三III-N缓冲层为零。
11.根据权利要求5所述的方法，进一步包括在所述第三III-N缓冲层上形成有源器件层，所述有源器件层包括III-N半导体材料。
12.根据权利要求11所述的方法，所述III-N层结构进一步包括在所述有源器件层中的电子半导体器件的导电沟道，其中，所述导电沟道与所述第三III-N缓冲层隔开至少20纳米。
13.根据权利要求12所述的方法，进一步包括形成所述电子半导体器件的电极，其中，所述电极电连接到所述导电沟道。
14.根据权利要求5所述的方法，进一步包括在所述第三III-N缓冲层的一侧上形成具有第四铝组分的第四III-N缓冲层，其中，所述第三III-N缓冲层不含铝或具有第三铝组分，并且贯穿所述第四III-N缓冲层的所述第四铝组分大于直接相邻于所述第三III-N缓冲层的所述一侧的所述第三铝组分。
15.根据权利要求14所述的方法，进一步包括在所述第四III-N缓冲层的一侧上形成具有第五铝组分的第五III-N缓冲层，其中，贯穿所述第五III-N缓冲层的所述第五铝组分低于所述第四铝组分的最低值。
16.根据权利要求15所述的方法，其中，所述第四III-N缓冲层至少20纳米厚。
17.根据权利要求14所述的方法，其中，所述第四III-N缓冲层至少50纳米厚。
18.一种III-N层结构，包括：
在第一材料层上的具有第一铝组分的第一III-N缓冲层，所述第一III-N缓冲层具有相邻于所述第一材料层的第一侧以及与所述第一侧相反的第二侧；以及
第二III-N缓冲层，所述第二III-N缓冲层在所述第一III-N缓冲层的所述第二侧上，所述第二III-N缓冲层具有第二铝组分并且大于15纳米厚，
其中，
所述第二III-N缓冲层中的所述第二铝组分大于在所述第一III-N缓冲层的所述第二侧处的所述第一铝组分，
所述第一III-N缓冲层包括具有恒定铝组分的第一部分以及具有在从所述第一侧向所述第二侧的方向上单调降低的铝组分的第二部分，并且
所述第一材料层是衬底。
19.根据权利要求18所述的III-N层结构，其中，所述第一材料层是硅衬底。
20.根据权利要求18所述的III-N层结构，其中，所述第二III-N缓冲层大于100纳米厚。
21.根据权利要求18所述的III-N层结构，其中，所述第一材料层是异质衬底。
22.根据权利要求18所述的III-N层结构，其中，所述第一铝组分从所述第一侧向所述第二侧以连续梯度降低。
23.根据权利要求18所述的III-N层结构，其中，在所述第一III-N缓冲层的所述第二部分中的所述铝组分从所述第一侧向所述第二侧以离散梯阶降低。
24.根据权利要求18所述的III-N层结构，进一步包括具有第三铝组分的第三III-N缓冲层，其中，所述第二III-N缓冲层在所述第一和第三III-N缓冲层之间。
25.根据权利要求24所述的III-N层结构，其中，所述第一III-N缓冲层、所述第二III-N缓冲层或所述第三III-N缓冲层掺杂有从由铁(Fe)、镁(Mg)以及碳(C)构成的组选择的至少一种元素。
26.根据权利要求24所述的III-N层结构，其中，所述第二铝组分贯穿所述第二III-N缓冲层是不均一的，并且贯穿所述第三III-N缓冲层的所述第三铝组分低于所述第二铝组分的最低值。
27.根据权利要求24所述的III-N层结构，其中，所述第三铝组分贯穿所述第三III-N缓冲层是恒定的或为零。
28.根据权利要求24所述的III-N层结构，其中，所述第一III-N缓冲层、所述第二III-N缓冲层和所述第三III-N缓冲层的组合厚度大于3μm。
29.根据权利要求24所述的III-N层结构，其中，所述第一III-N缓冲层、所述第二III-N缓冲层和所述第三III-N缓冲层的组合厚度大于5μm。
30.根据权利要求24所述的III-N层结构，其中，所述第一III-N缓冲层、所述第二III-N缓冲层和所述第三III-N缓冲层的组合厚度大于7μm。
31.根据权利要求24所述的III-N层结构，其中，所述第一III-N缓冲层、所述第二III-N缓冲层和所述第三III-N缓冲层每个都包括铝镓氮化物。
32.一种III-N层结构，包括：
在第一材料层上的具有第一铝组分的第一III-N缓冲层，所述第一III-N缓冲层具有相邻于所述第一材料层的第一侧以及与所述第一侧相反的第二侧；
第二III-N缓冲层，所述第二III-N缓冲层在所述第一III-N缓冲层的所述第二侧上，所述第二III-N缓冲层具有第二铝组分并且大于15纳米厚；以及
第三III-N缓冲层，所述第三III-N缓冲层具有第三铝组分，所述第二III-N缓冲层位于所述第一III-N缓冲层和所述第三III-N缓冲层之间，其中，
所述第一铝组分在所述第一III-N缓冲层中是恒定的或从所述第一侧向所述第二侧降低，
所述第二III-N缓冲层中的所述第二铝组分大于在所述第一III-N缓冲层的所述第二侧处的所述第一铝组分，并且
所述第二铝组分贯穿所述第二III-N缓冲层是均一的，并且贯穿所述第三III-N缓冲层的所述第三铝组分低于所述第二铝组分。
33.一种III-N层结构，包括：
在第一材料层上的具有第一铝组分的第一III-N缓冲层，所述第一III-N缓冲层具有相邻于所述第一材料层的第一侧以及与所述第一侧相反的第二侧；
第二III-N缓冲层，所述第二III-N缓冲层在所述第一III-N缓冲层的所述第二侧上，所述第二III-N缓冲层具有第二铝组分并且大于15纳米厚；以及
第三III-N缓冲层，所述第三III-N缓冲层具有第三铝组分，所述第二III-N缓冲层位于所述第一III-N缓冲层和所述第三III-N缓冲层之间，
其中，
所述第一铝组分在所述第一III-N缓冲层中是恒定的或从所述第一侧向所述第二侧降低，
所述第二III-N缓冲层中的所述第二铝组分大于在所述第一III-N缓冲层的所述第二侧处的所述第一铝组分，
所述第三III-N缓冲层具有相邻于所述第二III-N缓冲层的第一侧以及与所述第一侧相反的第二侧，并且
所述第三铝组分从所述第三III-N缓冲层的所述第一侧向所述III-N缓冲层的所述第二侧降低。
34.一种III-N层结构，包括：
在第一材料层上的具有第一铝组分的第一III-N缓冲层，所述第一III-N缓冲层具有相邻于所述第一材料层的第一侧以及与所述第一侧相反的第二侧；
第二III-N缓冲层，所述第二III-N缓冲层在所述第一III-N缓冲层的所述第二侧上，所述第二III-N缓冲层具有第二铝组分并且大于15纳米厚；以及
第三III-N缓冲层，所述第三III-N缓冲层具有第三铝组分，其中，所述第二III-N缓冲层位于所述第一III-N缓冲层和所述第三III-N缓冲层之间，
其中，
所述第一铝组分在所述第一III-N缓冲层中是恒定的或从所述第一侧向所述第二侧降低，
所述第二III-N缓冲层中的所述第二铝组分大于在所述第一III-N缓冲层的所述第二侧处的所述第一铝组分，
所述第一材料层是衬底，
所述第三III-N缓冲层具有相邻于所述第二III-N缓冲层的第一侧以及与所述第一侧相反的第二侧，并且
所述第三铝组分从所述第三III-N缓冲层的所述第一侧向所述第三III-N缓冲层的所述第二侧单调降低。
35.一种III-N层结构，包括：
在第一材料层上的具有第一铝组分的第一III-N缓冲层，所述第一III-N缓冲层具有相邻于所述第一材料层的第一侧以及与所述第一侧相反的第二侧；
第二III-N缓冲层，所述第二III-N缓冲层在所述第一III-N缓冲层的所述第二侧上，所述第二III-N缓冲层具有第二铝组分并且大于15纳米厚；以及
第三III-N缓冲层，所述第三III-N缓冲层具有第三铝组分，其中，所述第二III-N缓冲层位于所述第一III-N缓冲层和所述第三III-N缓冲层之间；以及
在所述第三III-N缓冲层上的有源器件层，所述有源器件层包括III-N半导体材料；
其中，
所述第一铝组分在所述第一III-N缓冲层中是恒定的或从所述第一侧向所述第二侧降低，
所述第二III-N缓冲层中的所述第二铝组分大于在所述第一III-N缓冲层的所述第二侧处的所述第一铝组分，并且
所述第一材料层是衬底。
36.根据权利要求35所述的III-N层结构，所述III-N层结构进一步包括在所述有源器件层中的电子半导体器件的导电沟道，其中，所述导电沟道与所述第三III-N缓冲层隔开至少20纳米。
37.根据权利要求36所述的III-N层结构，进一步包括电极，其中，所述电极电连接到所述导电沟道。
38.一种包括权利要求18所述的III-N层结构的III-N半导体器件。
39.根据权利要求38所述的III-N半导体器件，其中，所述衬底包括从由硅、碳化硅和蓝宝石构成的组选择的材料。
40.根据权利要求38所述的III-N半导体器件，进一步包括具有第三铝组分的第三III-N缓冲层，其中，所述第二III-N缓冲层在所述第一III-N缓冲层和所述第三III-N缓冲层之间。
41.根据权利要求40所述的III-N半导体器件，其中，所述第二铝组分贯穿所述第二III-N缓冲层是恒定的或不均一的，并且贯穿所述第三III-N缓冲层的所述第三铝组分低于所述第二铝组分的最低值。
42.根据权利要求41所述的III-N半导体器件，其中，所述第二III-N缓冲层大于100纳米厚。
43.根据权利要求40所述的III-N半导体器件，其中，所述第一III-N缓冲层、所述第二III-N缓冲层或所述第三III-N缓冲层掺杂有从由铁(Fe)和碳(C)构成的组选择的至少一种元素。
44.根据权利要求38所述的III-N半导体器件，其中，所述第一III-N缓冲层和所述第二III-N缓冲层包括铝镓氮化物或硼铝铟镓氮化物。
45.一种III-N层结构，包括：
在第一材料层上的具有第一铝组分的第一III-N缓冲层，所述第一III-N缓冲层具有相邻于所述第一材料层的第一侧以及与所述第一侧相反的第二侧；
第二III-N缓冲层，所述第二III-N缓冲层在所述第一III-N缓冲层的所述第二侧上，所述第二III-N缓冲层具有第二铝组分并且大于100纳米厚；以及
第三III-Nbq缓冲层，所述第三III-N缓冲层具有第三铝组分，其中，所述第二III-N缓冲层位于所述第一III-N缓冲层和所述第三III-N缓冲层之间；以及
在所述第三III-N缓冲层上的有源器件层，所述有源器件层包括III-N半导体材料；
其中，
所述第一铝组分在所述第一III-N缓冲层中是恒定的或从所述第一侧向所述第二侧降低，
所述第二III-N缓冲层中的所述第二铝组分大于在所述第一III-N缓冲层的所述第二侧处的所述第一铝组分，
所述第二铝组分贯穿所述第二III-N缓冲层是恒定的或是不均一的，
贯穿所述第三III-N缓冲层的所述第三铝组分低于所述第二铝组分的最低值，并且
所述第一材料层是衬底。
46.根据权利要求45所述的III-N半导体器件，进一步包括在所述有源器件层中的所述III-N半导体器件的导电沟道，其中，所述III-N半导体器件是电子器件。
47.根据权利要求46所述的III-N半导体器件，其中，所述导电沟道与所述第三III-N缓冲层隔开至少20纳米。
48.根据权利要求46所述的III-N半导体器件，其中，所述电子器件是晶体管或二极管。
49.根据权利要求46所述的III-N半导体器件，进一步包括电极，其中，所述电极电连接到所述导电沟道。
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