TW201637078A - 半導體元件 - Google Patents

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胡銘顯
孫健仁
李依晴
徐文慶
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環球晶圓股份有限公司
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Abstract

一種半導體元件，包含一基板、一初始層及一緩衝堆疊結構。初始層設置於基板之上且包含氮化鋁(AlN)。緩衝堆疊結構設置於初始層之上，緩衝堆疊結構包含複數基層及至少一摻雜層設置於相鄰二層基層之間，基層包含氮化鋁鎵(AlGaN)，摻雜層包含氮化鋁鎵或氮化硼鋁鎵(BAlGaN)。在緩衝堆疊結構之中，基層的鋁濃度漸減且鎵濃度漸增，基層實質上不含碳，摻雜層之摻質係碳或鐵。

Description

半導體元件
本發明係關於一種半導體元件；特別關於一種具有基層(氮化鋁鎵)及摻雜層(氮化鋁鎵或氮化硼鋁鎵)之緩衝堆疊結構的半導體元件。
氮化物半導體之特性在於它們的高飽和電子速度及寬能帶間隙，因此氮化物半導體除了應用在發光半導體元件上，已經廣泛地應用於高崩潰電壓、高功率輸出的化合物半導體元件。例如，在氮化鎵(GaN)高電子遷移率電晶體(HEMT)中，GaN層及氮化鋁鎵(AlGaN)層依序磊晶成長在基板上，其中GaN層作為電子傳輸層(electron travel layer)，AlGaN層作為一電子供應層(electron supply layer)。AlGaN與GaN之間的晶格常數不同可以在AlGaN層中會產生應變，因而藉由壓電極性而產生高濃度之二維電子氣體(2DEG)。如此，GaN高電子遷移率電晶體適合應用於高輸出功率裝置。
另，先前技術在AlGaN構成之整個緩衝層中連續地摻雜摻質；然而，在整個AlGaN層中連續地摻雜摻質導致結晶度及 粗糙度變差，並增加半導體元件之整體翹曲。
本揭露一實施之半導體元件包含一基板、一初始層及一緩衝堆疊結構。該初始層設置於該基板之上且包含氮化鋁(AlN)。該緩衝堆疊結構設置於該初始層之上，該緩衝堆疊結構包含複數基層及至少一摻雜層，該至少一摻雜層設置於相鄰二層基層之間，該基層包含氮化鋁鎵，該至少一摻雜層包含氮化鋁鎵或氮化硼鋁鎵(BAlGaN)；其中在該緩衝堆疊結構之中，該基層的鋁濃度漸減且鎵濃度漸增，該基層實質上不含碳，該至少一摻雜層之摻質係碳或鐵。
本揭露另一實施之半導體元件包含一基板、一初始層及複數個緩衝堆疊結構。該初始層設置於該基板之上且包含氮化鋁。該複數個緩衝堆疊結構設置於該初始層之上。至少一緩衝堆疊結構包含一第一基層、一第一摻雜層、一第二基層，該第一基層及該第二基層的鋁濃度實質相同，該第一摻雜層夾置於該第一基層及該第二基層之間。該第一基層及該第二基層包含氮化鋁鎵，該第一摻雜層包含氮化鋁鎵或氮化硼鋁鎵，該第一摻雜層之摻質係碳或鐵，該第一基層及該第二基層實質上不含碳。
本揭露之半導體元件藉由在緩衝堆疊結構之中插入具有摻質(碳或鐵)的摻雜層，降低緩衝堆疊結構的導電度(亦即增加緩衝堆疊結構的絕緣度)，進而有效地提昇半導體元件之崩 潰電壓(Breakdown voltage)。先前技術在AlGaN構成之整個緩衝層中連續地摻雜摻質；然而，在整個AlGaN層中連續地摻雜摻質導致結晶度及粗糙度變差，並增加半導體元件之整體翹曲。相對地，本揭露之半導體元件在具有摻質之摻雜層的上方，磊晶成長不具有摻質之基層，藉以修復磊晶層之結晶度、粗糙度(基層不具有摻質，因此結晶度、粗糙度提升)。申言之，本揭露之技術在摻雜層(具有摻質因而結晶度及粗糙度較差)的上方磊晶成長不具有摻質之基層，藉以修復及提升磊晶層之結晶度、粗糙度之後，再磊晶成長另一層具有摻質之摻雜層。如此，本揭露之技術交錯地磊晶成長基層(不具有摻質)及摻雜層(具有摻質)，亦即在緩衝堆疊結構中非連續性地摻雜摻質，提昇半導體元件之崩潰電壓(由具有摻質之摻雜層予以實現)，且一併兼顧半導體元件之結晶度、粗糙度(由不具有摻質之基層予以實現)。
此外，本揭露之半導體元件在具有摻質之摻雜層之間，插入不具有摻質之基層，避免緩衝堆疊結構全部由具有摻質之摻雜層構成，亦即在緩衝堆疊結構中非連續性地摻雜摻質，因此半導體元件之整體翹曲(bowing)問題得以減緩。因此，本揭露之技術交錯地磊晶成長基層(不具有摻質)及摻雜層(具有摻質)，除了提昇半導體元件之崩潰電壓，且一併兼顧半導體元件之整體翹曲，避免在完成磊晶製程後的冷卻過程，半導體元件因過度翹曲而破裂。
上文已相當廣泛地概述本揭露之技術特徵及優點， 俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10‧‧‧半導體元件
11‧‧‧基板
13‧‧‧初始層
20‧‧‧緩衝堆疊結構
21‧‧‧基層
23‧‧‧摻雜層
31‧‧‧電子輸送層
33‧‧‧電子供應層
40‧‧‧半導體元件
50‧‧‧緩衝堆疊結構
51A‧‧‧第一基層
51B‧‧‧第二基層
51C‧‧‧第三基層
53A‧‧‧第一摻雜層
53B‧‧‧第二摻雜層
60‧‧‧半導體元件
70‧‧‧緩衝堆疊結構
第1圖例示本揭露一實施例之半導體元件的剖示圖。
第2圖至第4圖例示本揭露之半導體元件的摻質之濃度變化。
第5圖例示本揭露另一實施例之半導體元件的剖示圖。
第6圖例示本揭露另一實施例之半導體元件的剖示圖。
為了使具有通常知識者能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及結構。顯然地，本發明的實現並未限定於相關領域之具有通常知識者所熟習的特殊細節。另一方面，眾所周知的結構或步驟並未描述於細節中，以避免造成本發明不必要之限制。本發明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他實施例 中，且本發明的範圍不受限定，其以後附的申請專利範圍為準。
第1圖例示本揭露一實施例之半導體元件10的剖示圖。在本揭露一實施例中，半導體元件10包含一基板11；基板11係一矽基板或具有矽表面之基板，例如Si(111)、Si(100)、Si(110)、紋理矽表面(textured Si surface)、絕緣層上覆矽(Silicon on insulation，SOI)、藍寶石上覆矽(Silicon on sapphire，SOS)、鍵合於其它材料(AlN、鑽石或其它多晶材料)之矽晶圓。可用於取代Si基板的基板包括SiC基板、藍寶石基板、GaN基板以及GaAs基板。基板可為半絕緣性基板或導電性基板。
半導體元件10包含一初始層13，設置於基板11之上，且包含氮化鋁。在本揭露一實施例中，初始層13係以磊晶技術成長在具有(111)平面之上表面的Si基板上，具有大約200奈米的厚度。AlN的磊晶生長係以三甲胺氣體(TMA)與氨氣(NH3)的混合氣體係作為反應氣體，在Si基板上形成初始層13。初始層13之碳(Carbon)濃度實質小於1E16/cm3。
半導體元件10包含一緩衝堆疊結構20，設置於初始層13之上。在本揭露一實施例中，半導體元件10包含至少一摻雜層23，設置於相鄰二層基層21之間。在本揭露一實施例中，緩衝堆疊結構20包含複數基層21及複數摻雜層23，交錯地堆疊在初始層13之上。在本揭露一實施例中，基層21包含氮化鋁鎵，摻雜層23包含氮化鋁鎵或氮化硼鋁鎵。基層21實質上不含碳，摻雜層23之摻質係碳或鐵。在本揭露一實施例中，摻雜層23可為C-AlGaN、 C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。
在本揭露一實施例中，摻雜層23之厚度介於10埃至1微米之間，摻雜層23與基層21之厚度比例係介於0.001至1.0之間。在本揭露一實施例中，摻雜層23之摻質的濃度介於1E18/cm3至1E20/cm3，基層21之摻質的濃度小於1E18/cm3。
在本揭露一實施例中，緩衝堆疊結構20包含4層基層21，其中基層21之鋁濃度由下而上分別為x1、x2、x3、x4，鎵濃度由下而上分別為1-x1、1-x2、1-x3、1-x4，其中濃度之關係可為x1>x2>x3>x4。換言之，緩衝堆疊結構20之基層21的鋁濃度由下而上漸減且鎵濃度由下而上漸增。
在本揭露一實施例中，摻雜層23之的鋁濃度由下而上分別為y1、y2、y3；其中鋁濃度之關係可為y1=y2=y3、y1≠y2≠y3、y1>y2>y3或y1<y2<y3。在本揭露一實施例中，x4<y3<x3<y2<x2<y1<x1。
在本揭露一實施例中，緩衝堆疊結構20包含4層基層21及3層摻雜層23。4層基層21之厚度由下而上分別為da1、da2、da3、da4；其中厚度之關係可為da1=da2=da3=da4、da1≠da2≠da3≠da4、da1>da2>da3>da4或da1<da2<da3<da4。3層摻雜層23之厚度由下而上分別為dc1、dc2、dc3，其中厚度之關係可為dc1=dc2=dc3、dc1≠dc2≠dc3、dc1>dc2>dc3或dc1<dc2<dc3。
半導體元件10包含電子輸送層31以及電子供應層33，設置於緩衝堆疊結構20之上。在半導體元件10中，介於電子 輸送層31與電子供應層33之間的邊界附近係產生二維電子氣體，其中半導體元件10係以化合物半導體(此處為GaN)與電子供應層5之化合物半導體(此處為AlGaN)之間的材料異質間因自發極化與壓電極化而產生二維電子氣體。
在本揭露一實施例中，緩衝堆疊結構20之底部係以不具有摻質之基層21接觸初始層13；緩衝堆疊結構20之頂部係以不具有摻質之基層21接觸電子輸送層31。換言之，半導體元件10之緩衝堆疊結構20並未以具有摻質之摻雜層23接觸初始層13及電子輸送層31。
第2圖至第4圖例示本揭露之半導體元件10的摻質之濃度變化。在本揭露一實施例中，摻質之濃度在緩衝堆疊結構20中係呈非連續性變化，例如呈δ變化，如第2圖至第4圖所示。在本揭露一實施例中，緩衝堆疊結構20之三層摻雜層23的摻質之濃度可以逐漸增加(例如第2圖)、逐漸減少(例如第3圖)、或維持實質相同(例如第4圖)。在本揭露一實施例中，摻雜層23之摻質的濃度高於基層21之摻質的濃度；從基層21到摻雜層23，摻質之濃度增加；從摻雜層23到基層21，摻質之濃度減少。
本揭露之半導體元件10藉由在緩衝堆疊結構20之中插入具有摻質的摻雜層23，降低緩衝堆疊結構20的導電度(亦即增加緩衝堆疊結構20的絕緣度)，進而有效地提昇半導體元件10之崩潰電壓。相較於不具有摻質之基層21，具有摻質之摻雜層23的結晶度及粗糙度較差；此外，具有摻質之摻雜層23亦增加半導體 元件10之整體翹曲。因此，半導體元件之緩衝堆疊結構不宜全部採用採用具有摻質之摻雜層。
先前技術在AlGaN構成之整個緩衝層中連續地摻雜摻質；然而，在整個AlGaN層中連續地摻雜摻質導致結晶度及粗糙度變差，並增加半導體元件之整體翹曲。相對地，本揭露之半導體元件10在具有摻質之摻雜層23的上方，磊晶成長不具有摻質之基層21，藉以修復磊晶層之結晶度、粗糙度(基層21不具有摻質，因此可以維持相對較佳之結晶度、粗糙度)。申言之，本揭露之技術在摻雜層23(具有摻質因而結晶度及粗糙度較差)的上方磊晶成長不具有摻質之基層21，藉以修復及提升磊晶層之結晶度、粗糙度之後，再磊晶成長另一層具有摻質之摻雜層23。如此，本揭露之技術交錯地磊晶成長基層21(不具有摻質)及摻雜層23(具有摻質)，亦即在緩衝堆疊結構20中非連續性地摻雜摻質，提昇半導體元件10之崩潰電壓(由具有摻質之摻雜層23予以實現)，且一併兼顧半導體元件10之結晶度、粗糙度(由不具有摻質之基層21予以實現)。
此外，在具有摻質之摻雜層23之間，插入不具有摻質之基層21，避免緩衝堆疊結構20全部由具有摻質之摻雜層23構成，亦即在緩衝堆疊結構20中非連續性地摻雜摻質，因此半導體元件10之整體翹曲問題得以減緩。因此，本揭露之技術交錯地磊晶成長基層21(不具有摻質)及摻雜層23(具有摻質)，除了提昇半導體元件10之崩潰電壓，且一併兼顧半導體元件10之整體翹 曲，避免在完成磊晶製程後的冷卻過程，半導體元件10因過度翹曲而破裂。
第5圖例示本揭露另一實施例之半導體元件40的剖示圖。在第5圖所示之實施例中，與第1圖之半導體元件10相同之技術內容將不予贅述。在本揭露之實施例中，半導體元件40可包含複數個緩衝堆疊結構50。在本揭露一實施例中，至少一緩衝堆疊結構50包含一第一基層51A、一第一摻雜層53A、一第二基層51B，第一摻雜層53A夾置於第一基層51A及第二基層之間51B，亦即第一摻雜層53A設置於緩衝堆疊結構50之內部。
相較於第1圖之半導體元件10採用基層21及摻雜層23的交錯膜層結構實現緩衝堆疊結構20，第5圖之半導體元件40採用三明治膜層結構的緩衝堆疊結構50。在本揭露之一實施例中，各緩衝堆疊結構50包含一第一基層51A、一第一摻雜層53A及一第二基層51B，第一基層51A及第二基層51B包含氮化鋁鎵，第一摻雜層53A包含氮化鋁鎵或氮化硼鋁鎵，第一摻雜層53A夾置於第一基層51A及第二基層51B之間，第一基層51A及第二基層51B的鋁濃度實質相同，第一基層51A及第二基層51B實質上不含碳，第一摻雜層53A之摻質係碳或鐵。在本揭露一實施例中，第一摻雜層53A可為C-AlGaN、C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。
在本揭露一實施例中，緩衝堆疊結構50之第一摻雜層53A之厚度介於10埃至1微米之間，第一摻雜層53A與第一基層51A(第二基層51B)之厚度比例係介於0.001至1.0之間。在本揭 露一實施例中，第一摻雜層53A之摻質的濃度介於1E18/cm3至1E20/cm3，第一基層51A(第二基層51B)之摻質的濃度小於1E18/cm3。
在本揭露一實施例中，半導體元件40包含4個緩衝堆疊結構50，第一基層51A與第二基層51B之組成實質相同，鋁濃度由下而上分別為x1、x2、x3、x4，鎵濃度由下而上分別為1-x1、1-x2、1-x3、1-x4；其中濃度之關係可為x1>x2>x3>x4。換言之，緩衝堆疊結構50之4層第一基層51A(第二基層51B)的鋁濃度由下而上漸減且鎵濃度由下而上漸增。在本揭露一實施例中，4層第一摻雜層53A的鋁濃度由下而上分別為y1、y2、y3、y4；其中鋁濃度之關係可為y1=y2=y3=y4、y1≠y2≠y3≠y4、y1>y2>y3>y4或y1<y2<y3<y4。
在本揭露一實施例中，半導體元件40包含4個緩衝堆疊結構50，第一基層51A與第二基層51B之厚度實質相同，厚度由下而上分別為da1、da2、da3、da4；其中厚度之關係可為da1=da2=da3=da4、da1≠da2≠da3≠da4、da1>da2>da3>da4或da1<da2<da3<da4；4層第一摻雜層53A之厚度由下而上分別為dc1、dc2、dc3、dc4，其中厚度之關係可為dc1=dc2=dc3=dc4、dc1≠dc2≠dc3≠dc4、dc1>dc2>dc3>dc4或dc1<dc2<dc3<dc4。
在本揭露一實施例中，緩衝堆疊結構50之底部係以不具有摻質之第一基層51A接觸初始層13；緩衝堆疊結構50之頂部係以不具有摻質之第二基層51B接觸電子輸送層31。換言之，半導 體元件40之緩衝堆疊結構50並未以具有摻質之第一摻雜層53A接觸初始層13及電子輸送層31。
在本揭露一實施例中，摻質之濃度在複數個緩衝堆疊結構50中係呈非連續性變化，例如呈δ變化，如第2圖至第4圖所示。在本揭露一實施例中，半導體元件40之四層第一摻雜層53A的摻質之濃度可以逐漸增加(例如第2圖)、逐漸減少(例如第3圖)、或維持實質相同(例如第4圖)。在本揭露一實施例中，第一摻雜層53A之摻質的濃度高於第一基層51A(第二基層51B)之摻質的濃度；從第一基層51A到第一摻雜層53A，摻質之濃度增加；從第一摻雜層53A到第二基層51B，摻質之濃度減少。
本揭露之半導體元件40藉由在緩衝堆疊結構50之中插入具有摻質的第一摻雜層53A，降低緩衝堆疊結構50的導電度(亦即增加緩衝堆疊結構25的絕緣度)，進而有效地提昇半導體元件40之崩潰電壓。相較於不具有摻質之第一基層51A(第二基層51B)，具有摻質之第一摻雜層53A的結晶度及粗糙度較差；此外，具有摻質之第一摻雜層53A亦增加半導體元件40之整體翹曲。
先前技術在AlGaN構成之整個緩衝層中連續地摻雜摻質；然而，在整個AlGaN層中連續地摻雜摻質導致結晶度及粗糙度變差，並增加半導體元件之整體翹曲。相對地，本揭露之半導體元件40在具有摻質之第一摻雜層53A的下方及上方，分別磊晶成長不具有摻質之第一基層51A及第二基層51B，藉以修復磊晶層之結晶度、粗糙度(第一基層51A及第二基層51B不具有摻質，因此 可以維持相對較佳之結晶度、粗糙度)。申言之，本揭露之技術在第一摻雜層53A(具有摻質因而結晶度及粗糙度較差)的下方及上方分別磊晶成長不具有摻質之第一基層51A及第二基層51B，藉以修復及提升磊晶層之結晶度、粗糙度之後，再磊晶成長另一層具有摻質之第一摻雜層53A。如此，本揭露之技術交錯地磊晶成長不具有摻質之膜層(第一基層51A及第二基層51B)與具有摻質之第一摻雜層53A，除了可以提昇半導體元件40之崩潰電壓(由具有摻質之第一摻雜層53A予以實現)，且一併兼顧半導體元件40之結晶度、粗糙度(由不具有摻質之第一基層51A及第二基層51B予以實現)。
此外，本揭露之半導體元件40在具有摻質之第一摻雜層53A之下方及上方磊晶成長第一基層51A及第二基層51B，避免緩衝堆疊結構50全部由具有摻質之第一摻雜層53A構成，亦即在緩衝堆疊結構50中非連續性地摻雜摻質，因此半導體元件40之整體翹曲問題得以減緩。因此，本揭露之技術交錯地磊晶成長不具有摻質之膜層(第一基層51A及第二基層51B)及具有摻質之第一摻雜層53A，除了可以提昇半導體元件40之崩潰電壓，且一併兼顧半導體元件40之整體翹曲，避免在完成磊晶製程後的冷卻過程，半導體元件40因過度翹曲而破裂。
第6圖例示本揭露另一實施例之半導體元件60的剖示圖。在第6圖所示之實施例中，與第1圖之半導體元件10或第5圖之半導體元件40相同之技術內容將不予贅述。相較於第5圖之半導 體元件40採用複數個三明治膜層結構實現的緩衝堆疊結構50，第6圖之半導體元件60採用複數個5層膜層結構實現的緩衝堆疊結構70。
在本揭露之實施例中，半導體元件60之緩衝堆疊結構70除了第一基層51A、第一摻雜層53A、第二基層51B之外，另包含一第二摻雜層53B、一第三基層51C，該第二摻雜層53B夾置於該第二基層51B及該第三基層51C之間。
在本揭露之實施例中，該第三基層51C包含氮化鋁鎵；第二摻雜層51B包含氮化鋁鎵或氮化硼鋁鎵。在本揭露一實施例中，第二摻雜層51B之摻質係碳或鐵，可為C-AlGaN、C-BAlGaN、Fe-AlGaN或Fe-BAlGaN。在各緩衝堆疊結構70之中，該第一基層51A、該第二基層51B及該第三基層51C的鋁濃度實質相同，實質上不含碳。
簡言之，第6圖之半導體元件60係在氮化鋁鎵(AlGaN)構成之基層之中，插入二層摻雜層而實現緩衝堆疊結構，其中二層摻雜層之摻質濃度可以相同或不同。相對地，第5圖之半導體元件40可視為在氮化鋁鎵構成之基層之中，插入一層摻雜層而實現緩衝堆疊結構。此外，第6圖之半導體元件60亦可選擇性地在氮化鋁鎵構成之基層之中，插入三層或更多層之摻雜層而實現緩衝堆疊結構。
本揭露之技術內容及技術特點已揭示如上，然而本揭露所屬技術領域中具有通常知識者應瞭解，在不背離後附申請 專利範圍所界定之本揭露精神和範圍內，本揭露之教示及揭示可作種種之替換及修飾。例如，上文揭示之許多製程可以不同之方法實施或以其它製程予以取代，或者採用上述二種方式之組合。
此外，本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。 本揭露所屬技術領域中具有通常知識者應瞭解，基於本揭露教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟，無論現在已存在或日後開發者，其與本案實施例揭示者係以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用於本揭露。因此，以下之申請專利範圍涵蓋此類製程、機台、製造、物質之成份、裝置、方法或步驟。
10‧‧‧半導體元件
11‧‧‧基板
13‧‧‧初始層
20‧‧‧緩衝堆疊結構
21‧‧‧基層
23‧‧‧摻雜層
31‧‧‧電子輸送層
33‧‧‧電子供應層

Claims (29)

  1. 一種半導體元件，包括：一基板；一初始層，設置於該基板之上，該初始層包含氮化鋁(AlN)；以及一緩衝堆疊結構，設置於該初始層之上，該緩衝堆疊結構包含複數基層及至少一摻雜層，該至少一摻雜層設置於相鄰二層基層之間，該基層包含氮化鋁鎵(AlGaN)，該摻雜層包含氮化鋁鎵或氮化硼鋁鎵(BAlGaN)；其中在該緩衝堆疊結構之中，該複數基層的鋁濃度漸減且鎵濃度漸增，該複數基層實質上不含碳，該至少一摻雜層之摻質係碳或鐵。
  2. 根據申請專利範圍第1項所述之半導體元件，包含複數摻雜層，該複數摻雜層與該複數基層係交錯地堆疊在該初始層之上。
  3. 根據申請專利範圍第1項所述之半導體元件，其中該至少一摻雜層之厚度介於10埃至1微米之間。
  4. 根據申請專利範圍第1項所述之半導體元件，其中該至少一摻雜層與該基層之厚度比例係介於0.001至1.0之間。
  5. 根據申請專利範圍第1項所述之半導體元件，其中該至少一摻雜層之摻質的濃度介於1E18/cm3至1E20/cm3。
  6. 根據申請專利範圍第1項所述之半導體元件，其中該複數基層之摻質的濃度小於1E18/cm3。
  7. 根據申請專利範圍第1項所述之半導體元件，其中在該緩衝堆疊結構之中，該摻質之濃度呈波浪狀變化。
  8. 根據申請專利範圍第1項所述之半導體元件，其中在該緩衝堆疊結構之中，該摻質之濃度呈非連續性變化。
  9. 根據申請專利範圍第1項所述之半導體元件，其中在該緩衝堆疊結構之中，從該基層到該摻雜層，該摻質之濃度增加。
  10. 根據申請專利範圍第1項所述之半導體元件，其中在該緩衝堆疊結構之中，從該摻雜層到該基層，該摻質之濃度減少。
  11. 根據申請專利範圍第1項所述之半導體元件，其中該緩衝堆疊結構係以該基層接觸該初始層。
  12. 根據申請專利範圍第1項所述之半導體元件，另包含一電子輸送層，設置於該緩衝堆疊結構之上，其中該緩衝堆疊結構係以該基層接觸該電子輸送層。
  13. 一種半導體元件，包括：一基板；一初始層，設置於該基板之上，該初始層包含氮化鋁；以及複數個緩衝堆疊結構，設置於該初始層之上；其中至少一緩衝堆疊結構包含一第一基層、一第一摻雜層、一第二基層，該第一基層及該第二基層的鋁濃度實質相同，該第一摻雜層夾置於該第一基層及該第二基層之間； 其中該第一基層及該第二基層包含氮化鋁鎵，該第一摻雜層包含氮化鋁鎵或氮化硼鋁鎵，該第一摻雜層之摻質係碳或鐵，該第一基層及該第二基層實質上不含碳。
  14. 根據申請專利範圍第13項所述之半導體元件，其中各緩衝堆疊結構包含該第一摻雜層，夾置於該第一基層及該第二基層之間。
  15. 根據申請專利範圍第13項所述之半導體元件，其中該第一摻雜層之厚度介於10埃至1微米之間。
  16. 根據申請專利範圍第13項所述之半導體元件，其中該第一摻雜層與該第一基層之厚度比例係介於0.001至1.0之間。
  17. 根據申請專利範圍第13項所述之半導體元件，其中該第一摻雜層與該第二基層之厚度比例係介於0.001至1.0之間。
  18. 根據申請專利範圍第13項所述之半導體元件，其中該第一摻雜層之摻質的濃度介於1E18/cm3至1E20/cm3。
  19. 根據申請專利範圍第13項所述之半導體元件，其中該第一基層及該第二基層之碳的濃度小於1E18/cm3。
  20. 根據申請專利範圍第13項所述之半導體元件，其中在該複數個緩衝堆疊結構之中，該第一基層及該第二基層的鋁濃度漸減且鎵濃度漸增。
  21. 根據申請專利範圍第13項所述之半導體元件，其中在該複數個緩衝堆疊結構之中，該摻質之濃度呈波浪狀變化。
  22. 根據申請專利範圍第13項所述之半導體元件，其中在該複數個緩衝堆疊結構之中，該摻質之濃度呈非連續性變化。
  23. 根據申請專利範圍第13項所述之半導體元件，其中在該緩衝堆疊結構之中，從該第一基層到該第一摻雜層，該摻質之濃度增加。
  24. 根據申請專利範圍第13項所述之半導體元件，其中在該緩衝堆疊結構之中，從該第一摻雜層到該第二基層，該摻質之濃度減少。
  25. 根據申請專利範圍第13項所述之半導體元件，其中該緩衝堆疊結構係以該第一基層接觸該初始層。
  26. 根據申請專利範圍第13項所述之半導體元件，另包含一電子輸送層，設置於該緩衝堆疊結構之上，其中該緩衝堆疊結構係以該第二基層接觸該電子輸送層。
  27. 根據申請專利範圍第13項所述之半導體元件，其中該至少一緩衝堆疊結構另包含一第二摻雜層及一第三基層，該第二摻雜層夾置於該第二基層及該第三基層之間。
  28. 根據申請專利範圍第27項所述之半導體元件，其中該第二摻雜層包含氮化鋁鎵或氮化硼鋁鎵，該第三基層實質上不含碳。
  29. 根據申請專利範圍第27項所述之半導體元件，其中在各緩衝堆疊結構之中，該第一基層、該第二基層及該第三基層的鋁濃度實質相同。
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